JP2002344544A - 送信装置及び受信装置並びに通信装置 - Google Patents

Abstract

(57)【要約】 【課題】 通信装置のコスト低減を図る。 【解決手段】 差動ドライバ（２０２）によって、送信
すべきデータに応じた差動信号を形成し、制御論理（２
０４，２０６）によって、上記送信すべきデータとそれ
に対応するクロック信号とに基づいてプルアップ回路
（２０８，２１０）及びプルダウン回路（２１２，２１
４）の動作を制御することにより、上記差動ドライバの
差動出力端子から出力された信号に上記クロック信号を
重畳させ、共通の伝送路を介してデータとクロック信号
とを伝達することで通信装置のコスト低減を図る。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、データ通信技術に
関し、例えばコンピュータシステムにおいて周辺機器と
の間で行われる差動通信に適用して有効な技術に関す
る。

【０００２】

【従来の技術】通信装置は、送信すべきデータを伝送路
に出力するための送信装置と、上記伝送路を介して伝達
されたデータを取り込むための受信装置とを含む。上記
送信装置から上記受信装置にデータを伝送する通信方式
として、差動形式で信号を伝達する差動通信方式があ
る。

【０００３】差動通信方式としては、データとは別に同
期信号を伝送しない第１方式と、データとともに同期信
号を伝送する第２方式とを挙げることができる。

【０００４】上記第１方式の場合、送信側から同期信号
が伝達されないため、受信側では、送信側の動作クロッ
ク信号との同期のため、送信側の動作クロック信号より
も高速なクロック信号を発生させ、この高速クロック信
号に従って入力データをサンプリングし、そのサンプリ
ング結果に基づいてＰＬＬ（フェーズ・ロックド・ルー
プ）回路などで同期信号を生成する。この同期信号は、
上記サンプリングされたデータとともに後段回路に伝達
される。

【０００５】上記第２方式の場合、送信側から同期信号
が伝達されるため、上記第１方式の場合のように受信側
において同期信号を生成する必要はない。受信されたデ
ータは、受信された同期信号とともに後段回路に伝達さ
れて処理される。

【０００６】尚、データ通信について記載された文献の
例としては、昭和５８年８月２０日に株式会社オーム社
から発行された「電子通信ハンドブック（第１１２９頁
〜）」がある。

【０００７】

【発明が解決しようとする課題】しかしながら、上記第
１方式によれば、同期信号が伝送路を介して伝達されな
いため、受信側には、出力データのクロック周波数以上
の周波数を有するサンプリングクロック信号が必要とな
り、そのようなサンプリングクロック信号を生成するた
めの回路を受信装置に設ける必要がある。出力データの
クロック周波数が低い場合はともかくとして、出力デー
タのクロック周波数が高くなると、それ以上の高速クロ
ック信号を生成するための回路を受信側に設けなければ
ならない。高速クロック信号を生成するための回路は、
低速クロック信号を生成する回路に比べると高周波対応
の高価なデバイスが不可欠となるため、そのような回路
を含む通信装置のコスト低減が阻害される。

【０００８】また、上記第２方式によれば、伝送路を介
して同期信号が伝達されるため、高速クロック信号の生
成回路を受信装置に設ける必要はないが、伝送路には、
データを伝送するためのラインとは別に同期信号を伝達
するためのラインが必要となるため、上記第１方式の場
合に比べて伝送路が高価になり、通信装置のコスト低減
が阻害される。また、データを伝送するためのデータ伝
送ラインとは別に、同期信号を伝達するための同期信号
伝送ラインが設けられるため、同期信号伝送ラインの同
期信号の変化によってデータ伝送ラインにノイズが乗っ
たり、データ伝送ラインの信号変化によって同期信号伝
送ラインにノイズが乗るおそれがある。

【０００９】本発明の目的は、通信装置のコスト低減を
図るための技術を提供することにある。

【００１０】本発明の別の目的は、通信装置のノイズ低
減を図るための技術を提供することにある。

【００１１】本発明の前記並びにその他の目的と新規な
特徴は本明細書の記述及び添付図面から明らかになるで
あろう。

【００１２】

【課題を解決するための手段】本願において開示される
発明のうち代表的なものの概要を簡単に説明すれば下記
の通りである。

【００１３】すなわち、差動信号を出力するための出力
端子を備え、送信すべきデータに応じた差動信号を形成
するための差動ドライバと、上記差動ドライバの出力端
子からの出力信号を上記伝送路に伝達するための出力ラ
インと、上記出力ラインをプルアップ可能なプルアップ
回路と、上記出力ラインをプルダウン可能なプルダウン
回路と、上記送信すべきデータとそれに対応するクロッ
ク信号とに基づいて上記プルアップ回路及び上記プルダ
ウン回路の動作を制御することにより、上記差動ドライ
バの出力端子から出力された信号に上記クロック信号を
重畳させるための制御論理とを含んで送信装置を構成す
る。

【００１４】上記の手段によれば、差動ドライバは、送
信すべきデータに応じた差動信号を形成し、制御論理
は、上記送信すべきデータとそれに対応するクロック信
号とに基づいて上記プルアップ回路及び上記プルダウン
回路の動作を制御することにより、上記差動ドライバの
差動出力端子から出力された信号に上記クロック信号を
重畳させる。このように上記差動ドライバから出力され
た信号に上記クロック信号が重畳されることから、共通
の伝送路を介してデータとクロック信号とを伝達するこ
とができ、このことが、通信装置のコスト低減を達成す
る。また、共通の伝送路を介してデータとクロック信号
とが１系統の信号として伝達されるため、例えばデータ
とクロック信号とを別々の伝送ラインを介して伝送する
場合に比べて、別系統の伝送ラインからのノイズの混入
を防ぐことができる。

【００１５】第１出力端子と、上記第１出力端子から出
力される信号とは相補レベルの信号を出力するための第
２出力端子とを備え、送信すべきデータに応じた差動信
号を形成するための差動ドライバと、上記差動ドライバ
の第１出力端子からの出力信号を上記伝送路に結合する
ための第１出力ラインと、上記差動ドライバの第２出力
端子からの出力信号を上記伝送路に伝達するための第２
出力ラインと、上記第１出力ラインをプルアップ可能な
第１プルアップ回路と、上記第２出力ラインをプルアッ
プ可能な第２プルアップ回路と、上記第１出力ラインを
プルダウン可能な第１プルダウン回路と、上記第２出力
ラインをプルダウン可能な第２プルダウン回路と、上記
送信すべきデータとそれに対応するクロック信号とに基
づいて上記第１プルアップ回路及び上記第２プルダウン
回路の動作を制御することにより、上記差動ドライバの
第１出力端子及び第２出力端子から出力された信号に上
記クロック信号を重畳させるための第１制御論理と、上
記送信すべきデータとそれに対応するクロック信号とに
基づいて上記第２プルアップ回路及び上記第１プルダウ
ン回路の動作を制御することにより、上記差動ドライバ
の第１出力端子及び第２出力端子から出力された信号に
上記クロック信号を重畳させるための第２制御論理とを
含んで送信装置を構成する。

【００１６】上記の手段によれば、差動ドライバは、送
信すべきデータに応じた差動信号を形成する。第１制御
論理は、上記送信すべきデータとそれに対応するクロッ
ク信号とに基づいて上記第１プルアップ回路及び上記第
２プルダウン回路の動作を制御することにより、上記差
動ドライバの第１出力端子及び第２出力端子から出力さ
れた信号に上記クロック信号を重畳させる。第２制御論
理は、上記送信すべきデータとそれに対応するクロック
信号とに基づいて上記第２プルアップ回路及び上記第１
プルダウン回路の動作を制御することにより、上記差動
ドライバの第１出力端子及び第２出力端子から出力され
た信号に上記クロック信号を重畳させる。上記第１制御
論理及び上記第２制御論理の制御により、差動ドライバ
の出力信号にクロック信号が重畳される。このとき、ク
ロック信号は、差動ドライバの第１出力端子から出力さ
れた信号と、差動ドライバの第２出力端子から出力され
た信号とに差動形式で重畳される。このため、受信装置
においては、受信信号を差動バッファで受けることによ
り、ノイズ成分やクロック信号成分が相殺されて目的の
信号のみが抽出される。

【００１７】クロック信号が重畳された相補レベルの信
号を差動増幅するための差動バッファと、比較的高めの
論理しきい値を有し、この論理しきい値に基づいて、上
記伝送路を介して伝達された信号の論理を判別するため
の第１バッファと、比較的低めの論理しきい値を有し、
この論理しきい値に基づいて、上記伝送路を介して伝達
された信号の論理を判別するための第２バッファと、上
記第１バッファの出力信号と上記第２バッファの出力信
号とに基づいて、上記伝送路を介して伝達された信号か
らクロック信号を抽出するための論理ゲートとを含んで
受信装置を構成する。

【００１８】上記の手段によれば、差動バッファは、ク
ロック信号が重畳された相補レベルの信号を差動増幅す
る。このとき、クロック信号成分は相殺される。

【００１９】論理ゲートは、上記第１バッファの出力信
号と上記第２バッファの出力信号とに基づいて、上記伝
送路を介して伝達された信号からクロック信号を抽出す
る。

【００２０】また、上記伝送路を介して伝達された信号
を差動増幅するための差動バッファと、比較的高めの論
理しきい値を有し、この論理しきい値に基づいて、上記
伝送路を介して伝達された信号の論理を判別するための
第１バッファと、比較的低めの論理しきい値を有し、こ
の論理しきい値に基づいて、上記伝送路を介して伝達さ
れた信号の論理を判別するための第２バッファと、上記
第２バッファの出力信号を論理反転するためのインバー
タと、上記第１バッファの出力信号と上記インバータの
出力信号とに基づいて、上記伝送路を介して伝達された
信号からクロック信号を抽出するためのオアゲートとを
含んで受信装置を構成する。

【００２１】上記の手段によれば、差動バッファは、ク
ロック信号が重畳された相補レベルの信号を差動増幅す
る。このとき、クロック信号成分は相殺される。

【００２２】オアゲートは、上記第１バッファの出力信
号と上記インバータの出力信号とに基づいて、上記伝送
路を介して伝達された信号からクロック信号を抽出す
る。

【００２３】送信部と受信部とが伝送によって結合され
て成る通信装置において、上記送信部は上記送信装置を
含み、上記受信部は上記受信装置を含んで構成すること
ができる。

【００２４】

【発明の実施の形態】図７には本発明にかかる通信装置
の一例である差動通信システムの構成例が示される。

【００２５】差動通信システム７０は、特に制限されな
いが、データを送信する送信装置５００と受信装置４０
０とが、２本の伝送路３０１，３０２によって結合され
て成る。送信装置５００は、入力されたクロック信号Ｃ
ＬＫ＿ｏｕｔ、出力イネーブル信号ＯｕｔＰｕｔ＿Ｅｎ
ａｂｌｅ、データ信号Ｄａｔａ＿ｏｕｔに基づいて、受
信装置４００へ伝送すべきデータ信号に、そのサンプリ
ングのためのクロック信号が重畳された差動信号を形成
する。形成された差動信号は、Ｄｉｆ＿Ｄａｔａ１，Ｄ
ｉｆ＿Ｄａｔａ２によって示され、それぞれ伝送路３０
１，３０２を介して受信装置４００に伝達される。受信
装置４００は、上記伝送路３０１，３０２を介して伝達
された差動信号Ｄｉｆ＿Ｄａｔａ１，Ｄｉｆ＿Ｄａｔａ
２を取り込んで、データ信号Ｄｉｆ＿Ｄａｔａとそれを
サンプリングするためのクロック信号ＣＬＫとを分離す
るためのデータ受信部１００を含む。このデータ受信部
１００によって得られたデータ信号Ｄｉｆ＿Ｄａｔａ
と、同期クロック信号ＣＬＫは、受信装置４００におい
て図示されない後段回路に信号処理のために伝達され
る。

【００２６】図１には上記データ送信部２００の構成例
が示され、図２には、上記データ送信部２００における
主要部の動作タイミングが示される。

【００２７】データ送信部２００は、特に制限されない
が、差動ドライバ２０２、アンドゲート２０４，２０
６、プルアップ回路２０８，２１０、プルダウン回路２
１２，２１４を含み、公知の半導体集積回路製造技術に
より、単結晶シリコン基板などのひとつの半導体基板に
形成される。

【００２８】差動ドライバ２０２は、送信すべきデータ
信号Ｄａｔａ＿ｏｕｔと、それの有効性を示す出力イネ
ーブル信号ＯｕｔＰｕｔ＿Ｅｎａｂｌｅとを差動増幅す
る。この差動ドライバ２０２は差動出力のためのふたつ
の出力端子を有する。一方の出力端子には、このデータ
送信部２００の出力信号Ｄｉｆ＿Ｄａｔａ１を伝送路３
０１へ伝達するための出力ラインＮ１が結合され、他方
の出力端子には、このデータ送信部２００の出力信号Ｄ
ｉｆ＿Ｄａｔａ２を伝送路３０２へ伝達するための出力
ラインＮ２が結合される。

【００２９】アンドゲート２０４は、送信すべきデータ
信号Ｄａｔａ＿ｏｕｔと、入力されたクロック信号ＣＬ
Ｋ＿ｏｕｔとの論理積を得る。このアンドゲート２０４
の出力信号Ｐｕｌｌ＿Ａｃｔ１は、プルアップ回路２０
８及びプルダウン回路２１４に伝達される。

【００３０】アンドゲート２０６は、送信すべきデータ
信号Ｄａｔａ＿ｏｕｔの反転信号と、入力されたクロッ
ク信号ＣＬＫ＿ｏｕｔとの論理積を得る。このアンドゲ
ート２０６の出力信号Ｐｕｌｌ＿Ａｃｔ２は、プルアッ
プ回路２１０及びプルダウン回路２１２に伝達される。

【００３１】プルアップ回路２０８は、上記アンドゲー
ト２０４の出力信号Ｐｕｌｌ＿Ａｃｔ１に応じて上記出
力ラインＮ１をプルアップする。このプルアップ回路２
０８は、高電位側電源Ｖｄｄに結合された抵抗２０８Ａ
と、アンドゲート２０４の出力信号Ｐｕｌｌ＿Ａｃｔ１
に応じて抵抗２０８Ａの他端を出力ラインＮ１に結合さ
せるためのスイッチ２０８Ｂとを含んで成る。

【００３２】プルアップ回路２１０は、上記アンドゲー
ト２０６の出力信号Ｐｕｌｌ＿Ａｃｔ２に応じて上記出
力ラインＮ２をプルアップする。このプルアップ回路２
１０は、高電位側電源Ｖｄｄに結合された抵抗２１０Ａ
と、アンドゲート２０４の出力信号Ｐｕｌｌ＿Ａｃｔ２
に応じて抵抗２１０Ａの他端を出力ラインＮ２に結合さ
せるためのスイッチ２１０Ｂとを含んで成る。

【００３３】プルダウン回路２１２は、上記論理回路２
０６の出力信号Ｐｕｌｌ＿Ａｃｔ２に応じて上記出力ラ
インＮ１をプルダウンする。このプルダウン回路２１２
は、低電位側電源Ｖｓｓに結合された抵抗２１２Ａと、
アンドゲート２０６の出力信号Ｐｕｌｌ＿Ａｃｔ２に応
じて抵抗２０８Ａの他端を出力ラインＮ１に結合させる
ためのスイッチ２１２Ｂとを含んで成る。

【００３４】プルダウン回路２１４は、上記論理回路２
０４の出力信号Ｐｕｌｌ＿Ａｃｔ１に応じて上記出力ラ
インＮ２をプルダウンする。このプルダウン回路２１４
は、低電位側電源Ｖｓｓに結合された抵抗２１４Ａと、
アンドゲート２０６の出力信号Ｐｕｌｌ＿Ａｃｔ２に応
じて抵抗２１４Ａの他端を出力ラインＮ２に結合させる
ためのスイッチ２１４Ｂとを含んで成る。

【００３５】ここで、差動通信システム７０において
は、例えば図２に示されるように、Ｖｔｈ，Ｖｄｈ，Ｖ
ｄｌ，Ｖｔｌで示される４種類の論理しきい値が設定さ
れている。このしきい値Ｖｔｈ，Ｖｄｈ，Ｖｄｌ，Ｖｔ
ｌは、互いに電圧レベルが異なり、それらの間には、Ｖ
ｔｈ＞Ｖｄｈ＞Ｖｄｌ＞Ｖｔｌの関係が成立する。

【００３６】データ送信部２００の出力信号Ｄｉｆ＿Ｄ
ａｔａ１及びＤｉｆ＿Ｄａｔａ２は、図２に示されるよ
うに４種類の電圧レベルをとり得る。すなわち、論理し
きい値Ｖｔｈよりも高い電圧レベル、論理しきい値Ｖｔ
ｈとＶｄｈとの間の電圧レベル、ＶｄｌとＶｔｌとの間
の電圧レベル、Ｖｔｌよりも低い電圧レベル、の４種類
である。論理しきい値ＶｔｈとＶｄｈとの間の電圧レベ
ルや、ＶｄｌとＶｔｌとの間の電圧レベルは、プルアッ
プ回路２０８，２１０や、プルダウン回路２１２，２１
４が動作することで形成される。

【００３７】尚、差動ドライバ２０２の電源が、高電位
側電源Ｖｄｄ、及び低電位側電源Ｖｓｓとされるとき、
データ送信部２００の出力信号Ｄｉｆ＿Ｄａｔａ１及び
Ｄｉｆ＿Ｄａｔａ２の最大振幅は、上記Ｖｄｄ，Ｖｓｓ
によって決定される。この場合において、上記論理しき
い値Ｖｔｈは、高電位側電源Ｖｄｄよりも若干低いレベ
ルに設定され、上記論理しきい値Ｖｔｌは低電位側電源
Ｖｓｓよりも若干高いレベルに設定される。

【００３８】図５には上記差動ドライバ２０２の構成例
が示される。

【００３９】基準電圧を形成するため、ｐチャネル型Ｍ
ＯＳトランジスタＱ２１と、ｎチャネル型ＭＯＳトラン
ジスタＱ２２，Ｑ３０とが直列接続される。ｎチャネル
型ＭＯＳトランジスタＱ２５，Ｑ２６は、双方のソース
電極がｎチャネル型ＭＯＳトランジスタＱ３１を介して
低電位側電源Ｖｓｓに結合されることで差動結合され
る。ｎチャネル型ＭＯＳトランジスタＱ３１は、ｎチャ
ネル型ＭＯＳトランジスタＱ３０にカレントミラー接続
され、差動結合回路の定電流源として機能する。ｎチャ
ネル型ＭＯＳトランジスタＱ２５，Ｑ２６のドレイン電
極は、ｐチャネル型ＭＯＳトランジスタＱ２３，Ｑ２４
を介して高電位側電源Ｖｄｄに結合される。ｐチャネル
型ＭＯＳトランジスタＱ２４は、ｐチャネル型ＭＯＳト
ランジスタＱ２３にカレントミラー結合されており、差
動結合されたｎチャネル型ＭＯＳトランジスタＱ２５，
Ｑ２６の負荷を形成する。ｎチャネル型ＭＯＳトランジ
スタＱ２５，Ｑ２６のドレイン電極から差動出力端子が
引き出される。この差動出力端子は出力ラインＮ１，Ｎ
２に導通される。

【００４０】次に、データ送信部２００の動作を説明す
る。

【００４１】アンドゲート２０４は、入力されたクロッ
ク信号ＣＬＫ＿ｏｕｔと、出力すべきデータＤａｔａ＿
ｏｕｔを取り込んで、制御信号Ｐｕｌｌ＿Ａｃｔ１を形
成する。この制御信号Ｐｕｌｌ＿Ａｃｔ１は、出力すべ
きデータＤａｔａ＿Ｏｕｔがハイレベルの際、クロック
信号ＣＬＫ＿ｏｕｔのハイレベルに同期してイネーブル
にされる。制御信号Ｐｕｌｌ＿Ａｃｔ１がイネーブルの
とき、スイッチ２０８Ｂ，２１４Ｂがオンされることに
よって、ノードＮ１がプルアップされ、ノードＮ２がプ
ルダウンされる。

【００４２】アンドゲート２０６は、入力されたクロッ
ク信号ＣＬＫ＿ｏｕｔと、出力すべきデータＤａｔａ＿
ｏｕｔの論理反転信号とを取り込んで、制御信号Ｐｕｌ
ｌ＿Ａｃｔ２を出力する。このＰｕｌｌ＿Ａｃｔ２は、
データＤａｔａ＿Ｏｕｔがローレベルの際、クロック信
号ＣＬＫ＿ｏｕｔのハイレベルに同期してイネーブルに
される。制御信号Ｐｕｌｌ＿Ａｃｔ２がイネーブルのと
き、スイッチ２１０Ｂ，２１２Ｂがオンされることによ
って、ノードＮ１がプルダウンされ、ノードＮ２がプル
アップされる。

【００４３】ここで、スイッチ２０８Ｂ，２１０Ｂ，２
１２Ｂ，２１４Ｂがオフ状態の場合、差動ドライバ２０
２のハイレベル又はローレベルがそのままノードＮ１，
Ｎ２に現れることから、ノードＮ１，Ｎ２のハイレベル
は、高電位側電源Ｖｄｄに等しく、それは論理しきい値
Ｖｔｈを越えるレベルとされる。また、このとき、ノー
ドＮ１，Ｎ２のローレベルは、高電位側電源Ｖｄｄに等
しく、それは論理しきい値Ｖｔｌよりも低いレベルとさ
れる。

【００４４】これに対して、スイッチ２１２Ｂ又は２１
４ＢがオンされてノードＮ１又はＮ２がプルダウンされ
た場合には、差動ドライバ２０２のハイレベル出力にか
かわらず、ノードＮ１又はＮ２のハイレベルは、高電位
側電源Ｖｄｄよりも若干低いレベルであって、論理しき
い値ＶｔｈとＶｄｈとの中間レベルとされる。

【００４５】また、スイッチ２０８Ｂ又は２１０Ｂがオ
ンされてノードＮ１又はＮ２がプルアップされた場合に
は、差動ドライバ２０２のローレベル出力にかかわら
ず、ノードＮ１又はＮ２のローレベルは、低電位側電源
Ｖｓｓよりも若干高いレベルであって、論理しきい値Ｖ
ｄｌとＶｔｌの中間レベルとされる。

【００４６】すなわち、出力すべきデータＤａｔａ＿Ｏ
ｕｔがローレベルであって、クロック信号ＣＬＫ＿ｏｕ
ｔのハイレベルに同期して制御信号Ｐｕｌｌ＿Ａｃｔ２
がイネーブルにされた場合、スイッチ２１０Ｂ，２１２
Ｂがオンされることによって、ノードＮ２がプルアップ
され、ノードＮ１がプルダウンされるため、出力信号Ｄ
ｉｆ＿Ｄａｔａ１は、論理しきい値ＶｔｈとＶｄｈとの
中間レベルとされ、出力信号Ｄｉｆ＿Ｄａｔａ２は、論
理しきい値ＶｄｌとＶｔｌとの中間レベルとされる。

【００４７】また、出力すべきデータＤａｔａ＿Ｏｕｔ
がハイレベルであって、クロック信号ＣＬＫ＿ｏｕｔの
ハイレベルに同期して制御信号Ｐｕｌｌ＿Ａｃｔ１がイ
ネーブルにされた場合、スイッチ２０８Ｂ，２１４Ｂが
オンされることによって、ノードＮ１がプルアップさ
れ、ノードＮ２がプルダウンされるため、出力信号Ｄｉ
ｆ＿Ｄａｔａ１は、論理しきい値ＶｄｌとＶｔｌとの中
間レベルとされ、出力信号Ｄｉｆ＿Ｄａｔａ２は、論理
しきい値ＶｔｈとＶｄｈとの中間レベルとされる。

【００４８】このように、クロック信号ＣＬＫ＿ｏｕｔ
のハイレベルに同期して制御信号Ｐｕｌｌ＿Ａｃｔ１
や、制御信号Ｐｕｌｌ＿Ａｃｔ２が選択的にイネーブル
にされることで、論理しきい値ＶｔｈとＶｄｈとの中間
レベル、及び論理しきい値ＶｄｌとＶｔｌとの中間レベ
ルを形成することによって、差動ドライバ２０２から出
力される差動信号にクロック信号が重畳される。

【００４９】図３には上記データ受信部１００の構成例
が示され、図４には図３における主要部の動作波形が示
される。

【００５０】入力信号Ｄｉｆ＿Ｄａｔａ１，Ｄｉｆ＿Ｄ
ａｔａ２は、伝送路３０１，３０２を介してデータ送信
部２００から伝達された信号である。図４に示されるよ
うに、Ｖｔｈ，Ｖｄｈ，Ｖｄｌ，Ｖｔｌで示される４種
類の論理しきい値が設定されているとき（Ｖｔｈ＞Ｖｄ
ｈ＞Ｖｄｌ＞Ｖｔｌ）、データ送信部２００の出力信号
Ｄｉｆ＿Ｄａｔａ１及びＤｉｆ＿Ｄａｔａ２は、図４に
示されるように４種類の電圧レベルをとり得る。すなわ
ち、論理しきい値Ｖｔｈよりも高い電圧レベル、論理し
きい値ＶｔｈとＶｄｈとの間の電圧レベル、ＶｄｌとＶ
ｔｌとの間の電圧レベル、Ｖｔｌよりも低い電圧レベ
ル、の４種類である。

【００５１】データ受信部１００は、特に制限されない
が、差動バッファ１０２、Ｖｔｈバッファ１０４、Ｖｔ
ｌバッファ１００６、インバータ１０８、オアゲート１
１０とを含んで成る。

【００５２】差動バッファ１０２は、差動信号Ｄｉｆ＿
Ｄａｔａ１と、Ｄｉｆ＿Ｄａｔａ２とを差動増幅して信
号Ｄｉｆ＿Ｄａｔａを出力する。ここで、差動バッファ
１０２は、反転端子（−）の印加電圧がＶｄｌ以下であ
って、非反転入力端子（＋）の印加電圧がＶｄｈ以上の
場合にはハイレベルを出力し、反転端子（−）の印加電
圧がＶｄｈ以上であって、非反転入力端子（＋）の印加
電圧がＶｄｌ以下の場合にはローレベルを出力する。

【００５３】Ｖｔｈバッファ１０４は、論理しきい値電
圧Ｖｔｈを有し、この論理しきい値電圧Ｖｔｈを基準に
出力信号Ｄｉｆ＿Ｄａｔａ１の論理を決定する。例えば
入力信号Ｄｉｆ＿Ｄａｔａ１の電圧レベルが論理しきい
値電圧Ｖｔｈを超えた場合、Ｖｔｈバッファ１０４の出
力信号Ｄｉｆ＿Ｄａｔａ１＿Ｖｔｈはハイレベルとされ
る。入力信号Ｄｉｆ＿Ｄａｔａ１の電圧レベルが論理し
きい値Ｖｔｈ未満の場合、出力信号Ｄｉｆ＿Ｄａｔａ１
＿Ｖｔｈはローレベルとされる。

【００５４】Ｖｔｌバッファ１０６は、論理しきい値電
圧Ｖｔｌを有し、この論理しきい値電圧Ｖｔｌを基準に
出力信号Ｄｉｆ＿Ｄａｔａ１＿Ｖｔｌの論理を決定す
る。例えば入力信号Ｄｉｆ＿Ｄａｔａ１の電圧レベルが
Ｖｔｌを越えた場合、Ｄｉｆ＿Ｄａｔａ１＿Ｖｔｌはハ
イレベルとされる。入力信号Ｄｉｆ＿Ｄａｔａ１の電圧
値がＶｔｌ未満の場合、出力信号Ｄｉｆ＿Ｄａｔａ１＿
Ｖｔｌはローレベルとされる。

【００５５】上記Ｖｔｈバッファ１０４やＶｔｌバッフ
ァ１０６は、特に制限されないが、ｐチャネル型ＭＯＳ
トランジスタとｎチャネル型ＭＯＳトランジスタとが直
列接続されて成るインバータとすることができる。この
場合において、ｐチャネル型ＭＯＳトランジスタとｎチ
ャネル型ＭＯＳトランジスタとのゲートサイズを調整す
ることによって、上記ＶｔｈやＶｔｌなど、所望の論理
しきい値を設定することができる。

【００５６】Ｖｔｌバッファ１０６の後段には、上記Ｖ
ｔｌバッファ１０６の出力信号Ｄｉｆ＿Ｄａｔａ１＿Ｖ
ｔｌの論理を反転するためのインバータ１０８が配置さ
れる。このインバータ１０８の出力信号は、Ｄｉｆ＿Ｄ
ａｔａ１＿Ｖｔｌ＊（＊はローアクティブ又は信号反転
を意味する）で示される。インバータ１０８の出力信号
Ｄｉｆ＿Ｄａｔａ１＿Ｖｔｌ＊は、後段のオアゲート１
１０に伝達される。

【００５７】オアゲート１１０は、上記Ｖｔｈバッファ
１０４の出力信号Ｄｉｆ＿Ｄａｔａ１＿Ｖｔｈと、上記
インバータ１０８の出力信号Ｄｉｆ＿Ｄａｔａ１＿Ｖｔ
ｌ＊とのオア論理を得る。このオアゲート１１０の出力
信号は、図示されない後段回路において、データＤｉｆ
＿Ｄａｔａをサンプリングするためのクロック信号ＣＬ
Ｋとされ、上記後段回路に伝達される。

【００５８】図６には、上記差動バッファ１０２の構成
例が示される。

【００５９】ｐチャネル型ＭＯＳトランジスタＱ１と、
ｎチャネル型ＭＯＳトランジスタＱ２，Ｑ３０とが直列
接続される。ｎチャネル型ＭＯＳトランジスタＱ５，Ｑ
６は、双方のソース電極がｎチャネル型ＭＯＳトランジ
スタＱ１１を介して低電位側電源Ｖｓｓに結合されるこ
とで差動結合される。ｎチャネル型ＭＯＳトランジスタ
Ｑ１１は、ｎチャネル型ＭＯＳトランジスタＱ１０にカ
レントミラー接続され、差動結合回路の定電流源として
機能する。ｎチャネル型ＭＯＳトランジスタＱ５，Ｑ６
のドレイン電極は、ｐチャネル型ＭＯＳトランジスタＱ
３，Ｑ４を介して高電位側電源Ｖｄｄに結合される。ｐ
チャネル型ＭＯＳトランジスタＱ４は、ｐチャネル型Ｍ
ＯＳトランジスタＱ３にカレントミラー結合されてお
り、差動結合されたｎチャネル型ＭＯＳトランジスタＱ
５，Ｑ６の負荷を形成する。ｐチャネル型ＭＯＳトラン
ジスタＱ９とｎチャネル型ＭＯＳトランジスタＱ１２と
が直列接続され、この直列接続ノードから出力端子が引
き出される。ｐチャネル型ＭＯＳトランジスタＱ９のゲ
ート電極には、上記ｎチャネル型ＭＯＳトランジスタＱ
６のドレイン電極からの出力信号が伝達される。また、
ｎチャネル型ＭＯＳトランジスタＱ１２はＭＯＳトラン
ジスタＱ１０にカレントミラー結合される。ＭＯＳトラ
ンジスタＱ９，Ｑ１２の直列接続ノードから出力端子が
引き出され、この出力端子を介して出力信号Ｄｉｆ＿Ｄ
ａｔａが得られる。ｐチャネル型ＭＯＳトランジスタＱ
７とｎチャネル型ＭＯＳトランジスタＱ８とが直列接続
される。ｐチャネル型ＭＯＳトランジスタＱ７は、上記
ＭＯＳトランジスタＱ１にカレントミラー結合され、ｐ
チャネル型ＭＯＳトランジスタＱ８のゲート電極には、
この演算増幅器の出力信号が伝達される。ｐチャネル型
ＭＯＳトランジスタＱ７，Ｑ８の直列接続ノードと、ｐ
チャネル型ＭＯＳトランジスタＱ９のゲート電極との間
に、位相補償のためのキャパシタＣが結合される。

【００６０】次に、データ受信部１００の動作を説明す
る。

【００６１】差動バッファ１０２は、信号Ｄｉｆ＿Ｄａ
ｔａ１とＤｉｆ＿Ｄａｔａ２を取り込み、Ｄｉｆ＿Ｄａ
ｔａ１とＤｉｆ＿Ｄａｔａ２の電位差が発生すると反応
する。Ｄｉｆ＿Ｄａｔａ１がハイレベル、Ｄｉｆ＿Ｄａ
ｔａ２がローレベルのとき、Ｄｉｆ＿Ｄａｔａはハイレ
ベルとされる。Ｄｉｆ＿Ｄａｔａ１がローレベルで、Ｄ
ｉｆ＿Ｄａｔａ２がハイレベルのとき、Ｄｉｆ＿Ｄａｔ
ａはローレベルとされる。データ送信部２００におい
て、差動ドライバ２０２の差動出力信号に重畳されたク
ロック信号成分は、信号Ｄｉｆ＿Ｄａｔａ１とＤｉｆ＿
Ｄａｔａ２とで逆位相とされるため、差動バッファ１０
２において信号Ｄｉｆ＿Ｄａｔａ１とＤｉｆ＿Ｄａｔａ
２とが差動増幅されることによって相殺される。この結
果、差動バッファ１０２からは、信号Ｄｉｆ＿Ｄａｔａ
１とＤｉｆ＿Ｄａｔａ２からクロック信号成分が除去さ
れたデータＤｉｆ＿Ｄａｔａが出力され、それが後段回
路に伝達される。

【００６２】ここで、データ送信部２００においては、
クロック信号ＣＬＫ＿ｏｕｔのハイレベルに同期して制
御信号Ｐｕｌｌ＿Ａｃｔ１や、制御信号Ｐｕｌｌ＿Ａｃ
ｔ２が選択的にイネーブルにされることで、論理しきい
値ＶｔｈとＶｄｈとの中間レベル、及び論理しきい値Ｖ
ｄｌとＶｔｌとの中間レベルを形成することによって、
差動ドライバ２０２から出力される差動信号にクロック
信号が重畳されているため、プルダウン回路２１２，２
１４のプルダウン動作によって重畳されたクロック信号
は、入力されたＤｉｆ＿Ｄａｔａ＿１のレベルが論理し
きい値Ｖｔｈよりも高いか否かを判別することによって
抽出することができ、プルアップ回路２０８，２１０に
よって重畳されたクロック信号は、Ｄｉｆ＿Ｄａｔａ＿
１のレベルが論理しきい値Ｖｔｌよりも低いか否かを判
別することによって抽出することができる。上記クロッ
ク信号の抽出は、Ｖｔｈバッファ１０４、Ｖｔｌバッフ
ァ１０６、インバータ１０８、及びオアゲート１１０で
行われる。

【００６３】Ｖｔｈバッファ１０４は、Ｄｉｆ＿Ｄａｔ
ａ１の電圧値が論理しきい値Ｖｔｈを越えた際に、Ｄｉ
ｆ＿Ｄａｔａ１＿Ｖｔｈをハイレベルとし、Ｄｉｆ＿Ｄ
ａｔａ１の電圧値が論理しきい値Ｖｔｈ未満の際にはＤ
ｉｆ＿Ｄａｔａ１＿Ｖｔｈをローレベルとする。このＤ
ｉｆ＿Ｄａｔａ１＿Ｖｔｈは、Ｄｉｆ＿Ｄａｔａのハイ
レベルをサンプリングするための同期信号とされ、後段
のオアゲート１１０を介することによりクロック信号Ｃ
ＬＫとして後段回路に伝達される。

【００６４】Ｖｔｌバッファ１０６は、Ｄｉｆ＿Ｄａｔ
ａ１の電圧値がＶｔｌを越えた際にＤｉｆ＿Ｄａｔａ１
＿Ｖｔｌをハイレベルとし、Ｄｉｆ＿Ｄａｔａ１の電圧
値がＶｔｌ未満の際に、Ｄｉｆ＿Ｄａｔａ１＿Ｖｔｌを
ローレベルにする。このＤｉｆ＿Ｄａｔａ１＿Ｖｔｌが
インバータ１０８で反転した信号Ｄｉｆ＿Ｄａｔａ１＿
Ｖｔｌ＊は、Ｄｉｆ＿Ｄａｔａのローレベルをサンプリ
ングするための同期信号とされ、オアゲート１１０を介
することによりクロック信号ＣＬＫとして後段回路に伝
達される。

【００６５】上記の例によれば、以下の作用効果を得る
ことができる。

【００６６】（１）クロック信号ＣＬＫ＿ｏｕｔのハイ
レベルに同期して制御信号Ｐｕｌｌ＿Ａｃｔ２がイネー
ブルにされた場合、スイッチ２１０Ｂ，２１２Ｂがオン
されることによって、ノードＮ２がプルアップされ、ノ
ードＮ１がプルダウンされるため、出力信号Ｄｉｆ＿Ｄ
ａｔａ１は、論理しきい値ＶｔｈとＶｄｈとの中間レベ
ルとされ、出力信号Ｄｉｆ＿Ｄａｔａ２は、論理しきい
値ＶｄｌとＶｔｌとの中間レベルとされる。また、クロ
ック信号ＣＬＫ＿ｏｕｔのハイレベルに同期して制御信
号Ｐｕｌｌ＿Ａｃｔ１がイネーブルにされた場合、スイ
ッチ２０８Ｂ，２１４Ｂがオンされることによって、ノ
ードＮ１がプルアップされ、ノードＮ２がプルダウンさ
れるため、出力信号Ｄｉｆ＿Ｄａｔａ１は、論理しきい
値ＶｄｌとＶｔｌとの中間レベルとされ、出力信号Ｄｉ
ｆ＿Ｄａｔａ２は、論理しきい値ＶｔｈとＶｄｈとの中
間レベルとされる。このようにクロック信号ＣＬＫ＿ｏ
ｕｔのハイレベルに同期して制御信号Ｐｕｌｌ＿Ａｃｔ
１や、制御信号Ｐｕｌｌ＿Ａｃｔ２が選択的にイネーブ
ルにされることで、論理しきい値ＶｔｈとＶｄｈとの中
間レベル、及び論理しきい値ＶｄｌとＶｔｌとの中間レ
ベルを形成することによって、差動ドライバ２０２から
出力される差動信号にクロック信号が重畳される。これ
によりデータとクロック信号とが１系統の信号として伝
達可能であるため、差動通信システム７０における伝送
路においては、出力信号Ｄｉｆ＿Ｄａｔａ１，Ｄｉｆ＿
Ｄａｔａ２を伝達可能な伝送路３０１，３０２を設けれ
ば良く、データを伝送するための伝送路と、クロック信
号を伝送するための伝送路とを個別的に設ける必要が無
い。このため、伝送路３０１，３０２のコスト低減、さ
らには、そのような伝送路３０１，３０２を含む差動通
信システム７０のコスト低減を図ることができる。共通
の伝送路を介してデータとクロック信号とが１系統の信
号として伝達されるため、例えばデータとクロック信号
とを別々の伝送ラインを介して伝送する場合に比べて、
別系統の伝送ラインからのノイズの混入を防ぐことがで
きる。

【００６７】（２）データ送信部２００において、差動
ドライバ２０２の差動出力信号に重畳されたクロック信
号成分は、信号Ｄｉｆ＿Ｄａｔａ１とＤｉｆ＿Ｄａｔａ
２とで逆位相とされるため、差動バッファ１０２におい
て信号Ｄｉｆ＿Ｄａｔａ１とＤｉｆ＿Ｄａｔａ２とが差
動増幅されることによって相殺されるため、信号Ｄｉｆ
＿Ｄａｔａ１とＤｉｆ＿Ｄａｔａ２からクロック信号成
分が除去されたデータＤｉｆ＿Ｄａｔａが得られる。ま
た、Ｖｔｈバッファ１０４は、Ｄｉｆ＿Ｄａｔａ１の電
圧値が論理しきい値Ｖｔｈを越えた際に、Ｄｉｆ＿Ｄａ
ｔａ１＿Ｖｔｈをハイレベルとし、Ｄｉｆ＿Ｄａｔａ１
の電圧値が論理しきい値Ｖｔｈ未満の際にはＤｉｆ＿Ｄ
ａｔａ１＿Ｖｔｈをローレベルとする。このＤｉｆ＿Ｄ
ａｔａ１＿Ｖｔｈは、Ｄｉｆ＿Ｄａｔａのハイレベルを
サンプリングするための同期信号とされ、後段のオアゲ
ート１１０を介することによりクロック信号ＣＬＫとし
て後段回路に伝達される。さらに、Ｖｔｌバッファ１０
６は、Ｄｉｆ＿Ｄａｔａ１の電圧値がＶｔｌを越えた際
にＤｉｆ＿Ｄａｔａ１＿Ｖｔｌをハイレベルとし、Ｄｉ
ｆ＿Ｄａｔａ１の電圧値がＶｔｌ未満の際に、Ｄｉｆ＿
Ｄａｔａ１＿Ｖｔｌをローレベルにする。このＤｉｆ＿
Ｄａｔａ１＿Ｖｔｌがインバータ１０８で反転した信号
Ｄｉｆ＿Ｄａｔａ１＿Ｖｔｌ＊は、Ｄｉｆ＿Ｄａｔａの
ローレベルをサンプリングするための同期信号とされ、
オアゲート１１０を介することによりクロック信号ＣＬ
Ｋが得られる。このようにデータとクロック信号とが１
系統の信号（Ｄｉｆ＿Ｄａｔａ１，Ｄｉｆ＿Ｄａｔａ
２）として伝達された場合において、当該信号からデー
タ成分を取り出し、また、そのサンプリングのためのク
ロック信号を抽出することができる。このとき、データ
受信部１００においては、データにクロック信号が重畳
されるされて伝達された信号（Ｄｉｆ＿Ｄａｔａ１，Ｄ
ｉｆ＿Ｄａｔａ２）からクロック信号を抽出しているた
め、送信装置５００からデータとは別にサンプリング用
クロック信号が伝達されない場合のように、受信装置４
００において高速サンプリングクロック信号を発生させ
る必要がないので、そのような高速サンプリングクロッ
ク信号を発生させるための高価な回路は不要であり、そ
れによって受信装置４００のコスト低減、さらにはその
ような受信装置４００を含む差動通信システム７０のコ
スト低減を図ることができる。

【００６８】以上本発明者によってなされた発明を具体
的に説明したが、本発明はそれに限定されるものではな
く、その要旨を逸脱しない範囲で種々変更可能であるこ
とはいうまでもない。

【００６９】例えば、差動ドライバ２０２や差動バッフ
ァ１０２などは、適宜に変更することが可能とされる。

【００７０】以上の説明では主として本発明者によって
なされた発明をその背景となった利用分野である差動通
信システムに適用したが、本発明はそれに限定されるも
のではなく、通信装置に広く適用することができる。

【００７１】本発明は、少なくともデータ通信を行うこ
とを条件に適用することができる。

【００７２】

【発明の効果】本願において開示される発明のうち代表
的なものによって得られる効果を簡単に説明すれば下記
の通りである。

【００７３】すなわち、データとクロック信号とが１系
統の信号として伝達可能であるため、通信装置における
伝送路においては、出力信号を伝達可能な伝送路を設け
れば良く、データを伝送するための伝送路と、クロック
信号を伝送するための伝送路とを個別的に設ける必要が
無い。このため、伝送路のコスト低減、さらには、通信
装置のコスト低減を図ることができる。共通の伝送路を
介してデータとクロック信号とが１系統の信号として伝
達されるため、例えばデータとクロック信号とを別々の
伝送ラインを介して伝送する場合に比べて、別系統の伝
送ラインからのノイズの混入を防ぐことができる。

【００７４】また、受信装置においては、データにクロ
ック信号が重畳されるされて伝達された信号からクロッ
ク信号を抽出しているため、送信装置からデータとは別
にサンプリング用クロック信号が伝達されない場合のよ
うに、受信装置において高速サンプリングクロック信号
を発生させる必要がないので、そのような高速サンプリ
ングクロック信号を発生させるための高価な回路は不要
であり、それによって受信装置のコスト低減、さらには
通信装置のコスト低減を図ることができる。

【図面の簡単な説明】

【図１】本発明にかかる差動通信システムおけるデータ
受信部の構成例回路図である。

【図２】上記データ受信部における主要部の動作タイミ
ング図である。

【図３】上記差動通信システムにおけるデータ送信部の
構成例回路図である。

【図４】上記データ送信部における主要部の動作タイミ
ング図である。

【図５】上記データ送信部における差動ドライバの構成
例回路図である。

【図６】上記データ受信部における差動バッファの構成
例回路図である。

【図７】上記データ受信部と上記データ送信部とを含む
差動通信システムの構成例ブロック図である。

【符号の説明】

７０ 差動通信システム １００ データ受信部 ２００ データ送信部 １０２ 差動バッファ １０４ Ｖｔｈバッファ １０６ Ｖｔｌバッファ １０８ インバータ １１０ オアゲート ２０４，２０６ アンドゲート ２０２ 差動ドライバ ２０８，２１０ プルアップ回路 ２１２，２１４ プルダウン回路

Claims (5)

【特許請求の範囲】
1. 【請求項１】 送信すべきデータを伝送路に出力するた
   めの送信装置において、 差動信号を出力するための出力端子を備え、送信すべき
   データに応じた差動信号を形成するための差動ドライバ
   と、 上記差動ドライバの出力端子からの出力信号を上記伝送
   路に伝達するための出力ラインと、 上記出力ラインをプルアップ可能なプルアップ回路と、 上記出力ラインをプルダウン可能なプルダウン回路と、 上記送信すべきデータとそれに対応するクロック信号と
   に基づいて上記プルアップ回路及び上記プルダウン回路
   の動作を制御することにより、上記差動ドライバの出力
   端子から出力された差動信号に上記クロック信号を重畳
   させるための制御論理と、を含むことを特徴とする送信
   装置。
2. 【請求項２】 送信すべきデータを伝送路に出力するた
   めの送信装置において、 第１出力端子と、上記第１出力端子から出力される信号
   とは相補レベルの信号を出力するための第２出力端子と
   を備え、送信すべきデータに応じた差動信号を形成する
   ための差動ドライバと、 上記差動ドライバの第１出力端子からの出力信号を上記
   伝送路に伝達するための第１出力ラインと、 上記差動ドライバの第２出力端子からの出力信号を上記
   伝送路に伝達するための第２出力ラインと、 上記第１出力ラインをプルアップ可能な第１プルアップ
   回路と、 上記第２出力ラインをプルアップ可能な第２プルアップ
   回路と、 上記第１出力ラインをプルダウン可能な第１プルダウン
   回路と、 上記第２出力ラインをプルダウン可能な第２プルダウン
   回路と、 上記送信すべきデータとそれに対応するクロック信号と
   に基づいて上記第１プルアップ回路及び上記第２プルダ
   ウン回路の動作を制御することにより、上記差動ドライ
   バの第１出力端子及び第２出力端子から出力された差動
   信号に上記クロック信号を重畳させるための第１制御論
   理と、 上記送信すべきデータとそれに対応するクロック信号と
   に基づいて上記第２プルアップ回路及び上記第１プルダ
   ウン回路の動作を制御することにより、上記差動ドライ
   バの第１出力端子及び第２出力端子から出力された差動
   信号に上記クロック信号を重畳させるための第２制御論
   理と、を含むことを特徴とする送信装置。
3. 【請求項３】 クロック信号が重畳された相補レベルの
   信号を、伝送路を介して取り込むための受信装置におい
   て、 上記相補レベルの信号を差動増幅するための差動バッフ
   ァと、 第１論理しきい値を有し、この第１論理しきい値に基づ
   いて、上記伝送路を介して伝達された信号の論理を判別
   するための第１バッファと、 上記第１論理しきい値よりも低めの第２論理しきい値を
   有し、この第２論理しきい値に基づいて、上記伝送路を
   介して伝達された信号の論理を判別するための第２バッ
   ファと、 上記第１バッファの出力信号と上記第２バッファの出力
   信号とに基づいて、上記伝送路を介して伝達された信号
   からクロック信号を抽出するための論理ゲートと、を含
   むことを特徴とする受信装置。
4. 【請求項４】 クロック信号が重畳された相補レベルの
   信号を、伝送路を介して取り込むための受信装置におい
   て、 上記相補レベルの信号を差動増幅するための差動バッフ
   ァと、 第１論理しきい値を有し、この第１論理しきい値に基づ
   いて、上記伝送路を介して伝達された信号の論理を判別
   するための第１バッファと、 上記第１論理しきい値よりも低めの第２論理しきい値を
   有し、この第２論理しきい値に基づいて、上記伝送路を
   介して伝達された信号の論理を判別するための第２バッ
   ファと、 上記第２バッファの出力信号を論理反転するためのイン
   バータと、 上記第１バッファの出力信号と上記インバータの出力信
   号とに基づいて、上記伝送路を介して伝達された信号か
   らクロック信号を抽出するためのオアゲートと、を含む
   ことを特徴とする受信装置。
5. 【請求項５】 送信部と受信部とが伝送によって結合さ
   れて成る通信装置において、 上記送信部は、差動信号を出力するための出力端子を備
   え、送信すべきデータに応じた差動信号を形成するため
   の差動ドライバと、 上記差動ドライバの出力端子からの出力信号を上記伝送
   路に伝達するための出力ラインと、 上記出力ラインをプルアップ可能なプルアップ回路と、 上記出力ラインをプルダウン可能なプルダウン回路と、 上記送信すべきデータとそれに対応するクロック信号と
   に基づいて上記プルアップ回路及び上記プルダウン回路
   の動作を制御することにより、上記差動ドライバの出力
   端子から出力された差動信号に上記クロック信号を重畳
   させるための制御論理と、を含んで成り、 上記受信部は、上記相補レベルの信号を差動増幅するた
   めの差動バッファと、 上記送信部における上記プルダウン回路のプルダウン動
   作によって重畳されたクロック信号の判別を可能とする
   第１論理しきい値を有し、この第１論理しきい値に基づ
   いて、上記伝送路を介して伝達された信号の論理を判別
   するための第１バッファと、 上記送信部における上記プルアップ回路のプルアップ動
   作によって重畳されたクロック信号の判別を可能とする
   第２論理しきい値を有し、この第２論理しきい値に基づ
   いて、上記伝送路を介して伝達された信号の論理を判別
   するための第２バッファと、 上記第１バッファの出力信号と上記第２バッファの出力
   信号とに基づいて、上記伝送路を介して伝達された信号
   からクロック信号を抽出するための論理ゲートと、を含
   んで成ることを特徴とする通信装置。