JPH07273637A - 同期回路とそれを用いたレベル変換方法 - Google Patents
同期回路とそれを用いたレベル変換方法Info
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- JPH07273637A JPH07273637A JP6318721A JP31872194A JPH07273637A JP H07273637 A JPH07273637 A JP H07273637A JP 6318721 A JP6318721 A JP 6318721A JP 31872194 A JP31872194 A JP 31872194A JP H07273637 A JPH07273637 A JP H07273637A
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K3/00—Circuits for generating electric pulses; Monostable, bistable or multistable circuits
- H03K3/02—Generators characterised by the type of circuit or by the means used for producing pulses
- H03K3/353—Generators characterised by the type of circuit or by the means used for producing pulses by the use, as active elements, of field-effect transistors with internal or external positive feedback
- H03K3/356—Bistable circuits
- H03K3/356017—Bistable circuits using additional transistors in the input circuit
- H03K3/356052—Bistable circuits using additional transistors in the input circuit using pass gates
- H03K3/35606—Bistable circuits using additional transistors in the input circuit using pass gates with synchronous operation
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- H03K3/356—Bistable circuits
- H03K3/356104—Bistable circuits using complementary field-effect transistors
- H03K3/356113—Bistable circuits using complementary field-effect transistors using additional transistors in the input circuit
- H03K3/356147—Bistable circuits using complementary field-effect transistors using additional transistors in the input circuit using pass gates
- H03K3/356156—Bistable circuits using complementary field-effect transistors using additional transistors in the input circuit using pass gates with synchronous operation
Abstract
(57)【要約】
【目的】この発明の目的は、最小の遅延でＧＴＬ信号を
ＣＭＯＳレベル信号に高速に変換することが可能なセル
フタイム式の同期回路及びそれを用いたレベル変換方法
を提供する。 【構成】ＧＴＬ信号−ＣＭＯＳレベル信号変換器１０
は、検出増幅手段４０を有し、これはＧＴＬ信号とクロ
ック信号とを取り込み、これらの信号に応答して、第１
の信号を発生する。バッファ８０は上記クロック信号と
第１の信号とを取り込み、ＣＭＯＳ信号を発生する複数
のクロック同期ステージ８１、８５を有する。クロック
発生手段２０はクロック信号を発生し、このクロック信
号を上記検出増幅手段４０とバッファ８０に供給する。
ＣＭＯＳレベル信号に高速に変換することが可能なセル
フタイム式の同期回路及びそれを用いたレベル変換方法
を提供する。 【構成】ＧＴＬ信号−ＣＭＯＳレベル信号変換器１０
は、検出増幅手段４０を有し、これはＧＴＬ信号とクロ
ック信号とを取り込み、これらの信号に応答して、第１
の信号を発生する。バッファ８０は上記クロック信号と
第１の信号とを取り込み、ＣＭＯＳ信号を発生する複数
のクロック同期ステージ８１、８５を有する。クロック
発生手段２０はクロック信号を発生し、このクロック信
号を上記検出増幅手段４０とバッファ８０に供給する。
Description
【０００１】
【産業上の利用分野】本発明は、ＧＴＬ信号をＣＭＯＳ
レベル信号に変換する方法および装置に係り、特に、Ｇ
ＴＬ信号をＣＭＯＳレベル信号に変換するセルフタイム
式同期回路に関する。
レベル信号に変換する方法および装置に係り、特に、Ｇ
ＴＬ信号をＣＭＯＳレベル信号に変換するセルフタイム
式同期回路に関する。
【０００２】
【従来の技術】ＣＭＯＳレベル信号のようなデジタル電
気信号は、この技術分野ではよく知られている。一般的
に、デジタル回路の応用において、デジタル信号は０Ｖ
（１つの状態を表す）から５Ｖ（別の１つの状態を表
す）の範囲で変化する。低電圧ＣＭＯＳレベル信号は、
０Ｖから約３．３Ｖの範囲で変化する。ＣＭＯＳ回路構
成部品は電力損失が小さいため、ＣＭＯＳレベル信号
は、種々の用途に利用されている。しかしながら、ＣＭ
ＯＳレベル信号は伝送速度の点で限界がある。
気信号は、この技術分野ではよく知られている。一般的
に、デジタル回路の応用において、デジタル信号は０Ｖ
（１つの状態を表す）から５Ｖ（別の１つの状態を表
す）の範囲で変化する。低電圧ＣＭＯＳレベル信号は、
０Ｖから約３．３Ｖの範囲で変化する。ＣＭＯＳ回路構
成部品は電力損失が小さいため、ＣＭＯＳレベル信号
は、種々の用途に利用されている。しかしながら、ＣＭ
ＯＳレベル信号は伝送速度の点で限界がある。
【０００３】ある応用例では、別の周知の標準であるＴ
ＴＬ電気信号が用いられている。しかし、ＴＴＬ信号
は、最大約８０〜１００ｍＨｚでの使用が限界である。
さらに、ＴＴＬ信号は遮蔽されていない場合、電磁干渉
（ＥＭＩ）の問題を引き起こす。
ＴＬ電気信号が用いられている。しかし、ＴＴＬ信号
は、最大約８０〜１００ｍＨｚでの使用が限界である。
さらに、ＴＴＬ信号は遮蔽されていない場合、電磁干渉
（ＥＭＩ）の問題を引き起こす。
【０００４】最近、ガンニング・トランシーバ論理（Gu
nning Tranceiver Logical:GTL）と呼ばれる別の標準が
提案されている。ＧＴＬ信号において、信号は約０．８
Ｖの基準電圧を中心として、０．４Ｖと１．２Ｖとの間
で変化する。したがって、ＧＴＬ信号は低電圧スイング
論理信号である。すなわち、論理の状態を実現するに
は、中央、すなわち０．８Ｖの基準電圧から最大約０．
４Ｖの振れが必要であり、この偏りをＧＴＬ信号が示
す。レシーバは電圧が一方向へ５０ｍＶスイングするこ
とを検出できる回路を用いて、ＧＴＬ信号をＣＭＯＳレ
ベル信号に変換する。ＧＴＬ信号の特長は、低電力損失
と非常に高い周波数で動作できることである。その理由
は、１．２Ｖという低終端電圧が抵抗性素子間の電圧降
下を減少する結果、その抵抗性終端によりきれいな信号
環境が実現されるためである。さらに、スイングが小さ
いのでＥＭＩを抑制できる。
nning Tranceiver Logical:GTL）と呼ばれる別の標準が
提案されている。ＧＴＬ信号において、信号は約０．８
Ｖの基準電圧を中心として、０．４Ｖと１．２Ｖとの間
で変化する。したがって、ＧＴＬ信号は低電圧スイング
論理信号である。すなわち、論理の状態を実現するに
は、中央、すなわち０．８Ｖの基準電圧から最大約０．
４Ｖの振れが必要であり、この偏りをＧＴＬ信号が示
す。レシーバは電圧が一方向へ５０ｍＶスイングするこ
とを検出できる回路を用いて、ＧＴＬ信号をＣＭＯＳレ
ベル信号に変換する。ＧＴＬ信号の特長は、低電力損失
と非常に高い周波数で動作できることである。その理由
は、１．２Ｖという低終端電圧が抵抗性素子間の電圧降
下を減少する結果、その抵抗性終端によりきれいな信号
環境が実現されるためである。さらに、スイングが小さ
いのでＥＭＩを抑制できる。
【０００５】従来技術において、ＧＴＬ信号からＣＭＯ
Ｓレベル信号への変換は、差動検出増幅器（differenti
al sense amplifier）によって行われている。差動検出
増幅器は周知の技術である。例えば、米国特許第５，２
２８，１０６号を参照されたい。差動検出増幅器は線形
回路であり、静電流を消費する。ＧＴＬ信号からＣＭＯ
Ｓレベル信号への変換の入力段で約１．５〜２．０ミリ
アンペアの電流を消費することが予想される。
Ｓレベル信号への変換は、差動検出増幅器（differenti
al sense amplifier）によって行われている。差動検出
増幅器は周知の技術である。例えば、米国特許第５，２
２８，１０６号を参照されたい。差動検出増幅器は線形
回路であり、静電流を消費する。ＧＴＬ信号からＣＭＯ
Ｓレベル信号への変換の入力段で約１．５〜２．０ミリ
アンペアの電流を消費することが予想される。
【０００６】
【発明が解決しようとする課題】電流消費の問題を解決
するための一つの方法として、従来技術では、差動検出
増幅器への電流を減少させることが行われている。しか
し、この方法では、利得又は帯域幅に影響を与え、変換
器の速度を低下させる。さらに、入力信号は、しばしば
変換の後、直ぐにラッチ／記録されるため、レジスタ・
セットアップ時間とクロックによるＱ遅延が生じる。完
全に包括的な解決では、これらの遅延を全て一体的に扱
い、総合的に遅延が最小となるようにする。
するための一つの方法として、従来技術では、差動検出
増幅器への電流を減少させることが行われている。しか
し、この方法では、利得又は帯域幅に影響を与え、変換
器の速度を低下させる。さらに、入力信号は、しばしば
変換の後、直ぐにラッチ／記録されるため、レジスタ・
セットアップ時間とクロックによるＱ遅延が生じる。完
全に包括的な解決では、これらの遅延を全て一体的に扱
い、総合的に遅延が最小となるようにする。
【０００７】この発明は上記課題を解決するものであ
り、その目的とするところは、最小の遅延でＧＴＬ信号
をＣＭＯＳレベル信号に高速に変換することが可能なセ
ルフタイム式の同期回路及びそれを用いたレベル変換方
法を提供しようとするものである。
り、その目的とするところは、最小の遅延でＧＴＬ信号
をＣＭＯＳレベル信号に高速に変換することが可能なセ
ルフタイム式の同期回路及びそれを用いたレベル変換方
法を提供しようとするものである。
【０００８】
【課題を解決するための手段】本発明の回路は、ＧＴＬ
信号を取り込み、このＧＴＬ信号をＣＭＯＳレベル信号
に変換するための同期回路であって、前記ＧＴＬ信号、
基準信号、およびクロック信号を取り込み、これらの信
号に応答して、第１の信号を発生するための検出増幅手
段と、複数のクロック同期ステージを有し、前記クロッ
ク信号と前記第１の信号とを取り込み、前記ＣＭＯＳレ
ベル信号を発生するためのバッファ手段と、前記クロッ
ク信号を発生し、前記クロック信号を前記検出増幅手段
とバッファ手段とに供給するための手段とを具備してい
る。
信号を取り込み、このＧＴＬ信号をＣＭＯＳレベル信号
に変換するための同期回路であって、前記ＧＴＬ信号、
基準信号、およびクロック信号を取り込み、これらの信
号に応答して、第１の信号を発生するための検出増幅手
段と、複数のクロック同期ステージを有し、前記クロッ
ク信号と前記第１の信号とを取り込み、前記ＣＭＯＳレ
ベル信号を発生するためのバッファ手段と、前記クロッ
ク信号を発生し、前記クロック信号を前記検出増幅手段
とバッファ手段とに供給するための手段とを具備してい
る。
【０００９】本発明の方法は、ＧＴＬ信号をＣＭＯＳレ
ベル信号に変換するレベル変換方法であって、クロック
信号を発生するステップと、電源と検出増幅器手段との
間に挿入され、前記クロック信号に応答して、前記検出
増幅器手段を前記電源に接続するスイッチ手段に、前記
クロック信号を供給するステップと、前記クロック信号
により駆動されたとき、前記検出増幅器手段により差動
的に前記ＧＴＬ信号を検出して第１の信号を発生するス
テップと、複数のクロック同期ステージを介して、前記
第１の信号をバッファするステップとから成る。
ベル信号に変換するレベル変換方法であって、クロック
信号を発生するステップと、電源と検出増幅器手段との
間に挿入され、前記クロック信号に応答して、前記検出
増幅器手段を前記電源に接続するスイッチ手段に、前記
クロック信号を供給するステップと、前記クロック信号
により駆動されたとき、前記検出増幅器手段により差動
的に前記ＧＴＬ信号を検出して第１の信号を発生するス
テップと、複数のクロック同期ステージを介して、前記
第１の信号をバッファするステップとから成る。
【００１０】
【作用】本発明において、ＧＴＬ信号−ＣＭＯＳレベル
信号変換器は、ＧＴＬ信号とクロック信号とを取り込
み、検出増幅手段はそれらに応答して第１の信号を発生
する。バッファ手段は複数のクロック同期ステージを有
し、このバッファ手段は上記クロック信号と第１の信号
とを取り込みＣＭＯＳレベル信号を発生する。クロック
信号発生器はクロック信号を検出増幅器手段とバッファ
手段とに供給する。
信号変換器は、ＧＴＬ信号とクロック信号とを取り込
み、検出増幅手段はそれらに応答して第１の信号を発生
する。バッファ手段は複数のクロック同期ステージを有
し、このバッファ手段は上記クロック信号と第１の信号
とを取り込みＣＭＯＳレベル信号を発生する。クロック
信号発生器はクロック信号を検出増幅器手段とバッファ
手段とに供給する。
【００１１】
【実施例】図１に、本発明の変換回路１０が示されてい
る。変換回路１０は、クロック発生器２０と、検出増幅
手段（sense amplifier ）４０と、バッファ手段８０に
よって構成されている。
る。変換回路１０は、クロック発生器２０と、検出増幅
手段（sense amplifier ）４０と、バッファ手段８０に
よって構成されている。
【００１２】クロック発生器２０は、直列に接続された
実質的に類似する複数のインバータ２２，２４，２６，
２８，３０から成る。クロック信号ＣＬＫは、第１のイ
ンバータ２２の入力として供給される。第１のインバー
タ２２の出力からクロック信号Ａが作られ、第２のイン
バータ２４の入力として供給される。第２のインバータ
２４の出力からクロック信号Ｂが作られ、第３のインバ
ータ２６の入力として供給される。第３のインバータ２
６の出力からクロック信号Ｃが作られ、第４のインバー
タ２８の入力として供給される。第４のインバータ２８
の出力からクロック信号Ｄが作られ、第５のインバータ
３０の入力として供給される。第５のインバータ３０の
出力からクロック信号Ｅが作られる。
実質的に類似する複数のインバータ２２，２４，２６，
２８，３０から成る。クロック信号ＣＬＫは、第１のイ
ンバータ２２の入力として供給される。第１のインバー
タ２２の出力からクロック信号Ａが作られ、第２のイン
バータ２４の入力として供給される。第２のインバータ
２４の出力からクロック信号Ｂが作られ、第３のインバ
ータ２６の入力として供給される。第３のインバータ２
６の出力からクロック信号Ｃが作られ、第４のインバー
タ２８の入力として供給される。第４のインバータ２８
の出力からクロック信号Ｄが作られ、第５のインバータ
３０の入力として供給される。第５のインバータ３０の
出力からクロック信号Ｅが作られる。
【００１３】検出増幅手段４０は、差動検出増幅器（Ｓ
／Ａ）５０を有する。差動検出増幅器５０は、ＰＭＯＳ
トランジスタ５２を介して、電圧Ｖccの供給源と直列に
接続されている。ＰＭＯＳトランジスタ５２は、周知の
ようにソース、ゲート、ドレインを有する。前記ソース
とドレインは検出増幅器５０と電圧Ｖccの供給源とに接
続されている。周知のように、ソースとドレインの用語
は交換して用いてもよい。前記ゲートはクロック信号Ａ
を取り込むように接続される。この信号は検出増幅器５
０への電圧Ｖccの供給を制御する。
／Ａ）５０を有する。差動検出増幅器５０は、ＰＭＯＳ
トランジスタ５２を介して、電圧Ｖccの供給源と直列に
接続されている。ＰＭＯＳトランジスタ５２は、周知の
ようにソース、ゲート、ドレインを有する。前記ソース
とドレインは検出増幅器５０と電圧Ｖccの供給源とに接
続されている。周知のように、ソースとドレインの用語
は交換して用いてもよい。前記ゲートはクロック信号Ａ
を取り込むように接続される。この信号は検出増幅器５
０への電圧Ｖccの供給を制御する。
【００１４】また、差動検出増幅器５０は、ＮＭＯＳト
ランジスタ５４を介して、接地電位に直列に接続されて
いる。ＮＭＯＳトランジスタ５４は、そのゲートに供給
されるクロック信号Ｂにより制御される。また、差動検
出増幅器５０は２個の直列に接続されたＮＭＯＳトラン
ジスタ５６と５８とを介して供給されたＧＴＬ入力信号
を取り込む。ＮＭＯＳトランジスタ５６と５８とは、そ
れぞれゲートに供給されるクロック信号ＣとＥとにより
制御される。また、差動検出増幅器５０は２個の直列に
接続されたＮＭＯＳパス・トランジスタ６０と６２とを
介して、基準電圧（０．８Ｖ）の供給源に接続されてい
る。ＮＭＯＳパス・トランジスタ６０と６２は、それぞ
れゲートにクロック信号ＥとＣとを取り込むように接続
されている。
ランジスタ５４を介して、接地電位に直列に接続されて
いる。ＮＭＯＳトランジスタ５４は、そのゲートに供給
されるクロック信号Ｂにより制御される。また、差動検
出増幅器５０は２個の直列に接続されたＮＭＯＳトラン
ジスタ５６と５８とを介して供給されたＧＴＬ入力信号
を取り込む。ＮＭＯＳトランジスタ５６と５８とは、そ
れぞれゲートに供給されるクロック信号ＣとＥとにより
制御される。また、差動検出増幅器５０は２個の直列に
接続されたＮＭＯＳパス・トランジスタ６０と６２とを
介して、基準電圧（０．８Ｖ）の供給源に接続されてい
る。ＮＭＯＳパス・トランジスタ６０と６２は、それぞ
れゲートにクロック信号ＥとＣとを取り込むように接続
されている。
【００１５】最後に、差動検出増幅器５０は、クロック
信号ＡとＤとを取り込み、出力信号Ｏと、その反転信号
／Ｏとを発生する。このステージにおいて出力信号Ｏと
／ＯはＣＭＯＳレベル信号の規則に従った信号である。
信号ＡとＤとを取り込み、出力信号Ｏと、その反転信号
／Ｏとを発生する。このステージにおいて出力信号Ｏと
／ＯはＣＭＯＳレベル信号の規則に従った信号である。
【００１６】出力信号Ｏと／Ｏは、バッファ手段８０に
供給される。さらに、クロック信号ＢとＣは、バッファ
手段８０に供給される。バッファ手段８０は第１のクロ
ック同期ステージ（clocked stage ）８１と、インバー
タ・ステージ８３と、クロック同期フィードバック・ス
テージ８５とによって構成されている。クロック同期フ
ィードバック・ステージ８５の出力から、本発明の変換
回路１０の出力信号Ｑを出力する。
供給される。さらに、クロック信号ＢとＣは、バッファ
手段８０に供給される。バッファ手段８０は第１のクロ
ック同期ステージ（clocked stage ）８１と、インバー
タ・ステージ８３と、クロック同期フィードバック・ス
テージ８５とによって構成されている。クロック同期フ
ィードバック・ステージ８５の出力から、本発明の変換
回路１０の出力信号Ｑを出力する。
【００１７】図２は、本発明の変換回路１０を詳細に示
している。前述したように、変換回路１０のクロック発
生手段２０は、直列に接続された実質的に類似する複数
のインバータ２２，２４，２６，２８，３０によって構
成されている。これらインバータは、それぞれＰＭＯＳ
トランジスタとＮＭＯＳトランジスタとから成る周知の
ＣＭＯＳインバータである。したがって、例えば第１の
インバータ２２は、ＰＭＯＳトランジスタ２２ａとＮＭ
ＯＳトランジスタ２２ｂとから成る。ＰＭＯＳトランジ
スタ２２ａとＮＭＯＳトランジスタ２２ｂのゲートは、
互いに接続されて、クロック信号ＣＬＫを取り込む入力
を形成する。第１のインバータ２２の出力は、ＰＭＯＳ
トランジスタ２２ａの共通に接続されたソースとＮＭＯ
Ｓトランジスタ２２ｂのドレインとから供給される。Ｐ
ＭＯＳトランジスタ２２ａのドレインは、電力Ｖccの供
給源に接続され、ＮＭＯＳトランジスタ２２ｂのソース
は接地されている。
している。前述したように、変換回路１０のクロック発
生手段２０は、直列に接続された実質的に類似する複数
のインバータ２２，２４，２６，２８，３０によって構
成されている。これらインバータは、それぞれＰＭＯＳ
トランジスタとＮＭＯＳトランジスタとから成る周知の
ＣＭＯＳインバータである。したがって、例えば第１の
インバータ２２は、ＰＭＯＳトランジスタ２２ａとＮＭ
ＯＳトランジスタ２２ｂとから成る。ＰＭＯＳトランジ
スタ２２ａとＮＭＯＳトランジスタ２２ｂのゲートは、
互いに接続されて、クロック信号ＣＬＫを取り込む入力
を形成する。第１のインバータ２２の出力は、ＰＭＯＳ
トランジスタ２２ａの共通に接続されたソースとＮＭＯ
Ｓトランジスタ２２ｂのドレインとから供給される。Ｐ
ＭＯＳトランジスタ２２ａのドレインは、電力Ｖccの供
給源に接続され、ＮＭＯＳトランジスタ２２ｂのソース
は接地されている。
【００１８】検出増幅器５０は、交差接続された２個の
ＰＭＯＳトランジスタ６４と６６、及び交差接続された
２個のＮＭＯＳトランジスタ６８と７０によって構成さ
れている。これら交差接続されたＰＭＯＳトランジスタ
６４と６６、及び交差接続されたＮＭＯＳトランジスタ
６８と７０とは、周知の方法で接続され、検出増幅器５
０を形成している。ＰＭＯＳトランジスタ６４と６６の
共通ソースは互いに接続され、ノード５１でＰＭＯＳト
ランジスタ５２のドレインに接続されている。このＰＭ
ＯＳトランジスタ５２のソースは、電Ｖccの供給源に接
続されている。前述したように、ＰＭＯＳトランジスタ
５２のゲートには、クロック信号Ａが供給されている。
ＰＭＯＳトランジスタ６４と６６、及び交差接続された
２個のＮＭＯＳトランジスタ６８と７０によって構成さ
れている。これら交差接続されたＰＭＯＳトランジスタ
６４と６６、及び交差接続されたＮＭＯＳトランジスタ
６８と７０とは、周知の方法で接続され、検出増幅器５
０を形成している。ＰＭＯＳトランジスタ６４と６６の
共通ソースは互いに接続され、ノード５１でＰＭＯＳト
ランジスタ５２のドレインに接続されている。このＰＭ
ＯＳトランジスタ５２のソースは、電Ｖccの供給源に接
続されている。前述したように、ＰＭＯＳトランジスタ
５２のゲートには、クロック信号Ａが供給されている。
【００１９】ＰＭＯＳトランジスタ６４と６６のゲート
は、次のように交差接続されている。すなわち、ＰＭＯ
Ｓトランジスタ６６のゲートは、ＰＭＯＳトランジスタ
６４のドレインにノード５７で電気的に接続され、ＰＭ
ＯＳトランジスタ６４のゲートは、ＰＭＯＳトランジス
タ６６のドレインにノード６１で電気的に接続されてい
る。ＰＭＯＳトランジスタ６４と６６のドレインは、そ
れぞれノード５７と６１で、ＮＭＯＳトランジスタ６８
と７０のドレインに接続されている。さらに、ＮＭＯＳ
トランジスタ６８と７０とは交差して接続されている。
したがって、ＮＭＯＳトランジスタ７０のドレインは、
ノード６１でＮＭＯＳトランジスタ６８のゲートに接続
され、ＮＭＯＳトランジスタ６８のドレインは、ノード
５７でＮＭＯＳトランジスタ７０のゲートに接続されい
る。ＮＭＯＳトランジスタ６８と７０の共通ソースは、
ノード５３でＮＭＯＳトランジスタ５４のドレインに接
続されている。ＮＭＯＳトランジスタ５４のソースは接
地されている。さらに、前述したように、ＮＭＯＳトラ
ンジスタ５４のゲートは、クロック信号Ｂを受けてい
る。
は、次のように交差接続されている。すなわち、ＰＭＯ
Ｓトランジスタ６６のゲートは、ＰＭＯＳトランジスタ
６４のドレインにノード５７で電気的に接続され、ＰＭ
ＯＳトランジスタ６４のゲートは、ＰＭＯＳトランジス
タ６６のドレインにノード６１で電気的に接続されてい
る。ＰＭＯＳトランジスタ６４と６６のドレインは、そ
れぞれノード５７と６１で、ＮＭＯＳトランジスタ６８
と７０のドレインに接続されている。さらに、ＮＭＯＳ
トランジスタ６８と７０とは交差して接続されている。
したがって、ＮＭＯＳトランジスタ７０のドレインは、
ノード６１でＮＭＯＳトランジスタ６８のゲートに接続
され、ＮＭＯＳトランジスタ６８のドレインは、ノード
５７でＮＭＯＳトランジスタ７０のゲートに接続されい
る。ＮＭＯＳトランジスタ６８と７０の共通ソースは、
ノード５３でＮＭＯＳトランジスタ５４のドレインに接
続されている。ＮＭＯＳトランジスタ５４のソースは接
地されている。さらに、前述したように、ＮＭＯＳトラ
ンジスタ５４のゲートは、クロック信号Ｂを受けてい
る。
【００２０】さらに、検出増幅器５０は、イコライザー
（equalizer ）部７１を有する。イコライザー部７１
は、ＮＭＯＳトランジスタ７２、７４、７６、７８を有
する。ＮＭＯＳトランジスタ７２、７４、７６、７８
は、交差接続されている。ＮＭＯＳトランジスタ７２の
ゲートは、ＮＭＯＳトランジスタ７８のゲートに接続さ
れている。ＮＭＯＳトランジスタ７４のゲートは、ＮＭ
ＯＳトランジスタ７６のゲートに接続されている。ＮＭ
ＯＳトランジスタ７６と７８のソースは、互いに接続さ
れている。ＮＭＯＳトランジスタ７２と７４のソース
は、互いに接続されている。ＮＭＯＳトランジスタ７２
と７６のドレインは互いに接続され、ノード５７でＰＭ
ＯＳトランジスタ６４のドレインとＮＭＯＳトランジス
タ６８のドレインとに接続されている。ＮＭＯＳトラン
ジスタ７４と７８のドレインは互いに接続され、ノード
６１でＰＭＯＳトランジスタ６６のドレインとＮＭＯＳ
トランジスタ７０のドレインとに接続されている。ＮＭ
ＯＳトランジスタ７６と７８のゲートは、それぞれクロ
ック信号ＡとＤとを受けるように接続されている。
（equalizer ）部７１を有する。イコライザー部７１
は、ＮＭＯＳトランジスタ７２、７４、７６、７８を有
する。ＮＭＯＳトランジスタ７２、７４、７６、７８
は、交差接続されている。ＮＭＯＳトランジスタ７２の
ゲートは、ＮＭＯＳトランジスタ７８のゲートに接続さ
れている。ＮＭＯＳトランジスタ７４のゲートは、ＮＭ
ＯＳトランジスタ７６のゲートに接続されている。ＮＭ
ＯＳトランジスタ７６と７８のソースは、互いに接続さ
れている。ＮＭＯＳトランジスタ７２と７４のソース
は、互いに接続されている。ＮＭＯＳトランジスタ７２
と７６のドレインは互いに接続され、ノード５７でＰＭ
ＯＳトランジスタ６４のドレインとＮＭＯＳトランジス
タ６８のドレインとに接続されている。ＮＭＯＳトラン
ジスタ７４と７８のドレインは互いに接続され、ノード
６１でＰＭＯＳトランジスタ６６のドレインとＮＭＯＳ
トランジスタ７０のドレインとに接続されている。ＮＭ
ＯＳトランジスタ７６と７８のゲートは、それぞれクロ
ック信号ＡとＤとを受けるように接続されている。
【００２１】変換回路１０のバッファ部８０は、第１の
クロック同期ステージ（clocked stage ）８１から成
る。このステージはＰＭＯＳトランジスタ８２を有す
る。このトランジスタのドレインは、ＰＭＯＳトランジ
スタ８４に直列に接続されている。このトランジスタの
ドレインは、ＮＭＯＳトランジスタ８６に直列に接続さ
れている。このトランジスタのソースは、ＮＭＯＳトラ
ンジスタ８８に直列に接続されている。出力Ｏは、ＰＭ
ＯＳトランジスタ８２のゲートとＮＭＯＳトランジスタ
８８のゲートとに接続されている。クロック信号Ｃは、
ＰＭＯＳトランジスタ８４のゲートに供給されている。
クロック信号Ｂは、ＮＭＯＳトランジスタ８６のゲート
に供給されている。
クロック同期ステージ（clocked stage ）８１から成
る。このステージはＰＭＯＳトランジスタ８２を有す
る。このトランジスタのドレインは、ＰＭＯＳトランジ
スタ８４に直列に接続されている。このトランジスタの
ドレインは、ＮＭＯＳトランジスタ８６に直列に接続さ
れている。このトランジスタのソースは、ＮＭＯＳトラ
ンジスタ８８に直列に接続されている。出力Ｏは、ＰＭ
ＯＳトランジスタ８２のゲートとＮＭＯＳトランジスタ
８８のゲートとに接続されている。クロック信号Ｃは、
ＰＭＯＳトランジスタ８４のゲートに供給されている。
クロック信号Ｂは、ＮＭＯＳトランジスタ８６のゲート
に供給されている。
【００２２】前述したように、ＰＭＯＳトランジスタ８
２と、ＰＭＯＳトランジスタ８４と、ＮＭＯＳトランジ
スタ８６と、ＮＭＯＳトランジスタ８８とは、直列に接
続されている。第１クロック・ステージ８１の出力は、
ＰＭＯＳトランジスタ８４のドレインとＮＭＯＳトラン
ジスタ８６のドレインとがノード７９で接続されている
接続点から取り出され、これはレベル・サステーナ・ス
テージ（level sustainer stage ）に供給される。この
ステージは、インバータ・ステージ８３とクロック同期
フィードバック・ステージ８５とから成る。
２と、ＰＭＯＳトランジスタ８４と、ＮＭＯＳトランジ
スタ８６と、ＮＭＯＳトランジスタ８８とは、直列に接
続されている。第１クロック・ステージ８１の出力は、
ＰＭＯＳトランジスタ８４のドレインとＮＭＯＳトラン
ジスタ８６のドレインとがノード７９で接続されている
接続点から取り出され、これはレベル・サステーナ・ス
テージ（level sustainer stage ）に供給される。この
ステージは、インバータ・ステージ８３とクロック同期
フィードバック・ステージ８５とから成る。
【００２３】インバータ・ステージ８３は、ＰＭＯＳト
ランジスタ９０とＮＭＯＳトランジスタ９２とから成
り、これらは互いに直列に接続され、ＰＭＯＳトランジ
スタ９０のドレインがＮＭＯＳトランジスタ９２のドレ
インに接続されて、インバータを形成している。ＰＭＯ
Ｓトランジスタ９０とＮＭＯＳトランジスタ９２のゲー
トは接続され、第１のクロック・ステージ８１の出力
は、インバータ・ステージ８３への入力として供給され
る。インバータ・ステージ８３の出力は、ＰＭＯＳトラ
ンジスタ９０のドレインとＮＭＯＳトランジスタ９２の
ドレインとの接続点から取り出され、クロック同期フィ
ードバック・ステージ８５に供給される。さらに、クロ
ック信号ＢとＣとが、クロック同期フィードバック・ス
テージ８５に供給される。
ランジスタ９０とＮＭＯＳトランジスタ９２とから成
り、これらは互いに直列に接続され、ＰＭＯＳトランジ
スタ９０のドレインがＮＭＯＳトランジスタ９２のドレ
インに接続されて、インバータを形成している。ＰＭＯ
Ｓトランジスタ９０とＮＭＯＳトランジスタ９２のゲー
トは接続され、第１のクロック・ステージ８１の出力
は、インバータ・ステージ８３への入力として供給され
る。インバータ・ステージ８３の出力は、ＰＭＯＳトラ
ンジスタ９０のドレインとＮＭＯＳトランジスタ９２の
ドレインとの接続点から取り出され、クロック同期フィ
ードバック・ステージ８５に供給される。さらに、クロ
ック信号ＢとＣとが、クロック同期フィードバック・ス
テージ８５に供給される。
【００２４】クロック同期フィードバック・ステージ８
５は、次の点で第１のクロック同期ステージ８１と同一
である。すなわち、このフィードバック・ステージは、
ＰＭＯＳトランジスタ９４を有する。このトランジスタ
のドレインは、ＰＭＯＳトランジスタ９６に直列に接続
されている。このトランジスタのドレインは、ＮＭＯＳ
トランジスタ９８に直列に接続されている。このトラン
ジスタのソースは、ＮＭＯＳトランジスタ１００に直列
に接続されている。インバータ・ステージ８３の出力
は、ＰＭＯＳトランジスタ９４とＮＭＯＳトランジスタ
１００のゲートに供給されている。クロック信号Ｂは、
ＰＭＯＳトランジスタ９６のゲートに供給される。最後
に、クロック信号Ｃは、ＮＭＯＳトランジスタ９８のゲ
ートに供給される。クロック同期フィードバック・ステ
ージ８５の出力は、ＰＭＯＳトランジスタ９６のドレイ
ンとＮＭＯＳトランジスタ９８のドレインとの接続点で
作られ、本発明の変換回路１０の出力Ｑを形成する。さ
らに、インバータ・ステージ８３の入力は、クロック同
期フィードバック・ステージ８５の出力に接続されてい
る。
５は、次の点で第１のクロック同期ステージ８１と同一
である。すなわち、このフィードバック・ステージは、
ＰＭＯＳトランジスタ９４を有する。このトランジスタ
のドレインは、ＰＭＯＳトランジスタ９６に直列に接続
されている。このトランジスタのドレインは、ＮＭＯＳ
トランジスタ９８に直列に接続されている。このトラン
ジスタのソースは、ＮＭＯＳトランジスタ１００に直列
に接続されている。インバータ・ステージ８３の出力
は、ＰＭＯＳトランジスタ９４とＮＭＯＳトランジスタ
１００のゲートに供給されている。クロック信号Ｂは、
ＰＭＯＳトランジスタ９６のゲートに供給される。最後
に、クロック信号Ｃは、ＮＭＯＳトランジスタ９８のゲ
ートに供給される。クロック同期フィードバック・ステ
ージ８５の出力は、ＰＭＯＳトランジスタ９６のドレイ
ンとＮＭＯＳトランジスタ９８のドレインとの接続点で
作られ、本発明の変換回路１０の出力Ｑを形成する。さ
らに、インバータ・ステージ８３の入力は、クロック同
期フィードバック・ステージ８５の出力に接続されてい
る。
【００２５】最後に、検出増幅器５０の出力／Ｏは、Ｐ
ＭＯＳトランジスタ１０２のゲートとＮＭＯＳトランジ
スタ１０４のゲートとに供給される。これらのトランジ
スタ１０２と１０４のソースとドレインは互いに接続さ
れ、それぞれＶccと接地に接続される。
ＭＯＳトランジスタ１０２のゲートとＮＭＯＳトランジ
スタ１０４のゲートとに供給される。これらのトランジ
スタ１０２と１０４のソースとドレインは互いに接続さ
れ、それぞれＶccと接地に接続される。
【００２６】（動作理論）最初、クロック信号ＣＬＫは
ローであると仮定する。これは第１フェーズ、又はフェ
ーズＩと定義される。クロック回路２０からの信号の状
態は次のようになる。すなわち、クロック信号Ａはハ
イ、クロック信号Ｂはロー、クロック信号Ｃはハイ、ク
ロック信号Ｄはロー、クロック信号Ｅはハイである。こ
れらのクロック信号Ａ〜Ｅは、検出増幅手段４０に供給
され、その効果は次のようになる。
ローであると仮定する。これは第１フェーズ、又はフェ
ーズＩと定義される。クロック回路２０からの信号の状
態は次のようになる。すなわち、クロック信号Ａはハ
イ、クロック信号Ｂはロー、クロック信号Ｃはハイ、ク
ロック信号Ｄはロー、クロック信号Ｅはハイである。こ
れらのクロック信号Ａ〜Ｅは、検出増幅手段４０に供給
され、その効果は次のようになる。
【００２７】ハイのクロック信号Ａは、ＰＭＯＳトラン
ジスタ５２をオフにする。したがって、検出増幅器５０
はＶccから切り離される。さらに、ローのクロック信号
Ｂは、ＮＭＯＳトランジスタ５４をオフにする。これに
より検出増幅器５０は接地電位から切り離される。ハイ
のクロック信号ＣとＥとは、パス・トランジスタ５６，
５８，６０，６２をオンとし、その結果、ＧＴＬ信号が
ノード５７に現れ、基準電圧がノード６１に現れる。ク
ロック信号Ｄがローの状態において、トランジスタ７
２，７４，７６，７８から成るイコライザー部７１はオ
フとなる。
ジスタ５２をオフにする。したがって、検出増幅器５０
はＶccから切り離される。さらに、ローのクロック信号
Ｂは、ＮＭＯＳトランジスタ５４をオフにする。これに
より検出増幅器５０は接地電位から切り離される。ハイ
のクロック信号ＣとＥとは、パス・トランジスタ５６，
５８，６０，６２をオンとし、その結果、ＧＴＬ信号が
ノード５７に現れ、基準電圧がノード６１に現れる。ク
ロック信号Ｄがローの状態において、トランジスタ７
２，７４，７６，７８から成るイコライザー部７１はオ
フとなる。
【００２８】次のフェーズ、すなわちフェーズＩＩにお
いて、クロック信号ＣＬＫがハイになると、クロック信
号の状態変化は、直列接続されたインバータ２２，２
４，２６，２８，３０を介して伝えられる。最初、ハイ
のクロック信号ＣＬＫは、第１のインバータ２２の出力
のみ変化させる。その結果、クロック信号Ａがローにな
る。クロック信号Ａがローになると、これによりＰＭＯ
Ｓトランジスタ５２はオンとなり、電力をＶccからノー
ド５１へ供給する。
いて、クロック信号ＣＬＫがハイになると、クロック信
号の状態変化は、直列接続されたインバータ２２，２
４，２６，２８，３０を介して伝えられる。最初、ハイ
のクロック信号ＣＬＫは、第１のインバータ２２の出力
のみ変化させる。その結果、クロック信号Ａがローにな
る。クロック信号Ａがローになると、これによりＰＭＯ
Ｓトランジスタ５２はオンとなり、電力をＶccからノー
ド５１へ供給する。
【００２９】その後、１つのゲート遅延（第２のインバ
ータ２４）を介して、ローのクロック信号Ａは、クロッ
ク信号Ｂをハイにする。ハイのクロック信号Ｂは、ＮＭ
ＯＳトランジスタ５４をオンとし、ノード５３を接地す
る。
ータ２４）を介して、ローのクロック信号Ａは、クロッ
ク信号Ｂをハイにする。ハイのクロック信号Ｂは、ＮＭ
ＯＳトランジスタ５４をオンとし、ノード５３を接地す
る。
【００３０】Ｖcc電力を検出増幅器５０に供給するよう
に、ＰＭＯＳトランジスタ５２を切り換え、且つ、検出
増幅器５０を接地に接続するように、ＮＭＯＳトランジ
スタ５４を切り換えると、Ｖccと接地との間に電流路が
形成される。これにより検出増幅器５０が駆動される。
Ｖccがノード５１に供給された状態で、ＰＭＯＳトラン
ジスタ６４と６６とがオンになる。ノード５７に供給さ
れているＧＴＬ信号は、ノード６１に供給されている基
準電圧とは、電圧レベルが僅かに異なるため、ＰＭＯＳ
トランジスタ６４又は６６の一方が他方と比べて、“よ
り強く”オン状態になる。ＰＭＯＳトランジスタ６４と
６６はこの電圧の僅かな差を増幅する。
に、ＰＭＯＳトランジスタ５２を切り換え、且つ、検出
増幅器５０を接地に接続するように、ＮＭＯＳトランジ
スタ５４を切り換えると、Ｖccと接地との間に電流路が
形成される。これにより検出増幅器５０が駆動される。
Ｖccがノード５１に供給された状態で、ＰＭＯＳトラン
ジスタ６４と６６とがオンになる。ノード５７に供給さ
れているＧＴＬ信号は、ノード６１に供給されている基
準電圧とは、電圧レベルが僅かに異なるため、ＰＭＯＳ
トランジスタ６４又は６６の一方が他方と比べて、“よ
り強く”オン状態になる。ＰＭＯＳトランジスタ６４と
６６はこの電圧の僅かな差を増幅する。
【００３１】第３のインバータ２６を通過するクロック
信号Ｂに起因する別のゲート遅延の後、クロック信号Ｃ
が生成される。このクロック信号Ｃはローとなる。トラ
ンジスタ５２と５６とを通過するようにクロック信号が
供給されると、ＧＴＬ入力信号と基準信号とが、それぞ
れノード５７と６１とにさらに供給されることが阻止さ
れる。クロック信号Ｃがローとなる前の期間に、少量の
電流がノード５７と６１とからトランジスタ５４を介し
て接地電位に流される。
信号Ｂに起因する別のゲート遅延の後、クロック信号Ｃ
が生成される。このクロック信号Ｃはローとなる。トラ
ンジスタ５２と５６とを通過するようにクロック信号が
供給されると、ＧＴＬ入力信号と基準信号とが、それぞ
れノード５７と６１とにさらに供給されることが阻止さ
れる。クロック信号Ｃがローとなる前の期間に、少量の
電流がノード５７と６１とからトランジスタ５４を介し
て接地電位に流される。
【００３２】第４のインバータ２８を通過するクロック
信号に起因する別のゲート遅延の後、クロック信号Ｄが
生成される。現在、クロック信号Ｄはハイである。クロ
ック信号Ａは依然としてローであるため、イコライザー
部７１はオフのままである。
信号に起因する別のゲート遅延の後、クロック信号Ｄが
生成される。現在、クロック信号Ｄはハイである。クロ
ック信号Ａは依然としてローであるため、イコライザー
部７１はオフのままである。
【００３３】最後に、クロック信号が第５のインバータ
３０を通過して、クロック信号Ｅをローとした後、パス
・トランジスタ６０と５８はオフになる。この動作はフ
ェーズＩにおいて、検出処理に影響を与えない。
３０を通過して、クロック信号Ｅをローとした後、パス
・トランジスタ６０と５８はオフになる。この動作はフ
ェーズＩにおいて、検出処理に影響を与えない。
【００３４】次のフェーズ（すなわち、フェーズＩＩ
Ｉ）において、クロック信号ＣＬＫがローになると、こ
の信号は第１のインバータ２２を通過し、クロック信号
Ａをハイにする。クロック信号Ａがハイになると、これ
によりＰＭＯＳトランジスタ５２はオンになる。さら
に、クロック信号Ａはクロック信号Ｄがハイの間ハイに
なり、クロック信号ＡとＤはこの短い遷移時間の間ハイ
になることにより、イコライザー部７１がオンになる。
これによりノード５７と６１がイコライズされる。すな
わち、同じ電圧がノード５７と６１とに保持される。
Ｉ）において、クロック信号ＣＬＫがローになると、こ
の信号は第１のインバータ２２を通過し、クロック信号
Ａをハイにする。クロック信号Ａがハイになると、これ
によりＰＭＯＳトランジスタ５２はオンになる。さら
に、クロック信号Ａはクロック信号Ｄがハイの間ハイに
なり、クロック信号ＡとＤはこの短い遷移時間の間ハイ
になることにより、イコライザー部７１がオンになる。
これによりノード５７と６１がイコライズされる。すな
わち、同じ電圧がノード５７と６１とに保持される。
【００３５】クロック信号Ａは、第２のインバータ２４
を通過した後、クロック信号Ｂをローにする。これによ
りＮＭＯＳトランジスタ５４はオフとなり、検出増幅器
５０を切り離す。クロック信号Ｃは第３のインバータ２
６を通過した後ハイとなり、パス・トランジスタ５６と
６２をオンにする。しかし、この時点で、ＧＴＬ信号と
基準信号は、まだ、ノード５７と６１に供給されていな
い。その後、クロック信号Ｄがローとなり、イコライザ
ー部７１をオフにする。これによりノード５７と６１は
互いに切り離されるがイコライズされる。最後に、クロ
ック信号Ｅがハイになると、パス・トランジスタ６０と
５８がオンになり、ＧＴＬ信号と基準信号はそれぞれノ
ード５７と６１に供給される。
を通過した後、クロック信号Ｂをローにする。これによ
りＮＭＯＳトランジスタ５４はオフとなり、検出増幅器
５０を切り離す。クロック信号Ｃは第３のインバータ２
６を通過した後ハイとなり、パス・トランジスタ５６と
６２をオンにする。しかし、この時点で、ＧＴＬ信号と
基準信号は、まだ、ノード５７と６１に供給されていな
い。その後、クロック信号Ｄがローとなり、イコライザ
ー部７１をオフにする。これによりノード５７と６１は
互いに切り離されるがイコライズされる。最後に、クロ
ック信号Ｅがハイになると、パス・トランジスタ６０と
５８がオンになり、ＧＴＬ信号と基準信号はそれぞれノ
ード５７と６１に供給される。
【００３６】検出増幅器５０の出力としてノード６１か
ら信号Ｏが供給され、ノード５７からその反転信号／Ｏ
が供給される。これらの信号はクロック信号ＢとＣとと
もにバッファ部８０に供給される。出力信号Ｏは、０Ｖ
〜Ｖccの範囲で変化するＣＭＯＳ信号である。その反転
信号／Ｏも、勿論、０Ｖ〜Ｖccの範囲で変化する。
ら信号Ｏが供給され、ノード５７からその反転信号／Ｏ
が供給される。これらの信号はクロック信号ＢとＣとと
もにバッファ部８０に供給される。出力信号Ｏは、０Ｖ
〜Ｖccの範囲で変化するＣＭＯＳ信号である。その反転
信号／Ｏも、勿論、０Ｖ〜Ｖccの範囲で変化する。
【００３７】フェーズＩにおいて、クロック信号ＣＬＫ
がローのとき、クロック信号Ａがハイとなり、ＰＭＯＳ
トランジスタ５２をオフにする。クロック信号Ｂがロー
でＮＭＯＳトランジスタ５４をオフとし、これにより検
出増幅器５０はオフとなる。この条件で、出力信号Ｏは
ＧＴＬドメイン信号である。しかし、第１のクロック同
期ステージ８１のトランジスタの状態は次のようにな
る。すなわち、ＰＭＯＳトランジスタ８２は不定であ
る。しかし、ＰＭＯＳトランジスタ８４は、クロック信
号Ｃがハイであるため、オフである。ＮＭＯＳトランジ
スタ８６は、クロック信号Ｂがローであるため、オフで
ある。ＮＭＯＳトランジスタ８８も、不定である。ＰＭ
ＯＳトランジスタ８４とＮＭＯＳトランジスタ８６のソ
ース／ドレインの接続点での第１のステージ８１の出力
は、バス・サステーナ（８３と８５）により保持され
る。サステーナは、３状態出力（tri-state otuput）Ｑ
を保持する。フェーズＩにおけるクロックの状態によ
り、バス・サステーナ（８３と８５）は出力Ｑを決定す
る。
がローのとき、クロック信号Ａがハイとなり、ＰＭＯＳ
トランジスタ５２をオフにする。クロック信号Ｂがロー
でＮＭＯＳトランジスタ５４をオフとし、これにより検
出増幅器５０はオフとなる。この条件で、出力信号Ｏは
ＧＴＬドメイン信号である。しかし、第１のクロック同
期ステージ８１のトランジスタの状態は次のようにな
る。すなわち、ＰＭＯＳトランジスタ８２は不定であ
る。しかし、ＰＭＯＳトランジスタ８４は、クロック信
号Ｃがハイであるため、オフである。ＮＭＯＳトランジ
スタ８６は、クロック信号Ｂがローであるため、オフで
ある。ＮＭＯＳトランジスタ８８も、不定である。ＰＭ
ＯＳトランジスタ８４とＮＭＯＳトランジスタ８６のソ
ース／ドレインの接続点での第１のステージ８１の出力
は、バス・サステーナ（８３と８５）により保持され
る。サステーナは、３状態出力（tri-state otuput）Ｑ
を保持する。フェーズＩにおけるクロックの状態によ
り、バス・サステーナ（８３と８５）は出力Ｑを決定す
る。
【００３８】上記動作のフェーズＩＩにおいて、クロッ
ク信号ＣＬＫがハイになると、クロック信号Ａはローに
なる。クロック信号Ｂがハイになると、クロック信号Ｃ
はローになる。このフェーズで検出増幅器５０はオンに
なり、ＧＴＬ出力信号の電圧に応じて、ノード６１に出
力Ｏ信号を発生し、ノード５７に出力／Ｏ信号を発生す
る。ＧＴＬ出力信号がＲＥＦ電圧より高い電圧電位の場
合、ＰＭＯＳトランジスタ６６はＰＭＯＳトランジスタ
６４より弱くオンになる。ＰＭＯＳトランジスタ６６よ
り強くオンになっているＰＭＯＳトランジスタ６４は、
ノード５１の電荷をＰＭＯＳトランジスタ６４を介して
流し、ノード５７の電圧電位をノード６１の電圧電位よ
りさらに高いレベルとする。これによりＰＭＯＳトラン
ジスタ６６はＰＭＯＳトランジスタ６４より一層弱くオ
ンとされ、ＰＭＯＳトランジスタ６４はノード５７の電
圧をＶccに達するまでさらに高い状態とする。
ク信号ＣＬＫがハイになると、クロック信号Ａはローに
なる。クロック信号Ｂがハイになると、クロック信号Ｃ
はローになる。このフェーズで検出増幅器５０はオンに
なり、ＧＴＬ出力信号の電圧に応じて、ノード６１に出
力Ｏ信号を発生し、ノード５７に出力／Ｏ信号を発生す
る。ＧＴＬ出力信号がＲＥＦ電圧より高い電圧電位の場
合、ＰＭＯＳトランジスタ６６はＰＭＯＳトランジスタ
６４より弱くオンになる。ＰＭＯＳトランジスタ６６よ
り強くオンになっているＰＭＯＳトランジスタ６４は、
ノード５１の電荷をＰＭＯＳトランジスタ６４を介して
流し、ノード５７の電圧電位をノード６１の電圧電位よ
りさらに高いレベルとする。これによりＰＭＯＳトラン
ジスタ６６はＰＭＯＳトランジスタ６４より一層弱くオ
ンとされ、ＰＭＯＳトランジスタ６４はノード５７の電
圧をＶccに達するまでさらに高い状態とする。
【００３９】同時に、ノード５７の高電圧（ノード６１
の電圧と比較して）により、ＮＭＯＮトランジスタ７０
は、ＮＭＯＳトランジスタ６８より強くオンにされる。
これによりノード６１の電圧は、ノード５７の電圧と比
較して低められる。
の電圧と比較して）により、ＮＭＯＮトランジスタ７０
は、ＮＭＯＳトランジスタ６８より強くオンにされる。
これによりノード６１の電圧は、ノード５７の電圧と比
較して低められる。
【００４０】最終的に、ノード６１の電圧は接地レベル
になるのに対して、ノード５７の電圧はＶccになる。こ
れは接地電位の出力信号ＯとＶccの出力信号／Ｏという
形で現れる。ＧＴＬ入力信号が０．８Ｖより低い場合、
状態は逆になる。すなわち、出力信号ＯがＶccとなり、
出力信号／Ｏは接地電位となる。
になるのに対して、ノード５７の電圧はＶccになる。こ
れは接地電位の出力信号ＯとＶccの出力信号／Ｏという
形で現れる。ＧＴＬ入力信号が０．８Ｖより低い場合、
状態は逆になる。すなわち、出力信号ＯがＶccとなり、
出力信号／Ｏは接地電位となる。
【００４１】ＧＴＬ入力信号が０．８Ｖより低いと仮定
すると、出力信号ＯはＶccとなり、したがって、このフ
ェーズにおいて、出力ステージ８１のトランジスタは次
のように動作する。すなわち、ＰＭＯＳトランジスタ８
２はオフとなり、ＰＭＯＳトランジスタ８４はオンとな
り、ＮＭＯＳトランジスタ８６はオンとなり、ＮＭＯＳ
トランジスタ８８はオンとなる。これによりノード７９
は接地電位となる。
すると、出力信号ＯはＶccとなり、したがって、このフ
ェーズにおいて、出力ステージ８１のトランジスタは次
のように動作する。すなわち、ＰＭＯＳトランジスタ８
２はオフとなり、ＰＭＯＳトランジスタ８４はオンとな
り、ＮＭＯＳトランジスタ８６はオンとなり、ＮＭＯＳ
トランジスタ８８はオンとなる。これによりノード７９
は接地電位となる。
【００４２】第１の出力ステージ８１の出力が接地電位
で、これがインバータ・ステージ８３に供給される。イ
ンバータ・ステージ８３は単なるインバータであるた
め、インバータ８３の出力はＶccとなる。Ｖccがクロッ
ク同期フィードバック・ステージ８５の入力の場合、ク
ロック同期フィードバック・ステージ８５のトランジス
タの状態は次のようになる。すなわち、ＰＭＯＳトラン
ジスタ９４はオフで、ＰＭＯＳトランジスタ９６はオ
フ、ＮＭＯＳトランジスタ９８はオフで、ＮＭＯＳトラ
ンジスタ１００はオンである。
で、これがインバータ・ステージ８３に供給される。イ
ンバータ・ステージ８３は単なるインバータであるた
め、インバータ８３の出力はＶccとなる。Ｖccがクロッ
ク同期フィードバック・ステージ８５の入力の場合、ク
ロック同期フィードバック・ステージ８５のトランジス
タの状態は次のようになる。すなわち、ＰＭＯＳトラン
ジスタ９４はオフで、ＰＭＯＳトランジスタ９６はオ
フ、ＮＭＯＳトランジスタ９８はオフで、ＮＭＯＳトラ
ンジスタ１００はオンである。
【００４３】フェーズＩＩＩにおいて、クロック信号Ｂ
はローとなり、クロック信号Ｃはハイになる。これによ
り第１の出力ステージ８１のＰＭＯＳトランジスタ８４
とＮＭＯＳトランジスタ８６はオフとなる。インバータ
・ステージ８３への入力は、逆へ切り換えられていない
ため、依然として接地電位のままである。これによりイ
ンバータ・ステージ８３の出力はＶccのままである。ク
ロック同期フィードバック・ステージ８５への入力は、
内部のトランジスタを次のように動作させる。すなわ
ち、ＰＭＯＳトランジスタ９４はオフで、ＰＭＯＳトラ
ンジスタ９６はオンで、ＮＭＯＳトランジスタ９８はオ
ン、ＮＭＯＳトランジスタ１００はオンである。これに
よりクロック同期フィードバック・ステージ８５の出力
Ｑ、すなわち、ＰＭＯＳトランジスタ９６とＮＭＯＳト
ランジスタ９８のソース／ドレイン接続点のノードが接
地電位に保持される。この出力はインバータ・ステージ
８３の入力に送り返される。したがって、このフェーズ
において、Ｑは接地電位のままである。
はローとなり、クロック信号Ｃはハイになる。これによ
り第１の出力ステージ８１のＰＭＯＳトランジスタ８４
とＮＭＯＳトランジスタ８６はオフとなる。インバータ
・ステージ８３への入力は、逆へ切り換えられていない
ため、依然として接地電位のままである。これによりイ
ンバータ・ステージ８３の出力はＶccのままである。ク
ロック同期フィードバック・ステージ８５への入力は、
内部のトランジスタを次のように動作させる。すなわ
ち、ＰＭＯＳトランジスタ９４はオフで、ＰＭＯＳトラ
ンジスタ９６はオンで、ＮＭＯＳトランジスタ９８はオ
ン、ＮＭＯＳトランジスタ１００はオンである。これに
よりクロック同期フィードバック・ステージ８５の出力
Ｑ、すなわち、ＰＭＯＳトランジスタ９６とＮＭＯＳト
ランジスタ９８のソース／ドレイン接続点のノードが接
地電位に保持される。この出力はインバータ・ステージ
８３の入力に送り返される。したがって、このフェーズ
において、Ｑは接地電位のままである。
【００４４】上記説明から明かなように、フェーズＩＩ
Ｉにおいて、出力ＱはフェーズＩＩからの出力と同一
で、フェーズＩＩからの出力Ｑは、フェーズＩＩＩの
間、その出力状態を保持する。
Ｉにおいて、出力ＱはフェーズＩＩからの出力と同一
で、フェーズＩＩからの出力Ｑは、フェーズＩＩＩの
間、その出力状態を保持する。
【００４５】さらに、本発明の変換回路１０のセットア
ップ時間は殆ど無視でき、クロックから出力までの遅延
は、約１つの複合ゲートである。最後に、回路１０は、
クロックに同期しているため静電流は最小となり、この
回路はセルフタイム式となる。
ップ時間は殆ど無視でき、クロックから出力までの遅延
は、約１つの複合ゲートである。最後に、回路１０は、
クロックに同期しているため静電流は最小となり、この
回路はセルフタイム式となる。
【００４６】
【発明の効果】以上、詳述したようにこの発明によれ
ば、最小の遅延でＧＴＬ信号をＣＭＯＳレベル信号に高
速に変換することが可能なセルフタイム式の同期回路及
びそれを用いたレベル変換方法を提供できる。
ば、最小の遅延でＧＴＬ信号をＣＭＯＳレベル信号に高
速に変換することが可能なセルフタイム式の同期回路及
びそれを用いたレベル変換方法を提供できる。
【図１】本発明の実施例に係る変換回路であり、３つの
構成部品を示すブロック図。
構成部品を示すブロック図。
【図２】図１に示した本発明の変換回路の詳細な回路
図。
図。
１０…変換回路、２０…クロック発生手段、２２、２
４、２６、２８、３０…第１乃至第５のインバータ、４
０…検出増幅手段、５０…差動検出増幅器、７１…イコ
ライザー部、８０…バッファ手段、８１…第１のクロッ
ク同期ステージ、８３…インバータ・ステージ、８５…
クロック同期フィードバック・ステージ。
４、２６、２８、３０…第１乃至第５のインバータ、４
０…検出増幅手段、５０…差動検出増幅器、７１…イコ
ライザー部、８０…バッファ手段、８１…第１のクロッ
ク同期ステージ、８３…インバータ・ステージ、８５…
クロック同期フィードバック・ステージ。
Claims (22)
- 【請求項１】 ＧＴＬ信号を取り込み、このＧＴＬ信号
をＣＭＯＳレベル信号に変換するための同期回路であっ
て、 前記ＧＴＬ信号、基準信号、およびクロック信号を取り
込み、これらの信号に応答して、第１の信号を発生する
ための検出増幅手段と、 複数のクロック同期ステージを有し、前記クロック信号
と前記第１の信号とを取り込み、前記ＣＭＯＳレベル信
号を発生するためのバッファ手段と、 前記クロック信号を発生し、前記クロック信号を前記検
出増幅手段とバッファ手段とに供給するための手段とを
具備することを特徴とする同期回路。 - 【請求項２】 前記バッファ手段は、複数で奇数のクロ
ック同期インバータから成る請求項１記載の同期回路。 - 【請求項３】 前記検出増幅手段は、前記ＧＴＬ信号を
取り込み、前記第１の信号を発生させるための差動増幅
手段と、 前記クロック信号に応答して駆動され、前記差動検出増
幅手段を電源に接続するためのスイッチ手段とを有する
ことを特徴とする請求項１記載の同期回路。 - 【請求項４】 前記スイッチ手段は、前記クロック信号
を取り込むためのゲートを有するＰＭＯＳトランジスタ
であることを特徴とする請求項３記載の同期回路。 - 【請求項５】 前記発生手段は、複数のクロック信号を
発生することを特徴とする請求項４記載の同期回路。 - 【請求項６】 前記発生手段は、直列に接続された複数
のインバータから成り、各インバータはクロック信号を
発生することを特徴とする請求項５記載の同期回路。 - 【請求項７】 前記複数のクロック信号の１つに応答し
て駆動され、前記差動増幅手段を接地に接続するための
第２のスイッチ手段をさらに含むことを特徴とする請求
項６記載の同期回路。 - 【請求項８】 前記第２のスイッチ手段は、前記１つの
クロック信号を取り込むためのゲートを有するＮＭＯＳ
トランジスタであることを特徴とする請求項７記載の同
期回路。 - 【請求項９】 ＧＴＬ信号をＣＭＯＳレベル信号に変換
するレベル変換方法であって、 クロック信号を発生するステップと、 電源と検出増幅器手段との間に挿入され、前記クロック
信号に応答して、前記検出増幅器手段を前記電源に接続
するスイッチ手段に、前記クロック信号を供給するステ
ップと、 前記クロック信号により駆動されたとき、前記検出増幅
器手段により差動的に前記ＧＴＬ信号を検出して第１の
信号を発生するステップと、 複数のクロック同期ステージを介して、前記第１の信号
をバッファするステップとから成ることを特徴とするレ
ベル変換方法。 - 【請求項１０】 前記バッファするステップは、最後の
クロック同期ステージの出力が一番最初のクロック同期
ステージに接続されている奇数個のクロック同期ステー
ジを介して、前記第１の信号をバッファすることを特徴
とする請求項９記載のレベル変換方法。 - 【請求項１１】 前記発生するステップは、複数のクロ
ック信号を発生することを特徴とする請求項９記載のレ
ベル変換方法。 - 【請求項１２】 前記複数のクロック信号の１つは、前
記スイッチ手段に供給されることを特徴とする請求項１
１記載のレベル変換方法。 - 【請求項１３】 前記スイッチ手段は、ＰＭＯＳトラン
ジスタであることを特徴とする請求項１２記載のレベル
変換方法。 - 【請求項１４】 前記検出増幅器手段と接地との間に挿
入され、前記検出増幅器手段を前記接地に接続する第２
のスイッチ手段に、前記複数のクロック信号のうち別の
１つを供給するステップをさらに含むことを特徴とする
請求項１３記載のレベル変換方法。 - 【請求項１５】 ＧＴＬ信号を取り込み、このＧＴＬ信
号をＣＭＯＳレベル信号に変換するための同期回路であ
って、 前記ＧＴＬ信号、基準信号、及びクロック信号を取り込
み、これらの信号に応答して、第１の信号を発生するた
めの検出増幅手段と、 前記クロック信号と前記第１の信号とを取り込み、前記
ＣＭＯＳレベル信号を発生するためのバッファ手段であ
って、前記クロック信号の変化時、前記ＣＭＯＳレベル
信号を維持するための手段をさらに含むバッファ手段
と、 前記クロック信号を発生し、前記クロック信号を前記検
出増幅手段とバッファ手段とに供給するための手段とを
具備することを特徴とする同期回路。 - 【請求項１６】 前記バッファ手段は、複数のクロック
同期インバータから成ることを特徴とする請求項１５記
載の同期回路。 - 【請求項１７】 前記検出増幅手段は、 前記ＧＴＬ信号を取り込み、前記第１の信号を発生させ
るための差動増幅手段と、 前記クロック信号に応答して駆動され、前記差動増幅手
段を電力源に接続するためのスイッチ手段とを有するこ
とを特徴とする請求項１５記載の同期回路。 - 【請求項１８】 前記スイッチ手段は、前記クロック信
号を取り込むためのゲートを有するＰＭＯＳトランジス
タであることを特徴とする請求項１７記載の同期回路。 - 【請求項１９】 前記発生手段は、複数のクロック信号
を発生することを特徴とする請求項１８記載の同期回
路。 - 【請求項２０】 前記発生手段は、直列に接続された複
数のインバータから成り、各インバータはクロック信号
を発生することを特徴とする請求項１９記載の同期回
路。 - 【請求項２１】 前記複数のクロック信号の１つに応答
して駆動でき、前記差動増幅手段を接地に接続するため
の第２のスイッチ手段をさらに含むことを特徴とする請
求項２０記載の同期回路。 - 【請求項２２】 前記第２のスイッチ手段は、前記１つ
のクロック信号を取り込むためのゲートを有するＮＭＯ
Ｓトランジスタであることを特徴とする請求項２１記載
の同期回路。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US172023 | 1993-12-21 | ||
| US08/172,023 US5406143A (en) | 1993-12-21 | 1993-12-21 | GTL to CMOS level signal converter, method and apparatus |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH07273637A true JPH07273637A (ja) | 1995-10-20 |
Family
ID=22626051
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6318721A Pending JPH07273637A (ja) | 1993-12-21 | 1994-12-21 | 同期回路とそれを用いたレベル変換方法 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5406143A (ja) |
| JP (1) | JPH07273637A (ja) |
Families Citing this family (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5485107A (en) * | 1995-01-09 | 1996-01-16 | Unisys Corporation | Backplane driver circuit |
| JP3114649B2 (ja) * | 1997-04-18 | 2000-12-04 | 日本電気株式会社 | ラッチ回路 |
| US6351173B1 (en) * | 2000-08-25 | 2002-02-26 | Texas Instruments Incorporated | Circuit and method for an integrated level shifting latch |
| US8067970B2 (en) * | 2006-03-31 | 2011-11-29 | Masleid Robert P | Multi-write memory circuit with a data input and a clock input |
| US8866556B2 (en) | 2009-02-27 | 2014-10-21 | Analog Bits, Inc. | Phase shift phase locked loop |
| US8742957B2 (en) | 2010-12-15 | 2014-06-03 | Analog Bits, Inc. | Multi-variable multi-wire interconnect |
Family Cites Families (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5023488A (en) * | 1990-03-30 | 1991-06-11 | Xerox Corporation | Drivers and receivers for interfacing VLSI CMOS circuits to transmission lines |
| US5228106A (en) * | 1991-05-30 | 1993-07-13 | Integrated Device Technology, Inc. | Track-and-regenerate amplifiers and memories using such amplifiers |
| US5332934A (en) * | 1993-01-04 | 1994-07-26 | Masashi Hashimoto | Small to full swing conversion circuit |
| US5347177A (en) * | 1993-01-14 | 1994-09-13 | Lipp Robert J | System for interconnecting VLSI circuits with transmission line characteristics |
| US5311083A (en) * | 1993-01-25 | 1994-05-10 | Standard Microsystems Corporation | Very low voltage inter-chip CMOS logic signaling for large numbers of high-speed output lines each associated with large capacitive loads |
| US5323360A (en) * | 1993-05-03 | 1994-06-21 | Motorola Inc. | Localized ATD summation for a memory |
-
1993
- 1993-12-21 US US08/172,023 patent/US5406143A/en not_active Expired - Lifetime
-
1994
- 1994-12-21 JP JP6318721A patent/JPH07273637A/ja active Pending
Also Published As
| Publication number | Publication date |
|---|---|
| US5406143A (en) | 1995-04-11 |
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