JP4036983B2 - データ伝送装置 - Google Patents
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Description
【発明の属する技術分野】
本発明は、データ伝送に関し、詳しくは、クロック速度を増加させることなくデータの伝送効率を増大させるデータ伝送装置に関する。
【0002】
【従来の技術】
一般なデータ伝送方式においては、データのレベルを0(low)〜5(high)に設定して一度にローデータとハイデータの2進データを伝送するようにしている。通常、コンピューターの動作速度を決定するのはクロック信号である。この理由により、コンピューター設計者は一層速いクロック信号を求めてコンピューターの動作速度を向上させるための努力を注いでいる。同理由により、CMOSトランジスタのロジックはデータプロセッシングシステムの製造に係る重要な技術になっている。
【0003】
この種のCMOSトランジスタは低い電力損失を提供するが、更に効率よく動作させるためには低いバイアスレベルが要求される。これに対して、バイポーラトランジスタはCMOSトランジスタより多く電力を消費する。そして、CMOSトランジスタが電圧に依存する反面、バイポーラトランジスタはドライブ回路から印加される電流に依存する。一般に、CMOSトランジスタの動作は素子をターンオンさせるための電圧、つまりしきい電圧に依存する。このようなしきい電圧は通常、CMOSからのクロックのスイング(swing)電圧により決定される。このようなスイング電圧はどれほど速く一クロック信号から次クロック信号に変換できるのかを決定するものであり、クロック信号の低レベルから高レベルに変換する上昇時間により決定される。フル(full)スイング電圧信号はロー電圧スイング信号よりも電力を多く消費する。更に、フルスイング電圧信号はノイズを誘発し、このノイズは電圧スイングの程度に比例する。更に、フルスイング電圧はクロックパルスの幅の歪曲を招く。このため、低電圧レベルでより一層高い周波数を提供するクロック発生回路が要求されている。
【0004】
以下、添付図面を参照して従来のデータ伝送装置を説明する。
図1は従来技術のCMOSトランジスタの回路的構成図である。
図1に示すように、入力電圧(Vin)がVtp+VDD(Vtp<0)より大きい場合にはPMOSトランジスタ(PM)はオフ状態になり、NMOSトランジスタ(NM)は飽和(saturation)状態になる。ここで、VtpはPMOSトランジスタ(PM)のしきい電圧を意味する。よって、NMOSトランジスタのみがターンオンされ、出力(output)は接地電圧(VSS)となる。そして、入力電圧(Vin)がしきい電圧(VT )より小さい場合にはNMOSトランジスタはオフ状態になり、PMOSトランジスタは飽和状態になる。これにより、PMOSトランジスタのみがターンオンされ、出力は電源電圧(VDD)となる。一方、入力電圧(Vin)がNMOSトランジスタのしきい電圧(Vtn)より大きく且つVtp+VDDより小さい場合にはPMOS及びNMOSトランジスタが全て不飽和(nonsaturation)状態になり、同じ電流が流れる地点で電圧が決定される。
【0005】
結果的に、入力電圧がハイレベルであれば出力はローレベルとなり、入力電圧がローレベルであれば出力がハイレベルとなるため、2進データの伝送が可能になる。
【0006】
図2は従来技術の他の実施形態であり、これは米国特許第5、539、333号に開示されているLVDS(Low Voltage Differential clock Signal) の回路図である。
【0007】
図2はドライバ(driver)回路とレシーバ(receiver)回路との間のインタコネクション(interconnection) を説明するための図である。
ドライバ回路は、ディファレンシァルクロック信号であるIN1とIN2を入力した後、これをレシーバ回路へ伝送するための適当な信号に処理する。すなわち、ドライバ回路は、ディファレンシァルクロック信号(IN1、IN2)を入力し、データプロセッシングシステム内の別の回路が使用可能となるようにディファレンシァルクロック信号を低電圧ディファレンシァル信号に変換した後、出力端(OUT1、OUT2)を経てレシーバ回路へ伝送する。ここで、ドライバ回路及びレシーバ回路は全てCMOS技術にて具現する。
【0008】
レシーバ回路の抵抗(RT )はドライバ回路とレシーバ回路との間の伝送ライン2のキャパシタンスとインダクタンスをマッチング(matching)させるためのものである。レシーバ回路は、ドライバ回路から変換されて出力される低電圧ディファレンシァル信号を入力し、別の回路(図示せず)で使用可能な多種の周波数に変換する。
【0009】
このような従来のデータ伝送装置は、データ伝送時に伝送ライン2間の電圧差が大きい場合、RC時定数により遅延時間(delay time)が発生して、2つの電圧の差を利用して差動増幅器により電圧が復元される。
【0010】
図3は図2に係る2つの伝送データの波形図であり、1.1Vを基準として約1V程度の差を有する信号を送ることが判る。
一方、図4はこのデータ伝送装置を液晶表示装置に適用した一実施形態を示す図である。
【0011】
同図に示すように、液晶表示装置は、大きくLCDパネル41と、LCDパネル41の周辺に構成されたソースドライバ43及びゲートドライバ45とから構成される。そして、液晶表示装置は、ソースドライバ43及びゲートドライバ45を制御するコントローラ47をも含む。
【0012】
コントローラ47はゲートドライバ45へコントロール信号を伝送し、ソースドライバ43にはコントロール信号と、各々の映像信号(R、G、B)当たり6ビット乃至8ビットのデータを伝送する。すなわち、各映像信号が6ビットの場合には全部で18ビットがソースドライバ43へ出力され、8ビットの場合には全部で24ビットが出力される。
【0013】
一般に、コントローラ47からソースドライバ43へR、G、Bデータが伝送されるが、解像度が高くなればなるほど、一度に2チャネルずつR、G、Bデータを伝送する場合が発生する。一度に2チャネルずつR、G、Bデータを伝送すると、コントローラ47からソースドライバ43へデータを伝送するために必要な伝送ラインの数は最小36ラインから最大48ラインになる。
【0014】
【発明が解決しようとする課題】
しかし、上記のような従来のデータ伝送装置は以下の問題点があった。
(1) CMOSを使用してデータの伝送速度を高めると、データ伝送による電力消費の増加及びEMI(Electro Magnetic Interface)の増加をもたらす。このため、CMOSの処理速度によりデータの伝送速度を高めるには限界があった。
【0015】
(2) LVDSを用いる場合は、データ伝送のために2本の伝送ラインを使用し、データの伝送効率を高めるためには一般的なCMOSの動作クロック速度よりも速く動作しなければならない。更に、既存の他のCMOSインタフェースとの互換性を有していない。このため、速く動作する信号を受信するためには内部的に速く動作するクロック信号生成するための付加的なPLL(Phase Lock Loop)が必要であり、回路構成が複雑となる。
【0016】
(3) LCDに適用する場合に伝送ラインの数が増加し、多数の伝送ラインにより信号の歪曲が発生することがある。
本発明は上記の問題点を解決するためになされたものであり、その目的とするところは、データの伝送効率を大幅に向上させるに適したデータ伝送装置を提供することにある。
【0017】
【課題を解決するための手段】
上記の目的を達成するために請求項1に記載のデータ伝送装置は、第1の2進データを3進データに変換するデコーダ部と、前記デコーダ部に連結されて、前記3進データに対応するロジックレベルとして電源電圧、接地電圧、および電源電圧と接地電圧との中間電圧を生成する3ロジックデータ生成部と、第1及び第2インバータからなり、前記3ロジックデータ生成部から出力される電圧を3ロジックデータとして入力し、第2の2進データ組を生成するデータ検出部であって、前記各インバータを構成するPMOS及びNMOSトランジスタのサイズの比が互いに異なる、前記データ検出部と、前記データ検出部からの前記第2の2進データ組を前記第1の2進データに復元するエンコーダ部であって、前記データ検出部から出力される前記第2の2進データ組を反転させるインバータ部と、前記データ検出部の出力及び前記インバータ部の出力を選択的に組み合わせて複数の出力を生成するとともに、前記複数の出力のうちの一つを利用して前記3ロジックデータの伝送状態を検出するデータ変換部と、前記データ変換部の前記複数の出力を選択的に組み合わせて前記第1の2進データを出力するデータ出力部とを含むエンコーダ部とを備えることを要旨とする。
【0018】
請求項2に記載の発明は、請求項1記載のデータ伝送装置において、前記3ロジックデータ生成部は、ソースが電源電圧端に連結され、前記電源電圧によって導通制御されるPMOSトランジスタ(PM1)と、ソースが中間電圧端に連結され、ドレインが前記PMOSトランジスタ(PM1)のドレインに共通接続され、前記中間電圧によって導通制御されるNMOSトランジスタ(NM1)と、ドレインが接地電圧端に連結され、ソースが前記PMOSトランジスタ(PM1)のドレインに共通接続され、前記接地電圧によって導通制御されるNMOSトランジスタ(NM2)とを備えることを要旨とする。
【0019】
請求項3に記載の発明は、請求項1記載のデータ伝送装置において、前記エンコーダ部は、前記3ロジックデータ検出部からの前記第2の2進データ組を入力し、該第2の2進データ組に基づいて3ロジックデータの伝送状態を検出するステート端子を有することを要旨とする。
【0020】
【発明の実施の形態】
以下、本発明のデータ伝送装置を添付図面に基づき説明する。
まず、本発明はデータのレベルを3つにして伝送効率を向上するようにしており、3つの2進データを表現可能な組み合わせの数は8、2つの3進データが表現可能な組み合わせの数は9なので、3つの2進データを2つの3進データに変換することが可能である(図10参照)。すなわち、2進データを3ロジックデータに変更することにより、データの伝送効率をほぼ50%位アップさせることができる。
【0021】
データを変換するためには、3つの2進データが有し得る組み合わせの数は8、且つ2つの3進データが有し得る組み合わせの数が9なので、これら間には順に従って組合せをした際9個の組合せが作られる(この際、手順が非順次の場合には9 C8 =9!=362,880個である)
図5は本発明のデータ伝送装置の構成ブロック図である。データ伝送装置は、デコーダ部51、3ロジックデータ生成部53、3ロジックデータ検出部55及びエンコーダ部57を備える。デコーダ部51は、3つの2進データ(A、B、C)を入力して出力データt1L、t1C、t1H、t2L、t2C、t2Hを生成する。3ロジックデータ生成部53は、デコーダ部51からの出力データを入力し、3ロジックデータを生成する。3ロジックデータ検出部55は、3ロジックデータを検出して出力データOUTt1、OUTt2を出力する。エンコーダ部57は、3ロジックデータ検出部55からの出力データを入力し、本来の2進データに変換する。
【0022】
3ロジックデータ生成部53は、図6に示すように、電源電圧(VDD)の伝送のためのPMOS(PM1)と、VDD/2の伝送のためのNMOS(NM1)と、接地電圧(VSS)の伝送のためのNMOS(NM2)とから構成される。
【0023】
まず、接地電圧を出力するためにはPMOSトランジスタ(PM1)とNMOSトランジスタ(NM1)がオフ状態となうように、PMOSトランジスタ(PM1)のゲート入力信号とNMOSトランジスタ(NM1)のゲート入力信号はそれぞれハイ(H)、ロー(L)に設定される。そして、NMOSトランジスタ(NM2)は飽和状態(saturation)であり且つ接地電圧を出力端に送るように、そのゲート入力信号はロー(L)に設定される。同様にして、VDD/2の電圧を出力するためにはNMOS(NM1)のみが飽和状態となり、残りのPMOS(PM1)及びNMOS(NM2)はオフ状態となるように、それぞれのゲート入力信号はH、H、Lに設定される。又、VDDの電圧を出力するためにはPMOSのみが飽和状態となり、残りのNMOS(NM1、NM2)はオフ状態となるように、各ゲート入力信号はL、L、Lに設定される。
【0024】
このように、3ロジックデータ生成部53が3ロジックデータに変換して出力すると3ロジックデータ検出部55はOUTt1、OUTt2に出力する。3ロジックデータ検出部55の構成は次の通りである。
【0025】
図7は本発明のデータ伝送装置の3ロジックデータ検出部55の回路図である。同図に示すように、本発明に係る3ロジックデータ検出部55は2つのインバータ(INT1、INT2)から構成されるが、各インバータを構成しているPMOS及びNMOSのサイズの比を互いに異なるように設計されている。
【0026】
もし、2つのインバータ(INT1、INT2)のうち、PMOSトランジスタがNMOSトランジスタより大きなインバータである場合には、入力電圧が2.5Vより小さい電圧の時に出力が変わり、NMOSトランジスタがPMOSトランジスタより大きな場合には2.5Vより大きい電圧の時に出力値が変わるようになる。例えば、入力が0〜1V程度の場合には2つのインバータ(INT1、INT2)の出力は共にハイ(H)であり、入力が2〜3V程度の場合にはPMOSトランジスタがNMOSトランジスタより大きなインバータ(INT1)はロー(L)を、且つNMOSトランジスタがPMOSトランジスタより大きなインバータ(INT2)はハイ(H)を出力する。又、入力が4〜5V程度の場合には2つのインバータ(INT1、INT2)の出力は共にロー(L)である。結果的に、入力値の状態に基づいて3つの状態を検出することが可能である。このように、入力状態に基づく出力値を図8のテーブル図に示した。
【0027】
一方、図9は本発明に係るデコーダ部51の回路図であり、図10のテーブルに従って3ロジックデータ生成部53に出力データを出力する。
本発明のデコーダ部51は、図9に示すように、入力端(inA、inB、inC)に分岐接続され、入力信号を反転させるインバータ(INT3、INT4、INT5)と、入力信号及びインバータの出力信号を選択的に組合せて入力信号のレベルを変換するレベル変換部51aと、レベル変換部51aの出力を選択的に組合せて、変換データを3ロジックデータ生成部53へ出力するレベル出力部51bとから構成される。
【0028】
レベル変換部51aは8つの論理ゲートから構成される。8つの論理ゲートは3つの入力信号の組み合わせに対応している。
8つの論理ゲートのうち第1論理ゲートには3つの入力信号(A、B、C)が入力され、第2論理ゲートにはA、B信号、Cの反転信号が入力される。第3論理ゲートにはA、C信号、Bの反転信号が入力され、第4論理ゲートにはA信号、B、Cの反転信号が入力される。第5論理ゲートにはAの反転信号、B、C信号が入力され、第6論理ゲートにはA、Cの反転信号、B信号が入力される。第7論理ゲートにはA、Bの反転信号、C信号が入力され、第8論理ゲートにはA、B、Cの反転信号が入力される。
【0029】
レベル出力部51bは6つの論理ゲートから構成される。第1論理ゲート(NAND9)にはレベル変換部51aの第6、第7、第8論理ゲートの出力信号が入力され、第2論理ゲート(NAND10)にはレベル変換部51aの第3、第4、第5論理ゲートの出力信号が入力される。第3論理ゲート(NAND11)には第1、第2論理ゲートの出力信号が入力され、第4論理ゲート(NAND12)には第2、第5、第8論理ゲートの出力信号が入力される。第5論理ゲート(NAND13)には第1、第4、第7論理ゲートの出力信号が入力され、第6論理ゲート(NAND14)には第3、第6論理ゲートの出力信号が入力される。
【0030】
第1、第4論理ゲート(NAND9、NAND12)はローレベルの信号t1L、t2Lを出力し、第2、第5論理ゲート(NAND10、NAND13)は中間レベルの信号t1C、t2Cを出力する。そして、第3、第6論理ゲート(NAND11、NAND14)はハイレベルの信号t1H、t2Hを出力する。又、第3、第6論理ゲート(NAND11、NAND14)の出力端にはインバータ(INT6、INT7)がそれぞれ接続される。
【0031】
このようにして構成されるデコーダ部51は、3つの2進データを入力し、次段の3ロジック生成部で3ロジックデータを形成できるようにその3つの2進データを変換して出力する。3ロジックデータ生成部53は、デコーダ部51から出力される出力データt1L、t1C、t1H、t2L、t2C、t2Hを入力し、3ロジックデータ(H、C、L)を生成して次段の3ロジックデータ検出部55へ出力する。3ロジックデータ検出部55は、3ロジックデータ生成部53から出力される3ロジックデータ(H、C、L)を図8に示すようなテーブルに従って2進データ組(t11、t12、t21、t22)を生成し、次段のエンコーダ部57に出力する。
【0032】
エンコーダ部57の構成を図11に示す。
図11に示すように、本発明のエンコーダ部57は、3ロジックデータ検出部55から出力される2進データ組を反転させるインバータ部57aと、3ロジックデータ検出部55の出力及びインバータ部57aの出力を選択的に組合せて出力するデータ変換部57bと、データ変換部57bの出力を選択的に組合せて2進データを出力するデータ出力部57cとから構成される。
【0033】
図11に示したステート(state) 端子は、3ロジックデータ検出部55の出力が全て「0」である場合に、伝送エラーと判定してエラーを検出する部分である。すなわち、3ロジックデータ検出部55の出力が全て「0」である場合は、3ロジックデータ生成部53から伝送されてきたデータがHHなので、ステート端子からエラー検出信号が出力される。このように、エンコーダ部57は、3ロジックデータ生成部53から2進データ(L又はH)が出力された場合に2進データ(H又はL)を出力する。結果的に、エンコーダ部57は2進データと3ロジックデータ検出部55からの3ロジックデータとを全部入力可能なので、既存回路との互換性を高め得る。
【0034】
上述した本発明のデータ伝送装置を適用した一実施形態を添付図面に基づき説明する。
図12は本発明のデータ伝送装置を用いた液晶表示装置の構成図である。
【0035】
図12の構成は、図4の構成と比較してコントローラ47からソースドライバ43にデータを伝送するための伝送ラインの数が著しく減少されている。本発明のデータ伝送装置によれば、ラインの数が1/3程度減少されているので、一度に2つのチャネルずつR、G、Bデータを伝送する場合であっても、最小24ラインから最大32ラインのみが必要になる。
【0036】
同図に示すように、本発明のデータ伝送装置を用いた液晶表示装置によって、コントローラ47からソースドライバ43へデータを伝送するためのデータ伝送ラインの数が、従来に比べて1/3程度減少している。この伝送ラインの数が減少することにより、コントローラ47のピン数及びソースドライバ43の入力ピン数を減少することができる。
【0037】
【発明の効果】
請求項1、2の発明によれば、2進データを電源電圧レベル、接地電圧レベル、又は電源電圧と接地電圧との中間レベルを有する3ロジックデータに変換することにより、データ伝送時に必要となる伝送ライン数を減少することができ、よって、データの伝送効率がアップする。
【0038】
請求項3の発明によれば、エンコーダ部にステートピンを構成してデータの伝送状態を検出することにより、データ伝送によるエラーの可否を判断することができる。
【図面の簡単な説明】
【図1】一般的なCMOSトランジスタの回路図。
【図2】従来技術のLVDS(Low Voltage Differential clock Signal)の回路図。
【図3】図2のLVDSにおける伝送データの波形図。
【図4】従来技術を液晶表示装置に適用した一実施形態を説明するための構成図。
【図5】本発明の一実施形態のデータ伝送装置のブロック図。
【図6】図6のデータ伝送装置の3ロジックデータ生成部の構成図。
【図7】図6のデータ伝送装置の3ロジックデータ検出部の構成図。
【図8】図6の3ロジックデータ検出部の論理表。
【図9】図6のデータ伝送装置のデコーダ部の回路的構成図。
【図10】図6の3ロジックデータ生成部の論理表。
【図11】図6のデータ伝送装置のエンコーダ部の回路的構成図。
【図12】本発明のデータ伝送装置を適用した一実施形態の液晶表示装置のブロック図。
【符号の説明】
51…デコーダ部
53…3ロジックデータ生成部
55…3ロジックデータ検出部
57…エンコーダ部
Claims (3)
- 第1の2進データを3進データに変換するデコーダ部と、
前記デコーダ部に連結されて、前記3進データに対応するロジックレベルとして電源電圧、接地電圧、および電源電圧と接地電圧との中間電圧を生成する3ロジックデータ生成部と、
第1及び第2インバータからなり、前記3ロジックデータ生成部から出力される電圧を3ロジックデータとして入力し、第2の2進データ組を生成するデータ検出部であって、前記各インバータを構成するPMOS及びNMOSトランジスタのサイズの比が互いに異なる、前記データ検出部と、
前記データ検出部からの前記第2の2進データ組を前記第1の2進データに復元するエンコーダ部であって、
前記データ検出部から出力される前記第2の2進データ組を反転させるインバータ部と、
前記データ検出部の出力及び前記インバータ部の出力を選択的に組み合わせて複数の出力を生成するとともに、前記複数の出力のうちの一つを利用して前記3ロジックデータの伝送状態を検出するデータ変換部と、
前記データ変換部の前記複数の出力を選択的に組み合わせて前記第1の2進データを出力するデータ出力部とを含むエンコーダ部と
を備えることを特徴とするデータ伝送装置。 - 前記3ロジックデータ生成部は、
ソースが電源電圧端に連結され、前記電源電圧によって導通制御されるPMOSトランジスタ(PM1)と、
ソースが中間電圧端に連結され、ドレインが前記PMOSトランジスタ(PM1)のドレインに共通接続され、前記中間電圧によって導通制御されるNMOSトランジスタ(NM1)と、
ドレインが接地電圧端に連結され、ソースが前記PMOSトランジスタ(PM1)のドレインに共通接続され、前記接地電圧によって導通制御されるNMOSトランジスタ(NM2)と、
を備えることを特徴とする請求項1記載のデータ伝送装置。 - 前記エンコーダ部は、前記3ロジックデータ検出部からの前記第2の2進データ組を入力し、該第2の2進データ組に基づいて3ロジックデータの伝送状態を検出するステート端子を有することを特徴とする請求項1記載のデータ伝送装置。
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