KR101095812B1 - 데이터 전송 시스템 - Google Patents

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데쯔오 아시자와
히데오 아끼요시
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후지쯔 세미컨덕터 가부시키가이샤
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Abstract

전송할 데이터의 비트수가 증대하여도, 데이터 전송에 요하는 소비 전력을 삭감하는 것을 목적으로 하고, n개의 신호선 상의 데이터의 송신측과 수신측 사이에 2n개의 데이터 전송용 신호선을 구비하고, 송신측에, n개의 신호선으로부터의 전송 데이터의 입력에 대응하여 2n개 중의 1개의 신호선만에 저전위, 다른 신호선에 고전위의 신호를 출력하는 인코더를 구비하고, 수신측에, 2n개의 신호선으로부터의 입력에 대응하여 전술한 전송 데이터와 동일한 데이터를 n개의 신호선에 출력하는 디코더를 구비한다.
인코더, 디코더, NAND 게이트, 장거리 배선, 셀, 센스 앰프

Description

데이터 전송 시스템{DATA TRANSFER SYSTEM}
본 발명은 데이터 전송 시스템에 관한 것이다.
퍼스널 컴퓨터나 정보 처리 장치 등의 전자 기기에서 소비 전력의 삭감은 항상 중요한 문제이다. 일반적으로, 이와 같은 전자 기기에서 이용되고 있는 반도체 집적 회로(LSI)에서, 예를 들면 LSI와 LSI 외부 사이의 비교적 장거리의 배선에서의 데이터 전송에 수반하는 소비 전력이 크다. 예를 들면 CMOS 방식의 LSI에서는 출력 신호의 값이 변화하는 순간에 큰 전력이 소비된다.
도 1은, 2비트 데이터의 전송 방식의 종래예의 설명도이다. 이 종래예에서는, 2비트의 신호 A[0], 및 A[1]을 전송하기 위해 2개의 장거리 배선이 이용되고, 예를 들면 인버터(1000, 1001)를 통하여 출력되는 송신 데이터는 장거리 배선(101)에 의해 전송되고, 수신측에서 인버터(1020, 1021)를 통하여 2비트 데이터 C[0], 및 C[1]로서 출력된다. 이와 같은 종래 방식에서는, 데이터의 비트수가 커질수록, 즉 데이터 버스 폭이 증대할수록, 데이터 전송에 필요한 소비 전력이 증대한다고 하는 문제점이 있었다.
이와 같은 신호 전달에 필요한 소비 전력을 삭감하는 종래 기술로서의 특허 문헌 1에서는, 전송할 데이터의 시간적 변화가 작아지도록, 전송 대상으로 되는 원 데이터의 극성의 반전/비반전을 행하고, 그 결과에 반전의 유무를 나타내는 극성 지시 데이터를 덧붙여 수신측에 전송함으로써, 소비 전력을 삭감하는 신호 전달 장치가 개시되어 있다.
특허 문헌 1 : 일본 특허 공개 평8-314589호 「신호 전달 장치」
<발명의 개시>
본 발명의 목적은, 전술한 문제점을 감안하여, 전송할 데이터의 비트수, 즉 데이터의 버스 폭이 증대하여도, 데이터 전송에 요하는 소비 전력을 억제하여, 전자 기기에서의 소비 전력을 삭감하는 것이다.
본 발명은, 데이터 전송 시스템으로서, n개의 송신 신호선을 갖는 송신측과 n개의 수신 신호선을 갖는 수신측 사이에, 2n개의 데이터 전송용 신호선을 구비하고, n비트의 송신 데이터를 상기 데이터 전송용 신호선으로 전송하는 것을 특징으로 한다. 또한, 2개를 1조로 하고, n조의 신호에 대응하는 2n개의 신호선 상의 펄스 신호 송신하는 송신측과 수신하는 수신측 사이에, 2n개의 데이터 전송용 신호선을 구비하는 것을 특징으로 한다.
이상과 같이 본 발명에서는, 데이터 송신측과 수신측 사이의 2n개의 데이터 전송용 신호선 중에서, 1개의 신호선에 저전위(L), 다른 신호선에 고전위(H)의 신호가 출력된다. 저전위의 신호선 1개의 전위가 고전위로 변화할 때 및 고전위의 신호선 1개의 전위가 저전위로 변화할 때에 전력이 소비된다. 즉, 전위의 변화에 의해 전력이 소비되는 신호선의 개수는, 데이터의 비트수가 증대하여도 전술한 1개분씩으로 완료되고, 특히 비트수가 증대하였을 때의 전력 삭감 효과가 크다.
또한, 펄스 신호를 전송하는 데이터 전송 시스템에서도, 2n개의 데이터 전송용 신호선 중에서 전위가 변화하는 펄스가 전송되는 신호선은 1개이며, 이 펄스의 전위가 변화할 때에 전력이 소비되기 때문에, 전송 데이터의 비트수가 증대하여도 소비 전력을 낮게 억제하는 것이 가능하게 된다.
도 1은 종래의 데이터 전송 방식의 설명도.
도 2A는 제1 실시예에서의 데이터 전송 시스템의 원리 구성 블록도.
도 2B는 제2 실시예에서의 데이터 전송 시스템의 원리 구성 블록도.
도 3은 본 발명의 제1 실시예에서의 2비트 데이터 전송 시스템의 구성 회로도.
도 4는 도 3에서의 인코더 내부의 NAND 게이트에 대한 입출력의 설명도.
도 5는 도 3에서의 디코더 내부의 NAND 게이트에 대한 데이터 입출력의 설명도.
도 6은 도 3의 2비트 데이터 전송 시스템에 대한 진리값 표를 나타내는 도면.
도 7은 제1 실시예에서의 소비 전력 삭감 효과의 설명도.
도 8은 제1 실시예에서의 3비트 데이터 전송 시스템의 구성을 도시하는 회로 도.
도 9는 도 8에서의 송신측의 NAND 게이트에 대한 데이터 입출력의 설명도.
도 10은 도 8에서의 수신측의 NAND 게이트에 대한 데이터 입출력의 설명도.
도 11은 제1 실시예에서의 4비트 데이터 전송 시스템의 구성을 도시하는 회로도.
도 12는 도 11에서의 송신측의 NAND 게이트에 대한 입출력의 설명도.
도 13은 도 11에서의 수신측의 NAND 게이트에 대한 데이터 입출력의 설명도.
도 14는 제2 실시예에서의 펄스 데이터 전송 시스템의 구성을 도시하는 회로도.
도 15는 도 14의 데이터 전송 시스템에서의 진리값 표를 나타내는 도면.
도 16은 제2 실시예에서의 소비 전력 삭감 효과의 설명도.
도 17은 제3 실시예에 대응하는 SRAM의 데이터 읽기 쓰기 회로의 구성도.
도 18은 복수 비트의 SRAM에서의 글로벌 비트선의 설명도.
<발명을 실시하기 위한 최량의 형태>
도 2A, 도 2B는, 본 발명의 데이터 전송 시스템의 원리 구성 블록도이다. 도 2A는 후술하는 제1 실시예, 도 2B는 제2 실시예에서의 데이터 전송 시스템의 원리 구성 블록도이다.
도 2A에서 데이터 전송 시스템은, 송신측에서 전송할 데이터를 n개의 신호선으로부터 입력 신호로서 수취하고, 수신측과의 사이의 2n개의 데이터 전송용 신호선 으로서의 장거리 배선(3)에 출력을 부여하는 인코더(1), 수신측에서 장거리 배선(3)으로부터 입력되는 신호를 수취하고, n개의 신호선에 전송 데이터를 출력하는 디코더(2)를 구비하고 있다.
인코더(1)는, 전송할 데이터의 입력에 대응하여, 2n개의 장거리 배선(3) 중에서, 전송할 데이터에 대응하는 1개의 신호선만에 L, 다른 모든 신호선에 H의 신호를 출력하고, 디코더(2)는 장거리 배선(3)으로부터의 신호의 입력에 대응하여, 송신측에서의 송신 데이터와 동일한 데이터를 n개의 신호선에 출력한다.
도 2B에서 2개를 1조로 하고, n조의 신호에 대응하는 2n개의 신호선 상의 펄스 데이터 신호가 전송되지만, 송신측과 수신측 사이에 2n개의 데이터 전송용 신호선으로서의 장거리 배선(8)이 구비된다. 여기서 2개 1조의 신호선은 상보적(차동적) 펄스 데이터에 대한 신호선이다.
데이터의 송신측에는, 전송될 펄스로서 상보적인 2개의 신호선을 1조로서, 각각의 n조의 신호선 2개 중 어느 쪽인지 1개의 신호선에 플러스 펄스가 주어졌을 때, 2n개의 데이터 전송용 신호선 중에서, 이 플러스 펄스가 주어진 n개의 신호선에 대응하는 1개만의 데이터 전송용 신호선에, 플러스 펄스의 펄스 폭에 대응하여 전위가 고전위로부터 저전위로 변화하는 펄스를 출력하는 인코더(6)가 구비되고, 또한 데이터 수신측에 2n개의 신호선으로부터의 신호의 입력에 대응하여, 2n개의 출력 신호선 중에서 송신측에서 플러스 펄스가 주어진 각각의 신호선에 대응하는 각 신 호선에 플러스 펄스를 출력하는 디코더(7)가 구비된다.
도 3은, 본 발명의 제1 실시예에서의 2비트 데이터 전송 시스템의 구성 회로도이다. 제1 실시예에서는, 후술하는 제2 실시예에서 송신측으로부터 수신측에 펄스 데이터를 보내는 것에 대해, "1", 즉 H, 또는 "0", 즉 L의 직류적인 값을 갖는 복수의 비트의 데이터를 송신측으로부터 수신측에 보내는 것으로 한다. 또한 본 발명에서는, n개의 신호선 상의 데이터가 2n개의 데이터 전송용 신호선, 예를 들면 장거리 배선을 이용하여 수신측에 보내어지고, 원리적으로는 1개의 신호선, 즉 1비트의 데이터를 2개의 데이터 전송용 신호선을 이용하여 전송하는 것도 가능하지만, 실용적인 관점으로부터 2비트 이상의 신호를 보내는 것으로서 제1 실시예에 대해서 설명한다.
도 3에서 송신측의 인코더(10)에 대해 2비트의 데이터 A[0], A[1]가 주어지고, 인코더(10)로부터는 4비트의 데이터에 대응하는 B[0]부터 B[3]까지의 데이터가 출력되고, 이 데이터가 장거리 배선(12)을 통하여 수신측에 보내어진다.
수신측의 디코더(11)에 대해서는, 장거리 배선(12)으로부터의 데이터로서 B[0]부터 B[3]까지의 데이터가 주어지고, 디코더(11)로부터는 송신측으로부터 보내어지는 데이터 A[0]와 동일한 값을 갖는 C[0]와, A[1]와 동일한 값을 갖는 C[1] 외에, 이들의 각각의 반전 신호 Cx[0], Cx[1]가 출력되는 것으로 한다. 또한 여기서 이들 반전 신호의 출력은 반드시 필요하지 않지만, 수신측에서 차동 신호를 필요로 하는 경우에 유효하다.
도 4는, 도 3에서의 인코더(10)를 구성하는 2개의 인버터(150, 151), 및 4개의 NAND 게이트(160 내지 163) 중에서 4개의 NAND 게이트에 대한 입력 신호와 출력 신호 사이의 관계를 나타낸다. 우선 2개의 인버터(150, 151)로부터 각각 출력 신호 Ax[0]와 Ax[1]가 출력되고, 이들 반전 신호는 필요에 따라서 4개의 NAND 게이트(160)부터 NAND 게이트(163)까지에 대해 주어진다.
도 4의 제1행은 NAND 게이트(16)에 대한 입력 신호와 출력 신호와의 관계를 나타내고, 입력 신호로서는 Ax[0]와 Ax[1]가 주어지고, 출력 신호로서 B[0]가 출력된다. 제2행 내지 제4행은, 각각 NAND 게이트(161)부터 NAND 게이트(163)까지에 대한 입력 신호와 출력 신호와의 관계를 나타낸다.
도 5는, 도 3의 디코더(11)를 구성하는 4개의 NAND 게이트(170)부터 NAND 게이트(173)까지에 대한 입력 신호와 출력 신호와의 관계를 나타낸다. 제1행은, NAND 게이트(170)에 대한 입력 신호와 출력 신호와의 관계를 나타내고, 입력으로서 B[0]와 B[2]가 주어지고, 출력으로서 Cx[0]가 얻어진다. 제2행 내지 제4행은, 각각 NAND 게이트(171)부터 NAND 게이트(173)까지에 대한 입력 신호와 출력 신호의 관계를 나타낸다.
도 6은, 도 3의 2비트 데이터 전송 시스템에서의 진리값 표이다. 도 6에서 10진수에서 0부터 3까지의 데이터에 대한 입력 신호 2비트 A[0], A[1]의 값과, 인 코더(10)의 출력으로서의 B[0]부터 B[3]까지의 값과, 디코더(11)의 출력 중에서 인코더(10)에의 입력 신호 A[0], A[1]와 그 값이 동등하게 되는 C[0], C[1]의 값이 나타내어져 있다.
도 6에서 장거리 배선(12)에 의해 전송되는 데이터 B[0]부터 B[3]까지의 데이터를 보면, 10진수의 0으로부터 3의 각각에 대해, 4개의 값 B[0]부터 B[3]까지의 값 중에서 1개만이 "0"이며, 그 밖의 3개가 모두 "1"이라고 하는 특징이 있다. 그리고 인코더(10)에의 입력 2비트의 값이 1비트라도 변화하면, 이 1개만의 값, 예를 들면 도 6에서 10진수 0에 대응하는 4개의 값 중 B[0]의 "0"의 값이 반드시 "1"로 변화하고, 나머지의 3개의 값, 즉 모두 "1"이었던 값, 여기서는 B[1]부터 B[3]까지의 어느 하나가 "0"으로 변화한다고 하는 특징이 있다.
도 7은, 제1 실시예에서의 소비 전력 삭감 효과의 설명도이다. 도 7은 n비트의 데이터를 종래와 같이 n개의 신호선을 사용하여 전송하는 대신에, 2n개의 신호선을 사용하여 전송하는 제1 실시예에서의 소비 전력 삭감 효과의 설명도이며, 예를 들면 2비트의 데이터를 전송하기 위한 신호선의 개수는 4개이며, 6비트의 데이터를 전송하기 위해 필요한 신호선의 개수는 64개이다.
도 7에 관련하여, 우선 종래에서의 소비 전력에 대해 설명한다. 예를 들면 1비트의 신호 A[0]가 변화하는 경우, A[0]의 값이 "0"인 경우에는 "1"로 변화하고, "1"인 경우에는 "0"으로 변화한다. 이에 덧붙여 변화하지 않는 경우에는 "0"은 "0"인 상태이며, "1"은 "1"인 상태이다. 또한, 동작 시와 비동작 시일 때를 근거 로 한 동작율을 고려하면, 신호 A[0]가 변화하는 확률은 값이 변화하지 않는 경우도 포함하여 0.25로 된다.
따라서 2비트의 데이터에 대해서는, 1비트당의 소비 전력을 0.25로 하면, 2개의 신호선에 대응하여 소비 전력은 0.5로 되고, n비트의 경우에는 0.25×n에 의해 소비 전력이 나타내어진다. 따라서 6비트의 경우에는 1.5에 의해 소비 전력이 나타내어지게 된다.
이에 대해 제1 실시예에 대한 2비트의 경우의 소비 전력에 대해 도 6을 참조하여 설명한다. 도 6에서 설명한 바와 같이 2비트의 데이터 A[0], A[1] 중에서 1비트 이상의 데이터의 변화가 있었을 때에, 장거리 배선의 데이터 B[0]부터 B[3] 중에서 1개의 데이터가 "0"으로부터 "1"로, 1개의 데이터가 "1"로부터 "0"으로 변화한다. 이 때, A[0]와 A[1]가 변화하는 확률, 혹은 반대로 변화하지 않는 확률은 모두 0.5이며, 소비 전력은
(전체의 확률)-(데이터 A의 전체 비트가 변화하지 않는 확률)
에 의해 주어지는 것이라고 생각하면 2비트의 경우에는 다음 식에 의해 주어진다.
소비 전력=1-(0.5)2=0.75
또한 n비트의 데이터에 대해서는 소비 전력은 다음 식에 의해 주어진다.
소비 전력=1-(0.5)n
이와 같이 본 발명에서는 데이터의 비트수 n의 증가에 따라서 소비 전력의 값은 "1"에 근접하는 것이라고 생각된다. 도 7에 도시한 바와 같이 종래 기술에서 는 4비트의 데이터에 대한 소비 전력이 1.0으로 되어 있고, 제1 실시예에서는 4비트 이상의 데이터의 전송에서 소비 전력을 삭감하는 것이 가능하게 된다.
도 8은, 제1 실시예에서의 3비트 데이터 전송 시스템의 구성 회로도이다. 도 8에서 인코더, 디코더는 명시하고 있지 않지만, 송신측의 인코더는 3개의 인버터(250 내지 253), 및 8개의 3입력 NAND 게이트(260 내지 267)에 의해 구성되고, 또한 수신측의 디코더는 6개의 4입력 NAND 게이트(270 내지 275)에 의해 구성된다.
도 9는, 이 인코더측의 8개의 3입력 NAND 게이트(260 내지 267)에 대한 입력 신호와 출력 신호와의 관계의 설명도이다. 도 8에서도 3개의 인버터(250 내지 253)에 의해 각각 입력 신호의 반전 신호 Ax[0], Ax[1], 및 Ax[2]가 출력되고, 필요에 따라서 8개의 3입력 NAND 게이트(260 내지 267)에 대해 공급된다.
도 9의 제1행은, NAND 게이트(26)에 대한 입력 신호와 출력 신호의 관계를 나타내고, 3개의 입력 신호는 모두 수신측에 전송할 데이터의 반전 신호이며, 출력 신호는 B[0]이다.
도 9의 제2행 내지 제8행은, NAND 게이트(261)부터 NAND 게이트(267)까지에 대한 입력 신호와 출력 신호와의 관계를 나타내고, 이와 같은 관계에 의해 장거리 배선(22) 상의 신호는, 도 6에서 설명한 2비트의 경우와 마찬가지로, 10진수에서 0부터 7에 대응하는 데이터에 대응하여, B[0]부터 B[7]까지의 8개의 신호 중의 1개만이 "0", 다른 7개가 "1"로 되고, 전송할 데이터의 값이 변화하면 그 "0"의 값이 "1"로 변화하고, 다른 7개의 "1" 중의 1개가 "0"으로 변화하게 된다.
도 10은, 도 8에서의 디코더측의 6개의 4입력 NAND 게이트(271)부터 4입력 NAND 게이트(275)까지에 대한 입력 신호와 출력 신호와의 관계를 나타낸다. 도 10에서 제1행은 C[0]의 반전 신호 Cx[0]를 출력하는 NAND 게이트(270)에 대한 입력 신호와 출력 신호와의 관계를 나타내고, 제2행 내지 제6행은 각각 NAND 게이트(271)부터 NAND 게이트(275)까지에 대한 입력 신호와 출력 신호와의 관계를 나타낸다.
도 11은, 제1 실시예에서의 4비트 데이터 전송 시스템의 구성 회로도이다. 도 11에서 송신측의 인코더, 수신측의 디코더는 명시하고 있지 않지만, 인코더는 4개의 인버터(350 내지 353), 16개의 4입력 NAND 게이트(360)부터 4입력 NAND 게이트(3615)까지에 의해 구성되고, 수신측의 디코더는 8개의 8입력 NAND 게이트(370)부터 8입력 NAND 게이트(377)까지에 의해 구성되어 있다.
도 12는, 도 11에서의 인코더측의 16개의 4입력 NAND 게이트(360)부터 4입력 NAND 게이트(3615)까지에 대한 입력 신호와 출력 신호와의 관계를 나타낸다. 이 인코더의 내부에서도, 4개의 인버터(350)부터 인버터(353)까지에 의해 4비트의 데이터 A[0]부터 A[3]까지의 반전 신호가 출력되고, 필요에 따라서 NAND 게이트(360)부터 NAND 게이트(3615)까지 주어진다.
도 12의 제1행은 4입력 NAND 게이트(360)에 대한 입력 신호와 출력 신호의 관계를 나타내고, 입력 신호로서는 4비트의 데이터의 모든 반전 신호가 주어진다. 제2행부터 제16행까지는, 4입력 NAND 게이트(361)부터 4입력 NAND 게이트(3615)까지에 대한 입력 신호와 출력 신호의 관계를 나타낸다.
도 13은, 도 11의 수신측의 8개의 8입력 NAND 게이트(370)부터 8입력 NAND 게이트(377)까지에 대한 입력 신호와 출력 신호와의 관계를 나타낸다. 도 11에서는, 도면이 복잡하게 되므로, 각 8입력 NAND 게이트(370)부터 8입력 NAND 게이트(377)까지에 대한 입력 신호의 접속을 나타내고 있지 않지만, 각 NAND 게이트(370)부터 NAND 게이트(377)까지에 도 13의 제1행부터 제8행까지에 나타내는 입력 신호를 공급함으로써, 송신측으로부터의 전송 데이터 A[0]부터 A[3]까지의 데이터와 동일한 데이터 C[0]부터 C[3]까지와, 그들의 각 데이터의 반전 데이터 Cx[0]부터 Cx[3]까지가 출력된다.
도 14는, 본 발명의 제2 실시예에서의 데이터 전송 시스템의 구성 회로도이다. 이 제2 실시예에서는, 송신 신호로서 펄스 신호가 주어지고, 수신측에서는 송신될 펄스 신호와 동일한 펄스 신호가 출력되는 것으로 한다. 또한 송신측에서 인코더(50)에 주어지는 신호는 전송 데이터의 각 비트의 신호에 대한 상보(차동)적인 신호도 입력되는 것으로 하고, 예를 들면 2비트의 전송 데이터에 대해서는 4개의 신호가 입력되는 것으로 한다.
도 14에서 인코더(50)는, 도 3에 도시한 인코더(10)와 달리, 2개의 인버터를 포함하지 않는 구성으로 되어 있지만, 입력 신호로서 반전 신호가 주어지고 있기 때문에, 4개의 2입력 NAND 게이트(560)부터 2입력 NAND 게이트(563)까지에 대한 입력 신호와 출력 신호의 관계는, 도 3에서의 4개의 NAND 게이트(160)부터 NAND 게이트(163)까지에 대한 것과 실질적으로 동일하며, 또한 수신측의 디코더(51)의 내부의 4개의 NAND 게이트(570)부터 NAND 게이트(573)까지에 대한 입력 신호와 출력 신호의 관계는, 도 3에서의 NAND 게이트(170)부터 NAND 게이트(173)까지에 대한 것과 동일하다. 또한 도 14에서의 송신 펄스와 수신 펄스와의 관계 등에 대해서는 다음의 도 15에서 설명한다.
도 15는, 도 14의 제2 실시예에 대한 진리값 표이다. 도 15에서, 도 14의 인코더(50)에의 4개의 입력 신호선 중, 10진수에서 0부터 3까지의 송신 데이터에 대응하여, 각각 어느 하나가 2개의 신호선에 대해 포지티브(플러스) 펄스 P가 주어지는 것으로 하고, 그 밖의 2개의 신호선의 전위는 "0", 즉 L인 상태인 것으로 한다.
인코더(50)에의 이와 같은 입력 펄스에 대응하여, 장거리 배선(52) 상의 신호 B[0]부터 B[3]까지의 신호선 중에서, 0부터 3까지의 송신 데이터에 대응하여, 각각 1개만에 네가티브(마이너스) 펄스 NP가 생기고, 다른 3개의 신호선의 전위는 "1", 즉 H로 된다. 여기서 네가티브 펄스 NP는, 포지티브 펄스 P의 펄스 폭에 상 당하는 시간만큼 전위가 "1"로부터 "0", 즉 H로부터 L로 되는 펄스이다.
도 14에서는, 인코더(50)에의 4개의 입력 신호선 중, A[1]와 Ax[0]에 대응하는 신호선에 포지티브 펄스가 주어지고 있다. 이 때문에, 예를 들면 NAND 게이트(560)에 대한 2개의 입력 중 Ax[1]는 "0"인 상태이며, 다른 한쪽의 입력에 Ax[0]로서 포지티브 펄스가 주어져도, 출력 B[0]의 값은 "1"인 상태로 된다. NAND 게이트(561, 563)의 출력으로서의 B[1], B[3]의 값도 마찬가지로 "1"인 상태로 된다. 이에 대해 NAND 게이트(562)에 대해서는 2개의 입력으로서 동시에 포지티브 펄스가 주어진다. 그것에 대응하여 출력 신호 B[2]에는 네가티브 펄스가 생기게 된다.
수신측의 디코더(51)에 대해서는, 신호 B[2], 즉 네가티브 펄스가, 신호 Cx[0]와 신호 C[1]를 출력하는 NAND 게이트(570)와 NAND 게이트(573)의 각각 한쪽의 입력에 주어지기 때문에, 이들 NAND 게이트로부터 출력 신호로서 포지티브 펄스가 출력되고, 신호 C[0]와 Cx[1]과의 값은 모두 "0"으로 된다.
도 16은, 제2 실시예에서의 소비 전력 삭감 효과의 설명도이다. 우선, 종래 기술에 대해서는, 도 14와 같이 정전 신호와, 그 신호와 상보적인 신호를 그대로 수신측에 보내는 것으로 하면, 1비트에 대한 A[0]와 Ax[0] 중의 어느 하나의 값이 펄스의 송신에 대응하여 변화하는, 이 1비트일 때의 소비 전력을 "1"로 하면, 2비트의 경우는 그 2배, n비트의 경우는 n배로 된다. 예를 들면 2비트의 경우는 2개, 3비트의 경우는 3개의 신호선의 전위가, 펄스 입력에 대응하여 변화한다.
이에 대해 본 발명에서는, 도 15에서 설명한 바와 같이 전송할 데이터의 값 에 대응하여, 각 비트의 데이터에 변화가 있었을 때이어도 장거리 배선 B[0]부터 B[3]까지 중에서 네가티브 펄스가 발생하는 신호선은 1개만이며, 이 네가티브 펄스에서 전위가 변화할 때에, 배선 1개분의 소비 전력이 필요하게 된다. 데이터의 비트수가 증가하여도, 제1 실시예에서와 마찬가지로 네가티브 펄스가 발생하는 장거리 배선은 1개만으로 되고, 소비 전력은 "1"인 상태로 되어, 종래 기술에 비해 소비 전력의 삭감 효과가 커진다.
다음에 제3 실시예에 대해 설명한다. 제3 실시예는 스태틱 랜덤 액세스 메모리(SRAM)에 대한 데이터의 기입과 판독에 대해, 제2 실시예의 데이터 전송 시스템을 응용한 것이다. 도 17은, 그와 같은 SRAM에 대한 데이터의 읽기 쓰기 회로의 회로도이다. 도 17에서 읽기 쓰기 회로는, 셀(60), 프리차지 회로+컬럼 스위치(61), 센스 앰프(62), 판독 데이터 송출 회로(63), 기입 데이터 송출 회로(64) 외에, 라이트용 글로벌 비트선(65), 리드용 글로벌 비트선(66)을 구비하고 있다. 라이트용 글로벌 비트선(65)은, 블록 분할된 RAM의 각 블록에 대해 기입 데이터 송출 회로(64)로부터의 기입 데이터를 보내기 위한 신호선이며, 리드용 글로벌 비트선(66)은 판독 데이터 송출 회로(63)에 의해 각 블록으로부터 판독된 데이터를 외부에 보내기 위한 신호선이다.
도 18은, 도 17에서 설명한 SRAM이, 1비트가 아니라 복수 비트인 것일 때에, 그것에 대응하는 SRAM의 읽기 쓰기 회로에서의 라이트용 글로벌 비트선과 리드용 글로벌 비트선의 설명도이다. 여기서는 비트수가 n비트인 경우의 도면을 나타내고 있고, 라이트용 글로벌 비트선으로서 비트 0용의 650부터 비트(n-1)용의 65n-1까지를 구비하고 있고, 또한 리드용 글로벌 비트선으로서 660부터 66n-1까지를 구비하고 있다.
제3 실시예에서는, 도 18에서 설명한 바와 같이 복수 비트의 SRAM에 대한 라이트용 글로벌 비트선, 및/또는 리드용 글로벌 비트선으로서 각각 2개의 신호선을 이용하는 대신에, 도 14에서의 장거리 배선(52)을 이용함으로써, 데이터의 기입, 및/또는 판독에 필요한 소비 전력을 대폭 삭감하는 것이 가능하게 된다.
제3 실시예에서는, 도 18의 각 비트에 대한 각각 2개의 라이트용 글로벌 비트선, 리드용 글로벌 비트선 대신에 필요로 되는 장거리 배선의 수가 늘어나, 배선에 필요한 면적은 커지지만, 일반적으로 RAM의 면적은 셀의 사이즈에 의해 결정되고, 배선 개수를 늘려도 RAM의 사이즈는 그보다 커지지 않는 경우가 많으며, 제3 실시예를 이용함으로써 소비 전력 삭감 효과가 매우 큰 SRAM을 제공하는 것이 가능하게 된다.
이상으로 설명한 바와 같이, 본 발명의 실시 형태에서는, n개의 신호선 상의 데이터를 송신측과 수신측 사이에서 전송하는 것으로, 송신측과 수신측 사이에 2n개의 데이터 전송용 신호선을 구비한다. 예를 들면 3비트의 데이터를 전송하는 경우에는 8개의 데이터 전송용 신호선이 구비된다. 또한, 송신측에, n개의 신호선에 주어지는 데이터의 입력에 대해, 2n개의 데이터 전송용 신호선 중에서, 그 데이터에 대응하는 1개의 신호선만에 저전위(L)의 신호를, 다른 모든 신호선에 고전위(H)의 신호를 출력하는 인코더를 구비하고, 또한 데이터 수신측에, 그 인코더로부터 출력된 신호의 입력에 대해, 송신측에서 n개의 신호선에 주어진 데이터와 동일한 데이터를 n개의 신호선에 출력하는 디코더를 구비한다.
또한, 데이터 전송 시스템은, 2개를 1조로 하고, n조의 신호에 대응하는 2n개의 신호선 상의 펄스 신호를 전송하는 것으로, 송신측과 수신측 사이에 2n개의 데이터 전송용 신호선을 구비한다. 이 데이터 전송 시스템에서, 데이터의 송신측에, 상보적인 2개의 신호선을 1조로서, 각각의 n조의 신호선 2개 중 어느 1개의 신호선에 플러스 펄스가 주어졌을 때, 2n개의 데이터 전송용 신호선 중에서, 플러스 펄스가 주어진 전술한 신호선에 대응하는 1개의 데이터 전송용 신호선에, 플러스 펄스의 펄스 폭에 대응하여 전위가 고(H)로부터 저(L)로 변화하는 펄스를 출력하는 인코더를 구비하고, 데이터의 수신측에, 그 인코더로부터 출력된 신호의 송신에 대응하고, 2n개의 출력 신호선 중에서 송신측에서 플러스 펄스가 주어진 각각의 신호선에 대응하는 각 신호선에 플러스 펄스를 출력하는 디코더를 구비한다.
이상의 설명에서는, 본 발명의 실제적인 응용예로서, SRAM에 대한 데이터 읽기 쓰기 회로에의 응용예를 설명하였지만, 본 발명의 적용 범위는 이에 한정되지 않고, 기판 상의 배선을 포함하여, 각종의 응용 분야에 적용할 수 있는 것은 당연하다.

Claims (11)

  1. n개의 송신 신호선을 갖는 송신측과 n개의 수신 신호선을 갖는 수신측 사이에, 2n개의 데이터 전송용 신호선을 구비하고,
    n비트의 송신 데이터를 상기 데이터 전송용 신호선으로 전송하고,
    상기 데이터 송신측에, 상기 n비트의 송신 데이터를, 2n으로 표현되는 전송 데이터로 인코드하는 인코더를 구비하고,
    상기 데이터 수신측에, 상기 2n으로 표현되는 전송 데이터를, n비트의 수신 데이터로 디코드하는 디코더를 구비하며,
    상기 인코더는, 상기 데이터 전송용 신호선에서의 1개의 신호선에 제1 상태의 신호를 출력하고, 상기 1개의 신호선을 제외한 다른 신호선에 제2 상태의 신호를 출력하도록, 상기 n비트의 송신 데이터를 인코드하고,
    상기 디코더는, 상기 인코더로부터 2n개의 데이터 전송용 신호선에 출력된 신호의 입력에 대응하여, 상기 송신측에서 상기 n개의 송신 신호선에 주어진 데이터와 동일한 데이터를 상기 n개의 수신 신호선에 출력하는 것을 특징으로 하는 데이터 전송 시스템.
  2. 삭제
  3. 삭제
  4. 제1항에 있어서,
    상기 인코더가 n개의 인버터와, 2n개의 NAND 게이트를 구비하는 것을 특징으로 하는 데이터 전송 시스템.
  5. 삭제
  6. 제1항에 있어서,
    상기 디코더가 적어도 n개의 NAND 게이트를 구비하는 것을 특징으로 하는 데이터 전송 시스템.
  7. 제6항에 있어서,
    상기 디코더가 n개의 NAND 게이트를 더 구비하고,
    합계 2n개의 NAND 게이트 중의 n개가 상기 수신측에서의 상기 n개의 수신 신호선 상에 상기 동일한 데이터를 출력하고,
    나머지의 n개의 NAND 게이트가 상기 n개의 수신 신호선 상에 출력되는 데이 터를 각각 반전시킨 데이터를 출력하기 위한 상기 n개의 수신 신호선에 그 반전 데이터를 더 출력하는 것을 특징으로 하는 데이터 전송 시스템.
  8. 2개를 1조로 하고, n조의 신호에 대응하는 2n개의 신호선 상의 펄스 신호를 송신하는 송신측과 수신하는 수신측 사이에, 2n개의 데이터 전송용 신호선을 구비하고,
    상기 데이터 송신측에, 상기 2n개 중의 1개 이상의 신호선에 플러스 펄스가 주어졌을 때, 상기 2n개의 데이터 전송용 신호선 중에서, 그 플러스 펄스가 주어진 1개 이상의 신호선에 대응하는 1개만의 신호선에, 상기 플러스 펄스의 펄스 폭에 대응하여 전위가 고전위로부터 저전위로 변화하는 펄스를 출력하는 인코더를 구비하고,
    상기 데이터 수신측에, 상기 인코더로부터 2n개의 데이터 전송용 신호선에 출력된 신호의 입력에 대응하여, 2n개의 출력 신호선 중에서 상기 송신측에서 플러스 펄스가 주어진 1개 이상의 신호선에 대응하는 각 신호선에 플러스 펄스를 출력하는 디코더를 구비하는 것을 특징으로 하는 데이터 전송 시스템.
  9. 삭제
  10. 삭제
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