CN111313889B - 一种正反馈异或/同或门及混合逻辑加法器 - Google Patents

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Abstract

本发明公开了一种正反馈异或/同或门及混合逻辑加法器，混合逻辑加法器包括正反馈异或/同或门和输出电路，正反馈异或/同或门包括作为传输管的第一PMOS管和第二PMOS管、构成下拉网络的第一NMOS管和第二NMOS管，构成正反馈环的第三PMOS管、第三NMOS管和第四NMOS管，当正反馈异或/同或门的异或逻辑输出端被下拉到第三PMOS管和第四NMOS管构成的反相器的开关阈值以下时，正反馈环开始工作，使正反馈异或/同或门的异或逻辑输出端进入加速下拉期，并被成功下拉到低电平，实现无阈值电压损失；优点是不存在阈值电压损失，延时和功耗延时积较小。

Description

一种正反馈异或/同或门及混合逻辑加法器
技术领域
本发明涉及一种异或/同或门，尤其是涉及一种正反馈异或/同或门及混合逻辑加法器。
背景技术
超大规模集成电路需要以低功耗解决供电问题、以低延时加快运行速度。在比较器和奇偶校验器等逻辑电路中，加法器作为基础模块被大量使用。标准静态CMOS加法器由28个晶体管构成，具有对电压和晶体管尺寸变化的鲁棒性，但由于其每个输入端都至少接一个PMOS管和一个NMOS管，导致输入电容增大，功耗延时积(Power-delay Product，PDP)随之增大。在此基础上，改进型互补CMOS加法器利用求和与进位的自对偶特性，有效减少面积与延时，但其同样需要28个晶体管，且功耗过大。互补传输管(Complementary PassTransistor Logic，CPL)加法器由32个晶体管构成，其优点是能够产生全摆幅输出，但其一方面存在大量内部互补节点导致开关活动性增加、动态功耗增大，另一方面节点阈值损失使加法器延时与功耗过高。传输门加法器(Transmission Gate Full Adder，TGA)由24个晶体管构成，有效弥补传输管阈值损失，但相比于传输管逻辑，传输门逻辑需要双倍数量晶体管完成相同电路功能。
为降低加法器电路开销，传输方程加法器(Transmission Function Full Adder，TFA)融合传输管逻辑、传输门逻辑和静态互补CMOS逻辑等多种逻辑优点，实现无阈值损失的低功耗混合逻辑加法器，但其驱动能力较弱、延时过高。混合逻辑14T加法器利用两个交叉耦合的PMOS和NMOS解决传输管阈值损失问题，实现节点电压全摆幅，但其内部6T异或/同或门的XOR节点下拉延时与XNOR节点上拉延时较高。
异或/同或门作为混合逻辑加法器的基础电路，能够同时生成控制其他电路工作方式的XOR信号和XNOR信号。在晶体管数量优先型电路设计中，传输管异或门能够使用少量晶体管输出XOR信号并且经过反相器输出XNOR信号。图1(a)给出一种4T传输管异或门，该4T传输管异或门的阈值损失示意图如图1(b)所示。该4T传输管异或门虽然能够使用非常少的晶体管数实现基本功能，但是在输入信号B＝0，输入信号A＝VDD→0情况下，XOR节点存在阈值电压损失Vm，由此采用该4T传输管异或门实现的加法器的延时和功耗延时积将增大。
发明内容
本发明所要解决的技术问题之一是提供一种不存在阈值电压损失的正反馈异或/同或门。
本发明解决上述技术问题之一所采用的技术方案为：一种正反馈异或/同或门，包括第一PMOS管、第二PMOS管、第三PMOS管、第一NMOS管、第二NMOS管、第三NMOS管和第四NMOS管；所述的第一PMOS管的栅极、所述的第二PMOS管的漏极和所述的第一NMOS管的栅极连接且其连接端为所述的正反馈异或/同或门的第一输入端，所述的正反馈异或/同或门的第一输入端用于接入第一输入信号，所述的第一PMOS管的源极、所述的第二PMOS管的源极、所述的第一NMOS管的漏极、所述的第三PMOS管的栅极、所述的第三NMOS管的栅极和所述的第四NMOS管的漏极连接且其连接端为所述的正反馈异或/同或门的异或逻辑输出端，所述的正反馈异或/同或门的异或逻辑输出端用于输出异或逻辑值，所述的第二PMOS管的栅极、所述的第一PMOS管的漏极和所述的第二NMOS管的栅极连接且其连接端为所述的正反馈异或/同或门的第二输入端，所述的正反馈异或/同或门的第二输入端用于接入第二输入信号，所述的第三PMOS管的源极接入电源，所述的第三PMOS管的漏极、所述的第三NMOS管的漏极和所述的第四NMOS管的栅极连接且其连接端为所述的正反馈异或/同或门的同或逻辑输出端，所述的正反馈异或/同或门的同或逻辑输出端用于输出同或逻辑值，所述的第一NMOS管的源极和所述的第二NMOS管的漏极连接，所述的第二NMOS管的源极、所述的第三NMOS管的源极和所述的第四NMOS管的源极均接地。
与现有技术相比，本发明的正反馈异或/同或门的优点在于通过第一PMOS管、第二PMOS管、第三PMOS管、第一NMOS管、第二NMOS管、第三NMOS管和第四NMOS管构成正反馈异或/同或门，第一NMOS管和第二NMOS管构成下拉网络，第一PMOS管和第二PMOS管为传输管，第三PMOS管、第三NMOS管和第四NMOS管构成正反馈环，当正反馈异或/同或门的第一输入端接入的第一输入信号A＝VDD(电源)，正反馈异或/同或门的第二输入端接入的第二输入信号B＝VDD时，此时第一PMOS管和第二PMOS管同时断开，第一PMOS管的漏极接入的第二输入信号B无法正常传输至其源极，第二PMOS管的漏极接入的第一输入信号A无法正常传输至其源极，第一NMOS管和第二NMOS管同时导通，正反馈异或/同或门的异或逻辑输出端电平被正常下拉到低电平，当正反馈异或/同或门的第一输入端接入的第一输入信号A从VDD跳变为0，正反馈异或/同或门的第二输入端接入的第二输入信号B＝0时，正反馈异或/同或门的异或逻辑输出端电平随着第一输入信号A的跳变有一段时间的正常下拉期，当第一输入信号A跳变至第一PMOS管和第二PMOS管的阈值电压VT附近时，正反馈异或/同或门的异或逻辑输出端电平进入平缓期，当正反馈异或/同或门的异或逻辑输出端电平被下拉到第三PMOS管和第四NMOS管构成的反相器的开关阈值以下时，此时第三PMOS管、第三NMOS管和第四NMOS管构成的正反馈环开始工作，使正反馈异或/同或门的异或逻辑输出端电平进入加速下拉期，并被成功下拉到低电平，实现无阈值电压损失，由此本发明的正反馈异或/同或门不存在阈值电压损失。
本发明所要解决的技术问题之二是提供一种不存在阈值电压损失，延时和功耗延时积较小的混合逻辑加法器。
本发明解决上述技术问题之一所采用的技术方案为：一种混合逻辑加法器，包括正反馈异或/同或门和用于输出和信号以及给高位的进位信号的输出电路，所述的正反馈异或/同或门具有第一输入端、第二输入端、异或逻辑输出端和同或逻辑输出端，所述的输出电路具有第一输入端、第二输入端、第三输入端、第四输入端、第一输出端和第二输出端，所述的正反馈异或/同或门的第一输入端用于接入第一输入信号，所述的正反馈异或/同或门的第二输入端用于接入第二输入信号，所述的输出电路的第一输入端与所述的正反馈异或/同或门的异或逻辑输出端连接，所述的输出电路的第二输入端和所述的正反馈异或/同或门的同或逻辑输出端连接，所述的正反馈异或/同或门的第一输入端为所述的混合逻辑加法器的第一输入端，所述的正反馈异或/同或门的第二输入端为所述的混合逻辑加法器的第二输入端，所述的输出电路的第三输入端为所述的混合逻辑加法器的进位输入端，所述的混合逻辑加法器的进位输入端用于接入低位的进位信号，所述的输出电路的第四输入端和所述的正反馈异或/同或门的第二输入端连接，所述的输出电路的第一输出端为所述的混合逻辑加法器的和输出端，所述的混合逻辑加法器的和输出端用于输出和信号，所述的输出电路的第二输出端为所述的混合逻辑加法器的进位输出端，所述的混合逻辑加法器的进位输出端用于向高位输出进位信号，所述的正反馈异或/同或门包括第一PMOS管、第二PMOS管、第三PMOS管、第一NMOS管、第二NMOS管、第三NMOS管和第四NMOS管；所述的第一PMOS管的栅极、所述的第二PMOS管的漏极和所述的第一NMOS管的栅极连接且其连接端为所述的正反馈异或/同或门的第一输入端，所述的第一PMOS管的源极、所述的第二PMOS管的源极、所述的第一NMOS管的漏极、所述的第三PMOS管的栅极、所述的第三NMOS管的栅极和所述的第四NMOS管的漏极连接且其连接端为所述的正反馈异或/同或门的异或逻辑输出端，所述的正反馈异或/同或门的异或逻辑输出端用于输出异或逻辑值，所述的第二PMOS管的栅极、所述的第一PMOS管的漏极和所述的第二NMOS管的栅极连接且其连接端为所述的正反馈异或/同或门的第二输入端，所述的第三PMOS管的源极接入电源，所述的第三PMOS管的漏极、所述的第三NMOS管的漏极和所述的第四NMOS管的栅极连接且其连接端为所述的正反馈异或/同或门的同或逻辑输出端，所述的正反馈异或/同或门的同或逻辑输出端用于输出同或逻辑值，所述的第一NMOS管的源极和所述的第二NMOS管的漏极连接，所述的第二NMOS管的源极、所述的第三NMOS管的源极和所述的第四NMOS管的源极均接地；
所述的输出电路包括第四PMOS管、第五PMOS管、第六PMOS管、第七PMOS管、第五NMOS管、第六NMOS管、第七NMOS管和第八NMOS管；所述的第四PMOS管的栅极、所述的第五PMOS管的源极、所述的第七NMOS管的栅极和所述的第七PMOS管的栅极连接且其连接端为所述的输出电路的第一输入端，所述的第四PMOS管的源极、所述的第五NMOS管的源极、所述的第六PMOS管的源极、所述的第七NMOS管的源极、所述的第五PMOS管的栅极和所述的第六NMOS管的栅极连接且其连接端为所述的输出电路的第三输入端，所述的第四PMOS管的漏极、所述的第五NMOS管的漏极、所述的第五PMOS管的漏极和所述的第六NMOS管的漏极连接且其连接端为所述的输出电路的第一输出端，所述的第五NMOS管的栅极、所述的第六PMOS管的栅极、所述的第六NMOS管的源极和所述的第八NMOS管的栅极连接且其连接端为所述的输出电路的第二输入端，所述的第六PMOS管的漏极、所述的第七NMOS管的漏极、所述的第七PMOS管的漏极和所述的第八NMOS管的漏极连接且其连接端为所述的输出电路的第二输出端，所述的第七PMOS管的源极和所述的第八NMOS管的源极连接且其连接端为所述的输出电路的第四输入端。该输出电路的第二输入端接入正反馈异或/同或门的同或逻辑输出端输出的同或逻辑值XNOR，第一输入端接入正反馈异或/同或门的异或逻辑输出端输出的异或逻辑值XOR，当XNOR＝VDD(电源)，XOR＝0时，第四PMOS管和第五NMOS管组成的传输门导通，输出电路的第一输出端的和信号SUM等于输入电路的第三输入端接入的低位的进位信号CIN，第六PMOS管和第七NMOS管组成的传输门关断，第七PMOS管和第八NMOS管组成的传输门导通，输出电路的第二输出端与第四输入端连通，输出电路的第二输出端输出的进位信号COUT等于输出电路的第四输入端接入信号(即正反馈异或/同或门的第二输入端接入的第二输入信号B；当XNOR＝0，XOR＝VDD时，第四PMOS管和第五NMOS管组成的传输门关断，第五PMOS管和第六NMOS管组成反相器工作，输出电路的第一输出端的输出的和信号SUM等于其第三输入端接入的进位信号CIN的反相信号，第六PMOS管和第七NMOS管组成的传输门导通，第七PMOS管和第八NMOS管组成的传输门关断，输出电路的第二输出端与其第三输入端连通，输出电路的第二输出端输出的进位信号COUT等于其第三输入端接入的进位信号CIN，由此可知，该输出电路在上述两种输入情况下输入与输出都只有一个传输门或者反相器的延时，大大降低了混合逻辑加法器整体电路的延时。
所述的输出电路还具有第五输入端，所述的输出电路包括第四PMOS管、第五PMOS管、第六PMOS管、第七PMOS管、第八PMOS管、第九PMOS管、第十PMOS管、第十一PMOS管、第五NMOS管、第六NMOS管、第七NMOS管、第八NMOS管、第九NMOS管、第十NMOS管、第十一NMOS管和第十二NMOS管；所述的第四PMOS管的栅极、所述的第六PMOS管的源极和所述的第八PMOS管的栅极连接且其连接端为所述的输出电路的第二输入端，所述的第四PMOS管的源极、所述的第五NMOS管的源极、所述的第六NMOS管的栅极、所述的第六PMOS管的栅极、所述的第七PMOS管的栅极和所述的第九NMOS管的栅极连接且其连接端为所述的输出电路的第三输入端，所述的第四PMOS管的漏极、所述的第五NMOS管的漏极、所述的第六NMOS管的漏极、所述的第六PMOS管的漏极、所述的第五PMOS管的栅极和所述的第七NMOS管的栅极连接，所述的第五PMOS管的源极接入电源，所述的第五PMOS管的漏极和所述的第七NMOS管的漏极连接且其连接端为所述的输出电路的第一输出端，所述的第七NMOS管的源极接地，所述的第七PMOS管的源极接入电源，所述的第七PMOS管的漏极和所述的第八PMOS管的源极连接，所述的第八PMOS管的漏极、所述的第八NMOS管的漏极、所述的第十PMOS管的漏极、所述的第十NMOS管的漏极、所述的第十一PMOS管的栅极和所述的第十二NMOS管的栅极连接，所述的第九PMOS管的源极接入电源，所述的第九PMOS管的栅极和所述的第十一NMOS管的栅极连接且其连接端为所述的输出电路的第五输入端，所述的输出电路的第五输入端和所述的正反馈异或/同或门的第一输入端连接，所述的第九PMOS管的漏极和所述的第十PMOS管的源极连接，所述的第十PMOS管的栅极和所述的第十NMOS管的栅极连接且其连接端为所述的输出电路的第四输入端，所述的第十一PMOS管的源极接入电源，所述的第十一PMOS管的漏极和第十二NMOS管的漏极连接且其连接端为所述的输出电路的第二输出端，所述的第十二NMOS管的源极接地，所述的第五NMOS管的栅极、所述的第六NMOS管的源极和所述的第八NMOS管的栅极连接且其连接端为所述的输出电路的第一输入端，所述的第八NMOS管的源极和所述的第九NMOS管的漏极连接，所述的第九NMOS管的源极接地，所述的第十NMOS管的源极和所述的第十一NMOS管的漏极连接，所述的第十一NMOS管的源极接地。该输出电路的第二输入端接入正反馈异或/同或门的同或逻辑输出端输出的同或逻辑值XNOR，第一输入端接入正反馈异或/同或门的异或逻辑输出端输出的异或逻辑值XOR，当XOR＝VDD(电源)，XNOR＝0时，第四PMOS管与第五NMOS管组成的传输门工作，通过第五PMOS管与第七NMOS管组成的反相器，输出电路的第一输出端的输出的和信号SUM等于其第三输入端接入的进位信号CIN的反相信号，第八PMOS管和第八NMOS管导通，第九PMOS管与第十PMOS管不能同时导通(交替导通)，第十NMOS管与第十一NMOS管不能同时导通(交替导通)，第七PMOS管与第九NMOS管组成反相器工作，通过第十一PMOS管与第十二NMOS管组成的反相器，输出电路的第二输出端的输出的进位信号COUT等于其第三输入端的接入的进位信号CIN；当XOR＝0，XNOR＝VDD时，第四PMOS管与第五NMOS管组成的传输门关断，第六PMOS管与第六NMOS管组成反相器工作，通过第五PMOS管与第七NMOS管组成的反相器，输出电路的第一输出端的输出的和信号SUM等于其第三输入端接入的进位信号CIN，第八PMOS管和第八NMOS管关断，第九PMOS管与第十PMOS管同时导通组成反相器工作或者第十NMOS管与第十一NMOS管同时导通组成反相器工作，通过第十一PMOS管与第十二NMOS管组成的反相器，输出电路的第二输出端的输出的进位信号COUT等于其第四输入端接入的信号((即正反馈异或/同或门的第二输入端接入的第二输入信号B)，由此可知，该输出电路在上述两种输入情况下输入与输出都只有一个传输门和反相器或者一级buffer的延时，大大降低了混合逻辑加法器整体电路的延时，且增大了驱动能力。
与现有技术相比，本发明的正反馈异或/同或门的优点在于通过正反馈异或/同或门和用于输出和信号以及给高位的进位信号的输出电路构成混合逻辑加法器，正反馈异或/同或门包括第一PMOS管、第二PMOS管、第三PMOS管、第一NMOS管、第二NMOS管、第三NMOS管和第四NMOS管，第一NMOS管和第二NMOS管构成下拉网络，第一PMOS管和第二PMOS管为传输管，第三PMOS管第三NMOS管和第四NMOS管构成正反馈环，当正反馈异或/同或门的第一输入端接入的第一输入信号A＝VDD，正反馈异或/同或门的第二输入端接入的第二输入信号B＝VDD时，此时第一PMOS管和第二PMOS管同时断开，第一PMOS管的漏极接入的第二输入信号B无法正常传输至其源极，第二PMOS管的漏极接入的第一输入信号A无法正常传输至其源极，第一NMOS管和第二NMOS管同时导通，正反馈异或/同或门的异或逻辑输出端电平被正常下拉到低电平，当正反馈异或/同或门的第一输入端接入的第一输入信号A从VDD跳变为0，正反馈异或/同或门的第二输入端接入的第二输入信号B＝0时，正反馈异或/同或门的异或逻辑输出端电平随着第一输入信号A的跳变有一段时间的正常下拉期，当第一输入信号A跳变至第一PMOS管和第二PMOS管的阈值电压VT附近时，正反馈异或/同或门的异或逻辑输出端电平进入平缓期，当正反馈异或/同或门的异或逻辑输出端电平被下拉到第三PMOS管和第四NMOS管构成的反相器的开关阈值以下时，此时第三PMOS管、第三NMOS管和第四NMOS管构成的正反馈环开始工作，使正反馈异或/同或门的异或逻辑输出端电平进入加速下拉期，并被成功下拉到低电平，实现无阈值电压损失，正反馈异或/同或门输出无阈值电压的逻辑信号给输出电路实现全加器功能，正反馈异或/同或门基于传输管逻辑设计，有效减少晶体管数量与版图面积，正反馈异或/同或门利用静态互补CMOS逻辑的正反馈电路弥补阈值损失、减少延时，第三PMOS管和第三NMOS管构成的内部反相器混合逻辑加法器驱动能力增强，由此本发明的混合逻辑全加器不存在阈值电压损失，延时和功耗延时积均较小。
附图说明
图1(a)为现有的一种4T传输管异或门的电路图；
图1(b)为现有的一种4T传输管异或门的阈值损失示意图。
图2为本发明的正反馈异或/同或门的电路图；
图3为本发明的正反馈异或/同或门的逻辑功能仿真图；
图4为本发明的正反馈异或/同或门异或输出端电平的下拉分段图；
图5为本发明的混合逻辑加法器的结构框图。
图6为本发明的混合逻辑加法器的实施例一的电路图；
图7为本发明的混合逻辑加法器的实施例二的电路图；
图8为本发明的混合逻辑加法器与现有的几种不同加法器的延时和PDP比较图。
具体实施方式
本发明公开了一种正反馈异或/同或门，以下结合附图实施例对本发明的正反馈异或/同或门作进一步详细描述。
实施例：如图2所示，一种正反馈异或/同或门，包括第一PMOS管P1、第二PMOS管P2、第三PMOS管P3、第一NMOS管N1、第二NMOS管N2、第三NMOS管N3和第四NMOS管N4；第一PMOS管P1的栅极、第二PMOS管P2的漏极和第一NMOS管N1的栅极连接且其连接端为正反馈异或/同或门的第一输入端，正反馈异或/同或门的第一输入端用于接入第一输入信号A，第一PMOS管P1的源极、第二PMOS管P2的源极、第一NMOS管N1的漏极、第三PMOS管P3的栅极、第三NMOS管N3的栅极和第四NMOS管N4的漏极连接且其连接端为正反馈异或/同或门的异或逻辑输出端，正反馈异或/同或门的异或逻辑输出端用于输出异或逻辑值XOR，第二PMOS管P2的栅极、第一PMOS管P1的漏极和第二NMOS管N2的栅极连接且其连接端为正反馈异或/同或门的第二输入端，正反馈异或/同或门的第二输入端用于接入第二输入信号B，第三PMOS管P3的源极接入电源VDD，第三PMOS管P3的漏极、第三NMOS管N3的漏极和第四NMOS管N4的栅极连接且其连接端为正反馈异或/同或门的同或逻辑输出端，正反馈异或/同或门的同或逻辑输出端用于输出同或逻辑值XNOR，第一NMOS管N1的源极和第二NMOS管N2的漏极连接，第二NMOS管N2的源极、第三NMOS管N3的源极和第四NMOS管N4的源极均接地。
本发明的正反馈异或/同或门的逻辑功能仿真图如图3所示，分析图3可知本发明的正反馈异或/同或门的工作仿真波形正确，具有正确的逻辑功能。本发明的正反馈异或/同或门异或输出端电平的下拉分段图如图4所示，分析图4可知，本发明的正反馈异或/同或门能够实现无阈值电压损失。
本发明还公开了一种混合逻辑加法器，以下结合附图实施例对本发明的混合逻辑加法器作进一步详细描述。
实施例一：如图5和图6所示，一种混合逻辑加法器，包括正反馈异或/同或门和用于输出和信号以及给高位的进位信号的输出电路，正反馈异或/同或门具有第一输入端、第二输入端、异或逻辑输出端和同或逻辑输出端，输出电路具有第一输入端、第二输入端、第三输入端、第四输入端、第一输出端和第二输出端，正反馈异或/同或门的第一输入端用于接入第一输入信号A，正反馈异或/同或门的第二输入端用于接入第二输入信号B，输出电路的第一输入端与正反馈异或/同或门的异或逻辑输出端连接，输出电路的第二输入端和正反馈异或/同或门的同或逻辑输出端连接，正反馈异或/同或门的第一输入端为混合逻辑加法器的第一输入端，正反馈异或/同或门的第二输入端为混合逻辑加法器的第二输入端，输出电路的第三输入端为混合逻辑加法器的进位输入端，混合逻辑加法器的进位输入端用于接入低位的进位信号CIN，输出电路的第四输入端和正反馈异或/同或门的第二输入端连接，输出电路的第一输出端为混合逻辑加法器的和输出端，混合逻辑加法器的和输出端用于输出和信号SUM，输出电路的第二输出端为混合逻辑加法器的进位输出端，混合逻辑加法器的进位输出端用于向高位输出进位信号COUT，正反馈异或/同或门包括第一PMOS管P1、第二PMOS管P2、第三PMOS管P3、第一NMOS管N1、第二NMOS管N2、第三NMOS管N3和第四NMOS管N4；第一PMOS管P1的栅极、第二PMOS管P2的漏极和第一NMOS管N1的栅极连接且其连接端为正反馈异或/同或门的第一输入端，第一PMOS管P1的源极、第二PMOS管P2的源极、第一NMOS管N1的漏极、第三PMOS管P3的栅极、第三NMOS管N3的栅极和第四NMOS管N4的漏极连接且其连接端为正反馈异或/同或门的异或逻辑输出端，正反馈异或/同或门的异或逻辑输出端用于输出异或逻辑值XOR，第二PMOS管P2的栅极、第一PMOS管P1的漏极和第二NMOS管N2的栅极连接且其连接端为正反馈异或/同或门的第二输入端，第三PMOS管P3的源极接入电源VDD，第三PMOS管P3的漏极、第三NMOS管N3的漏极和第四NMOS管N4的栅极连接且其连接端为正反馈异或/同或门的同或逻辑输出端，正反馈异或/同或门的同或逻辑输出端用于输出同或逻辑值XNOR，第一NMOS管N1的源极和第二NMOS管N2的漏极连接，第二NMOS管N2的源极、第三NMOS管N3的源极和第四NMOS管N4的源极均接地；输出电路包括第四PMOS管P4、第五PMOS管P5、第六PMOS管P6、第七PMOS管P7、第五NMOS管N5、第六NMOS管N6、第七NMOS管N7和第八NMOS管N8；第四PMOS管P4的栅极、第五PMOS管P5的源极、第七NMOS管N7的栅极和第七PMOS管P7的栅极连接且其连接端为输出电路的第一输入端，第四PMOS管P4的源极、第五NMOS管N5的源极、第六PMOS管P6的源极、第七NMOS管N7的源极、第五PMOS管P5的栅极和第六NMOS管N6的栅极连接且其连接端为输出电路的第三输入端，第四PMOS管P4的漏极、第五NMOS管N5的漏极、第五PMOS管P5的漏极和第六NMOS管N6的漏极连接且其连接端为输出电路的第一输出端，第五NMOS管N5的栅极、第六PMOS管P6的栅极、第六NMOS管N6的源极和第八NMOS管N8的栅极连接且其连接端为输出电路的第二输入端，第六PMOS管P6的漏极、第七NMOS管N7的漏极、第七PMOS管P7的漏极和第八NMOS管N8的漏极连接且其连接端为输出电路的第二输出端，第七PMOS管P7的源极和第八NMOS管N8的源极连接且其连接端为输出电路的第四输入端。
实施例二：如图7所示，一种混合逻辑加法器，包括正反馈异或/同或门和用于输出和信号以及给高位的进位信号的输出电路，正反馈异或/同或门具有第一输入端、第二输入端、异或逻辑输出端和同或逻辑输出端，输出电路具有第一输入端、第二输入端、第三输入端、第四输入端、第五输入端、第一输出端和第二输出端，正反馈异或/同或门的第一输入端用于接入第一输入信号A，正反馈异或/同或门的第二输入端用于接入第二输入信号B，输出电路的第一输入端与正反馈异或/同或门的异或逻辑输出端连接，输出电路的第二输入端和正反馈异或/同或门的同或逻辑输出端连接，正反馈异或/同或门的第一输入端为混合逻辑加法器的第一输入端，正反馈异或/同或门的第二输入端为混合逻辑加法器的第二输入端，输出电路的第三输入端为混合逻辑加法器的进位输入端，混合逻辑加法器的进位输入端用于接入低位的进位信号CIN，输出电路的第四输入端和正反馈异或/同或门的第二输入端连接，输出电路的第一输出端为混合逻辑加法器的和输出端，混合逻辑加法器的和输出端用于输出和信号SUM，输出电路的第二输出端为混合逻辑加法器的进位输出端，混合逻辑加法器的进位输出端用于向高位输出进位信号COUT，正反馈异或/同或门包括第一PMOS管P1、第二PMOS管P2、第三PMOS管P3、第一NMOS管N1、第二NMOS管N2、第三NMOS管N3和第四NMOS管N4；第一PMOS管P1的栅极、第二PMOS管P2的漏极和第一NMOS管N1的栅极连接且其连接端为正反馈异或/同或门的第一输入端，第一PMOS管P1的源极、第二PMOS管P2的源极、第一NMOS管N1的漏极、第三PMOS管P3的栅极、第三NMOS管N3的栅极和第四NMOS管N4的漏极连接且其连接端为正反馈异或/同或门的异或逻辑输出端，正反馈异或/同或门的异或逻辑输出端用于输出异或逻辑值XOR，第二PMOS管P2的栅极、第一PMOS管P1的漏极和第二NMOS管N2的栅极连接且其连接端为正反馈异或/同或门的第二输入端，第三PMOS管P3的源极接入电源VDD，第三PMOS管P3的漏极、第三NMOS管N3的漏极和第四NMOS管N4的栅极连接且其连接端为正反馈异或/同或门的同或逻辑输出端，正反馈异或/同或门的同或逻辑输出端用于输出同或逻辑值XNOR，第一NMOS管N1的源极和第二NMOS管N2的漏极连接，第二NMOS管N2的源极、第三NMOS管N3的源极和第四NMOS管N4的源极均接地；输出电路包括第四PMOS管P4、第五PMOS管P5、第六PMOS管P6、第七PMOS管P7、第八PMOS管P8、第九PMOS管P9、第十PMOS管P10、第十一PMOS管P11、第五NMOS管N5、第六NMOS管N6、第七NMOS管N7、第八NMOS管N8、第九NMOS管N9、第十NMOS管N10、第十一NMOS管N11和第十二NMOS管N12；第四PMOS管P4的栅极、第六PMOS管P6的源极和第八PMOS管P8的栅极连接且其连接端为输出电路的第二输入端，第四PMOS管P4的源极、第五NMOS管N5的源极、第六NMOS管N6的栅极、第六PMOS管P6的栅极、第七PMOS管P7的栅极和第九NMOS管N9的栅极连接且其连接端为输出电路的第三输入端，第四PMOS管P4的漏极、第五NMOS管N5的漏极、第六NMOS管N6的漏极、第六PMOS管P6的漏极、第五PMOS管P5的栅极和第七NMOS管N7的栅极连接，第五PMOS管P5的源极接入电源，第五PMOS管P5的漏极和第七NMOS管N7的漏极连接且其连接端为输出电路的第一输出端，第七NMOS管N7的源极接地，第七PMOS管P7的源极接入电源VDD，第七PMOS管P7的漏极和第八PMOS管P8的源极连接，第八PMOS管P8的漏极、第八NMOS管N8的漏极、第十PMOS管P10的漏极、第十NMOS管N10的漏极、第十一PMOS管P11的栅极和第十二NMOS管N12的栅极连接，第九PMOS管P9的源极接入电源，第九PMOS管P9的栅极和第十一NMOS管N11的栅极连接且其连接端为输出电路的第五输入端，输出电路的第五输入端和正反馈异或/同或门的第一输入端连接，第九PMOS管P9的漏极和第十PMOS管P10的源极连接，第十PMOS管P10的栅极和第十NMOS管N10的栅极连接且其连接端为输出电路的第四输入端，第十一PMOS管P11的源极接入电源，第十一PMOS管P11的漏极和第十二NMOS管N12的漏极连接且其连接端为输出电路的第二输出端，第十二NMOS管N12的源极接地，第五NMOS管N5的栅极、第六NMOS管N6的源极和第八NMOS管N8的栅极连接且其连接端为输出电路的第一输入端，第八NMOS管N8的源极和第九NMOS管N9的漏极连接，第九NMOS管N9的源极接地，第十NMOS管N10的源极和第十一NMOS管N11的漏极连接，第十一NMOS管N11的源极接地。
将本发明的混合逻辑加法器与现有的几种不同加法器的延时和PDP(功耗延时积)进行比较，本发明的混合逻辑加法器与现有的几种不同加法器的延时和PDP比较数据如图8所示。图8中PFHLA表示本发明的混合逻辑加法器，TGA代表现有的传输门加法器(Transmission Gate Full Adder，TGA)，互补CMOS代表现有的互补CMOS加法器，CPL代表现有的互补传输管加法器，TFA代表现有的传输方程加法器，14T代表现有的混合逻辑14T加法器。分析图8可知本发明的PFHLA与TGA相比，延时减少12.75％，PDP减小10.88％；与互补CMOS加法器相比延时减少7.86％，PDP减小8.73％；与CPL加法器相比延时减少246.06％；与TFA加法器相比延时减少74.16％，PDP减小54.45％；与14T加法器相比延时减少56.18％，PDP减小29.26％。
综上所述，本发明的混合逻辑加法器在实现无阈值损失的同时，降低了延时、PDP等开销，在高速计算电路中具有广阔应用前景。

Claims (3)

1.一种混合逻辑加法器，其特征在于包括正反馈异或/同或门和用于输出和信号以及给高位的进位信号的输出电路，所述的正反馈异或/同或门具有第一输入端、第二输入端、异或逻辑输出端和同或逻辑输出端，所述的输出电路具有第一输入端、第二输入端、第三输入端、第四输入端、第一输出端和第二输出端，所述的正反馈异或/同或门的第一输入端用于接入第一输入信号，所述的正反馈异或/同或门的第二输入端用于接入第二输入信号，所述的输出电路的第一输入端与所述的正反馈异或/同或门的异或逻辑输出端连接，所述的输出电路的第二输入端和所述的正反馈异或/同或门的同或逻辑输出端连接，所述的正反馈异或/同或门的第一输入端为所述的混合逻辑加法器的第一输入端，所述的正反馈异或/同或门的第二输入端为所述的混合逻辑加法器的第二输入端，所述的输出电路的第三输入端为所述的混合逻辑加法器的进位输入端，所述的混合逻辑加法器的进位输入端用于接入低位的进位信号，所述的输出电路的第四输入端和所述的正反馈异或/同或门的第二输入端连接，所述的输出电路的第一输出端为所述的混合逻辑加法器的和输出端，所述的混合逻辑加法器的和输出端用于输出和信号，所述的输出电路的第二输出端为所述的混合逻辑加法器的进位输出端，所述的混合逻辑加法器的进位输出端用于向高位输出进位信号，所述的正反馈异或/同或门包括第一PMOS管、第二PMOS管、第三PMOS管、第一NMOS管、第二NMOS管、第三NMOS管和第四NMOS管；所述的第一PMOS管的栅极、所述的第二PMOS管的漏极和所述的第一NMOS管的栅极连接且其连接端为所述的正反馈异或/同或门的第一输入端，所述的第一PMOS管的源极、所述的第二PMOS管的源极、所述的第一NMOS管的漏极、所述的第三PMOS管的栅极、所述的第三NMOS管的栅极和所述的第四NMOS管的漏极连接且其连接端为所述的正反馈异或/同或门的异或逻辑输出端，所述的正反馈异或/同或门的异或逻辑输出端用于输出异或逻辑值，所述的第二PMOS管的栅极、所述的第一PMOS管的漏极和所述的第二NMOS管的栅极连接且其连接端为所述的正反馈异或/同或门的第二输入端，所述的第三PMOS管的源极接入电源，所述的第三PMOS管的漏极、所述的第三NMOS管的漏极和所述的第四NMOS管的栅极连接且其连接端为所述的正反馈异或/同或门的同或逻辑输出端，所述的正反馈异或/同或门的同或逻辑输出端用于输出同或逻辑值，所述的第一NMOS管的源极和所述的第二NMOS管的漏极连接，所述的第二NMOS管的源极、所述的第三NMOS管的源极和所述的第四NMOS管的源极均接地。
2.根据权利要求1所述的一种混合逻辑加法器，其特征在于所述的输出电路包括第四PMOS管、第五PMOS管、第六PMOS管、第七PMOS管、第五NMOS管、第六NMOS管、第七NMOS管和第八NMOS管；所述的第四PMOS管的栅极、所述的第五PMOS管的源极、所述的第七NMOS管的栅极和所述的第七PMOS管的栅极连接且其连接端为所述的输出电路的第一输入端，所述的第四PMOS管的源极、所述的第五NMOS管的源极、所述的第六PMOS管的源极、所述的第七NMOS管的源极、所述的第五PMOS管的栅极和所述的第六NMOS管的栅极连接且其连接端为所述的输出电路的第三输入端，所述的第四PMOS管的漏极、所述的第五NMOS管的漏极、所述的第五PMOS管的漏极和所述的第六NMOS管的漏极连接且其连接端为所述的输出电路的第一输出端，所述的第五NMOS管的栅极、所述的第六PMOS管的栅极、所述的第六NMOS管的源极和所述的第八NMOS管的栅极连接且其连接端为所述的输出电路的第二输入端，所述的第六PMOS管的漏极、所述的第七NMOS管的漏极、所述的第七PMOS管的漏极和所述的第八NMOS管的漏极连接且其连接端为所述的输出电路的第二输出端，所述的第七PMOS管的源极和所述的第八NMOS管的源极连接且其连接端为所述的输出电路的第四输入端。
3.根据权利要求1所述的一种混合逻辑加法器，其特征在于所述的输出电路还具有第五输入端，所述的输出电路包括第四PMOS管、第五PMOS管、第六PMOS管、第七PMOS管、第八PMOS管、第九PMOS管、第十PMOS管、第十一PMOS管、第五NMOS管、第六NMOS管、第七NMOS管、第八NMOS管、第九NMOS管、第十NMOS管、第十一NMOS管和第十二NMOS管；所述的第四PMOS管的栅极、所述的第六PMOS管的源极和所述的第八PMOS管的栅极连接且其连接端为所述的输出电路的第二输入端，所述的第四PMOS管的源极、所述的第五NMOS管的源极、所述的第六NMOS管的栅极、所述的第六PMOS管的栅极、所述的第七PMOS管的栅极和所述的第九NMOS管的栅极连接且其连接端为所述的输出电路的第三输入端，所述的第四PMOS管的漏极、所述的第五NMOS管的漏极、所述的第六NMOS管的漏极、所述的第六PMOS管的漏极、所述的第五PMOS管的栅极和所述的第七NMOS管的栅极连接，所述的第五PMOS管的源极接入电源，所述的第五PMOS管的漏极和所述的第七NMOS管的漏极连接且其连接端为所述的输出电路的第一输出端，所述的第七NMOS管的源极接地，所述的第七PMOS管的源极接入电源，所述的第七PMOS管的漏极和所述的第八PMOS管的源极连接，所述的第八PMOS管的漏极、所述的第八NMOS管的漏极、所述的第十PMOS管的漏极、所述的第十NMOS管的漏极、所述的第十一PMOS管的栅极和所述的第十二NMOS管的栅极连接，所述的第九PMOS管的源极接入电源，所述的第九PMOS管的栅极和所述的第十一NMOS管的栅极连接且其连接端为所述的输出电路的第五输入端，所述的输出电路的第五输入端和所述的正反馈异或/同或门的第一输入端连接，所述的第九PMOS管的漏极和所述的第十PMOS管的源极连接，所述的第十PMOS管的栅极和所述的第十NMOS管的栅极连接且其连接端为所述的输出电路的第四输入端，所述的第十一PMOS管的源极接入电源，所述的第十一PMOS管的漏极和第十二NMOS管的漏极连接且其连接端为所述的输出电路的第二输出端，所述的第十二NMOS管的源极接地，所述的第五NMOS管的栅极、所述的第六NMOS管的源极和所述的第八NMOS管的栅极连接且其连接端为所述的输出电路的第一输入端，
所述的第八NMOS管的源极和所述的第九NMOS管的漏极连接，所述的第九NMOS管的源极接地，所述的第十NMOS管的源极和所述的第十一NMOS管的漏极连接，所述的第十一NMOS管的源极接地。
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