KR100573073B1

KR100573073B1 - 2비트 이진 비교기 및 이를 이용한 이진 비교 장치

Info

Publication number: KR100573073B1
Application number: KR1020040059527A
Authority: KR
Inventors: 이용섭
Original assignee: 매그나칩 반도체 유한회사
Priority date: 2004-07-29
Filing date: 2004-07-29
Publication date: 2006-04-24
Also published as: JP2006042308A; KR20060010924A; US7271703B2; TWI360076B; JP4537868B2; US20060022864A1; TW200606705A

Abstract

본 발명은 인에이블신호를 이용하여 전력소모를 줄일 수 있고, 차지하는 면적을 줄일 수 있는 2비트 2진 비교기를 제공하고, 동작속도를 개선할 수 있는 2진 비교 장치를 제공함에 있다.

상기의 목적을 달성하기 위한 본 발명의 2비트 이진 비교기는, 제1 및 제2 노드; 인에이블신호를 인가받기 위한 인에이블입력단자; 비교 대상의 두 입력신호를 인가받기 위한 제1 및 제2 입력단자; 소스측은 각각 상기 제1 및 제2 입력단자와 연결되고, 게이트측은 서로 상대측의 소스단과 연결되며, 드레인측은 상기 제1 노드에 연결되는 제1 및 제2 피모스 트랜지스터; 각각 상기 제1 및 제2 입력신호에 제어되고, 일측이 상기 제1 노드에, 타측이 접지측에 연결되는 직렬연결된 제1 및 제2 엔모스 트랜지스터; 상기 인에이블신호에 제어되고, 소스측은 상기 제1 노드에 연결되며, 드레인측은 상기 제2 노드에 연결되는 제3 엔모스 트랜지스터; 및 상기 인에이블신호에 제어되고, 소스측은 전원전압측에, 드레인측은 상기 제2 노드에 연결되는 제3 피모스 트랜지스터를 포함한다.

이진 비교기, 씨모스, 배타적 부정논리합, XNOR

Description

2비트 이진 비교기 및 이를 이용한 이진 비교 장치{2 BITS BINARY COMPARATOR AND BINARY COMPARATING DEVICE USING IT}

도 1의 일반적인 이진 비교 장치,

도 2의 2비트 비교기,

도 3A는 본 발명에 따른 2비트 이진 비교기의 구체 회로도,

도 3B는 도 3A의 심벌,

도 4는 본 발명에 따른 이진 비교 장치,

도 5는 본 발명의 2비트 이진 비교기의 시뮬레이션 파형도.

본 발명은 2비트 2진 비교기 및 이를 이용한 2진 비교 장치에 관한 것으로, 디지털 논리 회로의 설계 분야에서 적용 가능하다.

디지털 논리 회로의 설계에서 사용되는 이진 비교 장치는 설계자의 의도에 따라 여러 가지 형태를 가지고 있다.

예를 들어, 도 1의 일반적인 이진 비교 장치는 병렬연결된 복수의 배타적 부정 논리합(XNOR)을 논리 결합, 구체적으로는 논리곱하는 형태를 띈다. 즉, 두개의 신호(A0, B0)를 입력으로 하는 제1 익스클루시브 노아 게이트(110), 두개의 신호(A1, B1)를 입력으로 하는 제2 익스클루시브 노아 게이트(111), 두개의 신호(A2, B2)를 입력으로 하는 제3 익스클루시브 노아 게이트(112), 두개의 신호(A3, B3)를 입력으로 하는 제4 익스클루시브 노아 게이트(113), 제1 및 제2 익스클루시브 노아 게이트(110, 111)의 출력을 입력으로 하는 제1 앤드 게이트(115), 제3 및 제4 익스클루시브 노아 게이트(112, 113)의 출력을 입력으로 하는 제2 앤드 게이트(116), 및 제1 및 제2 앤드 게이트(115, 116)의 출력을 입력으로 하는 제3 앤드 게이트(117)를 포함한다.

그런데, 이와 같이 구성된 2진 비교 장치는, 각각의 입력 신호가 천이할 때 전체 비트들이 일치하지 않는다 하더라도 하나 이상의 익스클루시브 노아 게이트의 입력이 일치한다면, 일치하는 익스클루시브 노아 게이트의 출력신호 레벨이 천이하여 천이 전류가 발생하면서 전력 소모가 일어난다. 특히 비교하고자 하는 신호가 카운터로부터 출력되는 카운트 신호와 같이 주기적이고 순차적으로 변하는 신호인 경우, 전체가 일치하지 않더라도 카운트신호가 변할 때마다 천이 전류가 발생하여 전력 소모가 일어나게 되는 문제점이 있다.

상기 문제점을 개선하기 위하여 도 2에 보이는 바와 같이, 인에이블 신호가 입력되는 경우에만 입력되는 두 신호를 비교하기 위한 2비트 비교기가 제시되었다(미국등록특허공보 4797650호 도 1 참조).

도 2의 2비트 비교기는 다음과 같이 동작한다. 캐리 인 단자(210)가 "H"상태이면, MOSFET 211과 217이 모두 턴온되고, 제1 비트(IN1)는 저전위이면, MOSFET 221은 턴오프되고, MOSFET 226은 턴온된다. 제2 비트(IN2)가 "L"상태이면, MOSFET 220과 225는 턴오프된다. 그러면 캐리 아웃 단자(212)는 IN2 BAR 상의 고전위를 트랜지스터 226과 217를 통해 출력하고, 회로는 정확하게 그 비트들의 동일함을 지시하게 된다.

반면, 제1 비트(IN2)가 "H"상태이면, MOSFET 220과 225는 턴온되고, IN2 BAR 상에는 저전위가 인가된다. 그러면, 캐리 아웃 단자(212)는 세 경로(MOSFET 26과 217, MOSFET 225와 217 그리고 MOSFET 211과 220)를 통해 접지 전압에 연결되어 접지 전위를 출력하고, 정확하게 그 비트들의 불일치를 지시하게 된다.

그런데, 도 2와 같은 2비트 비교기는 9개의 모스 트랜지스터와 1개의 인버터를 사용한다. 즉, 1개의 인버터는 2개의 트랜지스터를 사용하므로 11개의 트랜지스터를 사용하기 때문에 레이아웃에서 면적을 많이 차지하게 된다는 문제점이 있다.

또한 도 1과 같은 구조를 갖는 전체가 일치할 경우, 출력신호가 복수의 단을 거치게 됨으로써 동작속도가 감소하게 된다는 문제점이 있다.

본 발명의 목적은 인에이블신호를 이용하여 전력소모를 줄일 수 있고, 차지하는 면적을 줄일 수 있는 2비트 2진 비교기를 제공함에 있다.

또한, 본 발명의 다른 목적은 동작속도를 개선할 수 있는 2진 비교 장치를 제공함에 있다.

바람직하게는, 상기 제2 노드의 논리값을 입력받아 반전시키기 위한 인버터를 더 포함한다.

또한, 본원의 이진 비교 장치는, 전원전압을 인에이블신호로 이용하여 제1 및 제2 입력신호를 논리결합하기 위한 제1 2비트 이진 비교기; 및 상기 제1 2비트 이진 비교기의 출력을 인에이블신호로 이용하여 제3 및 제4 입력신호를 논리결합하기 위한 제2 2비트 이진 비교기를 포함하고, 상기 제1 및 제2 2비트 이진 비교기는 제2항의 2비트 이진 비교기로 구성된다.

본 발명의 2 비트 이진 비교기에 인에이블 단자를 추가하여 전단의 2비트 이진 비교기의 입력신호가 일치하여야만 비교동작을 수행할 수 있도록 한다. 따라서, 해당 2비트 이진 비교기의 입력 비트가 일치하더라도 전단의 2비트 이진 비교기의 입력 비트가 일치하지 않으면 비교기의 출력이 변화하지 않는다. 이에 따라 불필요한 천이 전류의 발생을 방지할 수 있다. 또한 최종단의 비교기의 출력이 비교기 전체의 출력이 되므로 전달 지연이 개선된다.

이하 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하기 로 한다. 이에 앞서, 본 명세서 및 청구범위에 사용된 용어나 단어는 통상적이거나 사전적인 의미로 한정해서 해석되어서는 아니되며, 발명자는 그 자신의 발명을 가장 최선의 방법으로 설명하기 위해 용어의 개념을 적절하게 정의할 수 있다는 원칙에 입각하여 본 발명의 기술적 사상에 부합하는 의미와 개념으로 해석되어야만 한다. 따라서, 본 명세서에 기재된 실시예와 도면에 도시된 구성은 본 발명의 가장 바람직한 일 실시예에 불과할 뿐이고 본 발명의 기술적 사상을 모두 대변하는 것은 아니므로, 본 출원시점에 있어서 이들을 대체할 수 있는 다양한 균등물과 변형예들이 있을 수 있음을 이해하여야 한다.

표 1은 본 발명에 따른 2비트 이진 비교기의 진리표(Truth Table)이다.

EN	A	B	Z
0	X	X	0
1	0	0	1
1	0	1	0
1	1	0	0
1	1	1	1

(X: don't care)

표 1에 보이는 바와 같이, 본 발명의 2비트 이진 비교기는 비교 동작의 가능 상태를 나타내는 인에이블신호(EN)가 입력되지 않으면 출력(Z)이 없고, 인에이블신호(EN)가 입력되어야 비로소 일반적인 익스클루시브 오아 게이트(XOR)와 같이 동작한다. 즉, 인에이블 신호가 "0"인 경우, 출력신호는 항상 "0"상태를 유지한다. 인에이블신호가 "1"이면 출력신호는 두 입력신호의 논리상태에 따라 달라지는데, 두 입력신호의 논리상태가 동일하면, "1"을 출력하고, 두 입력신호의 논리상태가 상이하면 "0"을 출력한다.

도 3A는 본 발명에 따른 2비트 이진 비교기의 구체 회로도이고, 도 3B는 도 3A의 심벌이다.

본 발명에 따른 2비트 이진 비교기의 구성 및 동작을 설명하면 다음과 같다.

제1 및 제2 P 채널 MOSFET(301, 302)의 소스측은 각각 입력단자(A, B)와 연결되고, 게이트측은 상대측의 소스단과 연결되며, 드레인측은 제1 노드(Node1)에 연결된다. 각각 입력신호(A, B)에 제어되는 직렬연결된 제1 및 제2 N 채널 MOSFET(303, 304)는 일측이 제1 노드(Node1)에, 타측이 접지측에 연결된다. 인에이블신호(EN)에 제어되는 제3 N 채널 MOSFET(305)의 소스측은 제1 노드(Node1)에 연결되고, 드레인측은 제2 노드(Node2)에 연결된다. 인에이블신호(EN)에 제어되는 제 3 P 채널 MOSFET(306)의 소스측은 전원전압(Vdd)측에, 드레인측은 제2 노드(Node2)에 연결된다. 그리고, 인버터(307)는 제2 노드(Node2)의 논리값을 입력받아 반전시킨다.

인에이블신호(EN)가 "0"인 경우, 제3 N 채널 MOSFET(305)은 턴오프되고, 제3 P 채널 MOSFET(306)은 턴온되어 노드2가 "1"이 되므로 출력(Z)은 "0"이 된다.

인에이블신호(EN)가 "1"인 경우, 제3 N 채널 MOSFET(305)은 턴온되고, 제3 P 채널 MOSFET(306)은 턴오프되므로 출력(Z)은 제1 노드(Node1)의 논리 레벨에 따라 결정된다. 예를 들어, 두 입력신호(A, B) 모두 "0"이면, 제1 및 제2 P 채널 MOSFET(301, 302)은 턴온되고, 제1 및 제2 N 채널 MOSFET(303, 304)은 턴오프되므로 제1 노드(Node1)는 "0"이 되고, 출력(Z)은 "1"이 된다. 혹은, 두 입력신호(A, B)가 각각 "1", "0"이면, 제1 P 채널 MOSFET(301)은 턴온, 제2 P 채널 MOSFET(302)은 턴오프, 제1 N 채널 MOSFET(303)은 턴오프, 제2 N 채널 MOSFET(304)은 턴온되므로 제1 노드(Node1)는 "1"이 되고, 출력(Z)은 "0"이 된다. 혹은, 두 입력신호(A, B) 모두 "1"이면, 제1 및 제2 P 채널 MOSFET(301, 302)은 턴오프되고, 제1 및 제2 N 채널 MOSFET(303, 304)은 턴온되므로 제1 노드(Node1)는 "0"이 되고, 출력(Z)은 "1"이 된다.

도 4는 본 발명에 따른 이진 비교 장치이다.

본 발명에 따른 이진 비교 장치는 전원전압에 의해 인에이블되어 제1 및 제2 입력신호를 논리결합하기 위한 제1 2비트 이진 비교기(401), 상기 제1 2비트 이진 비교기(401)의 출력에 인에이블되어 제3 및 제4 입력신호를 논리결합하기 위한 제2 2비트 이진 비교기(402)를 포함한다.

이와 같이 구성된 본 발명에 따른 이진 비교 장치는 다음과 같이 동작한다.

제1 및 제2 입력신호의 논리상태가 일치하면 제1 2비트 이진 비교기(401)가 "1"을 출력하고, 제2 2비트 이진 비교기(402)는 제1 2비트 이진 비교기(401)의 출력을 인에이블신호로 이용하여 제3 및 제4 입력신호의 논리상태가 일치하면 "1"을 출력한다. 제3 내지 제N 2비트 이진 비교기(403, ..., 40N)도 제2 2비트 이진 비교기(402)와 마찬가지로 동작한다. 따라서 전체 비교기의 천이 동작 수가 감소하여 전력소모가 감소한다. 특히 순차적으로 값이 바뀌는 업/다운 카운터로부터 입력받는 경우 최적의 동작 상태를 얻을 수 있다. 즉, 업 카운터로부터 입력받는 경우, 최상위 비트를 제1 2비트 이진 비교기에 입력하고, 차례대로 제2 2비트 이진 비교기 내지 제N 2비트 이진 비교기에 입력하게 되면 최상위 비트로부터 최하위 비트까지 입력값이 변하기 때문에 최소 N번의 비교기 천이 동작으로 최종 출력을 얻을 수 있다. 따라서 신속한 비교 동작이 가능하다.

도 5는 본 발명의 2비트 이진 비교기의 시뮬레이션 파형도이다.

인에이블신호(EN)가 "0"인 경우에는 출력이 "0"이고, 인에이블신호(EN)가 "1"인 경우에 출력이 있음을 알 수 있다.

이상과 같이, 본 발명은 비록 한정된 실시예와 도면에 의해 설명되었으나, 본 발명은 이것에 의해 한정되지 않으며 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에 의해 본 발명의 기술사상과 아래에 기재될 특허청구범위의 균등범위 내에서 다양한 수정 및 변형이 가능함은 물론이다.

상기와 같은 구성에 따라 본 발명은 인에이블신호를 이용하므로 불필요한 천이 전류의 발생을 방지할 수 있어 전력소모를 줄일 수 있고, 2비트 이진 비교기를 6개의 트랜지스터와 1개의 인버터, 즉 8개의 트랜지스터를 사용하여 구성하므로 차지하는 면적이 줄어든다. 또한, 본 발명에 따른 2진 비교 장치는 전달 지연이 개선되어 동작속도가 향상된다.

Claims

제1 및 제2 노드;

인에이블신호를 인가받기 위한 인에이블입력단자;

비교 대상의 두 입력신호를 인가받기 위한 제1 및 제2 입력단자;

소스측은 각각 상기 제1 및 제2 입력단자와 연결되고, 게이트측은 서로 상대측의 소스단과 연결되며, 드레인측은 상기 제1 노드에 연결되는 제1 및 제2 피모스 트랜지스터;

각각 상기 제1 및 제2 입력신호에 제어되고, 일측이 상기 제1 노드에, 타측이 접지측에 연결되는 직렬연결된 제1 및 제2 엔모스 트랜지스터;

상기 인에이블신호에 제어되고, 소스측은 상기 제1 노드에 연결되며, 드레인측은 상기 제2 노드에 연결되는 제3 엔모스 트랜지스터; 및

상기 인에이블신호에 제어되고, 소스측은 전원전압측에, 드레인측은 상기 제2 노드에 연결되는 제3 피모스 트랜지스터

를 포함하는 2비트 이진 비교기.
제1항에 있어서,

상기 제2 노드의 논리값을 입력받아 반전시키기 위한 인버터

를 더 포함하는 2비트 이진 비교기.
전원전압을 인에이블신호로 이용하여 제1 및 제2 입력신호를 논리결합하기 위한 제1 2비트 이진 비교기; 및

상기 제1 2비트 이진 비교기의 출력을 인에이블신호로 이용하여 제3 및 제4 입력신호를 논리결합하기 위한 제2 2비트 이진 비교기를 포함하고,

상기 제1 및 제2 2비트 이진 비교기는 제2항의 2비트 이진 비교기로 구성된 이진 비교 장치.