KR100622815B1 - 반가산기 - Google Patents

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Abstract

본 발명에 따른 반가산기는 2개의 입력 A, B에 대한 합 출력 S와 캐리 출력 C를 출력한다. 반가산기는 입력 A와 이 입력 A가 제1 인버터를 통해 반전된 신호 A/를 입력으로 하며 입력 B와 이 입력 B가 제2 인버터를 통해 반전된 신호 B/를 제어 신호로 하는 제1 전달 소자와, 입력 B와 접지 신호를 입력으로 하며 상기 합출력 S와 이 합출력 S가 제3 인버터를 통해 반전된 신호 S/를 제어 신호로 하는 제2 전달 소자를 포함한다. 여기서 제1 전달 소자는 제어 신호 B의 값이 '1'이면 상기 반전된 신호 A/를 합출력 S로 출력하고, 제어 신호 B의 값이 '0'이면 신호 A를 합출력 S로 출력하며, 제2 전달 소자는 합출력 S가 '1'이면 접지 신호를 캐리 출력 C로 출력하고, 합출력 S가 '0'이면 신호 B를 캐리 출력 C로 출력한다. 제1 전달 소자와 제2 전달 소자는 각각 하나의 nMOS 트랜지스터와 pMOS 트랜지스터 쌍으로 된 전달 게이트 2개를 포함하여 구성된다. 반가산기를 이렇게 구성하면, 트랜지스터의 수를 절반으로 줄일 수 있다.
반가산기(half adder), 전달 게이트

Description

반가산기{Half Adder}
도 1은 종래 반가산기 논리 게이트의 구성을 나타내는 회로도.
도 2는 종래 반가산기의 트랜지스터 회로 구성도.
도 3은 본 발명에 따른 반가산기를 구성하는 논리 게이트의 회로도
도 4는 본 발명에 따른 반가산기의 트랜지스터 회로 구성도.
본 발명은 반가산기 논리 회로에 관한 것으로서, 좀 더 구체적으로는 논리 회로를 구성하는 단위 소자(트랜지스터)의 개수를 크게 줄일 수 있는 반가산기 회로 구성에 관한 것이다.
반가산기(half adder)는 입력 변수인 두 개의 이진수 Ａ와 Ｂ를 더하여 합(S)과 자리 올림수(C 또는 캐리(carry))를 산출하는 논리 회로이다. 반가산기는 전가산기(full adder)와 달리 캐리를 가산 입력 비트로 사용하지 않는다. 이러한 반가산기는 연산 장치에서 부분 가산기를 구성하는 가장 기본적인 요소이다. 반가산기는 연산 장치 뿐만 아니라, 디지털 신호 처리 장치에 널리 사용되고 있는 기본적인 블록으로서 특히 정보화 시대에 다량의 정보 신호를 좀 더 신속하게 처리하는 새로운 데이터 처리 방식에 그 활용 범위가 높다.
도 1은 종래 반가산기 논리 게이트의 구성을 나타내는 회로도이다.
종래 반가산기(10)는 1개의 XOR 게이트 및 1개의 AND 게이트(22)로 구성되어 2개의 이진 입력 A, B에 대해 합(S)와 캐리(C)를 출력한다. XOR 게이트는 2개의 인버터(inverter) 게이트(12, 14)와 2개의 OR 게이트(16, 18) 및 1개의 AND 게이트(20)로 구성되어 있다. 이렇게 구성된 종래 반가산기에서 2개의 입력과 2개의 출력에 대한 진리표는 아래 표 1과 같다.
입력 출력
A B 합(Sum) 자리 올림수(Carry)
0 0 0 0
0 1 1 0
1 0 1 0
1 1 0 1
이러한 진리표로부터 다음과 같은 논리 함수를 구할 수 있다.
합을 나타내는 논리 함수: S = A + B
자리 올림수를 나타내는 논리 함수 : C = A · B
종래 반가산기(10)를 반도체 웨이퍼에 제조하기 위해서는 도 2에 나타낸 것처럼, 모두 28개의 트랜지스터(T1~T28)가 필요하다. 도 2에서 pMOS 트랜지스터 T1과 nMOS 트랜지스터 T2는 도 1의 인버터(14)이고, 트랜지스터 T3과 트랜지스터 T4는 인버터(12)이다. 또한, 트랜지스터 T5~T10은 OR 게이트(16)이고, 트랜지스터 T11~T16은 OR 게이트(18)이며, 트랜지스터 T17~T22은 AND 게이트(20)이고, 트랜지 스터 T23~T28은 AND 게이트(22)이다. 입력 단자 A는 인버터(12, 14)와 OR 게이트(16)에 연결되고 입력 단자 B는 인버터(12, 14)와 AND 게이트(22)에 연결되고, AND 게이트(20)의 출력은 반가산기(10)의 합 출력이며, AND 게이트(22)의 출력은 반가산기(10)의 캐리 출력이다.
이처럼 많은 수의 트랜지스터를 사용하여 반가산기를 구성하는 종래 기술은 IC (Integrated Circuit) 소자의 고집적화 시대에는 비효율적이며, 연산 입력 비트(즉, 반가산기의 입력 비트)가 증가하면 증가할수록 반가산기에 필요한 트랜지스터의 개수도 많아진다. 이것은 결국 IC 칩 내에서 반가산기가 면적을 많이 차지하게 되고 회로 내의 임계 패스 지연(pass delay)으로 시스템 성능에도 나쁜 영향을 준다.
본 발명의 목적은 반가산기를 구성하는 트랜지스터의 개수를 줄이는 것이다.
본 발명의 다른 목적은 반가산기를 좀 더 작은 면적으로 구현할 수 있고, 임계 패스 지연으로 인한 문제를 해결하는 것이다.
본 발명의 다른 목적은 반가산기를 포함하는 시스템의 데이터 처리 속도를 높이고, 성능을 개선하며 칩 레이아웃 크기를 줄이는 것이다.
본 발명에 따른 반가산기는 2개의 입력 A, B에 대한 합 출력 S와 캐리 출력 C를 출력한다. 반가산기는, 입력 A와 이 입력 A의 반전된 신호 A/를 입력으로 하며 입력 B와 이 입력 B의 반전된 신호 B/를 제어 신호로 하는 제1 전달 소자와, 입력 B와 접지 신호를 입력으로 하며, 합출력 S와 이 합출력 S의 반전된 신호 S/를 제어 신호로 하는 제2 전달 소자를 포함한다. 제1 전달 소자는 제어 신호 B의 값이 '1'이면 상기 반전된 신호 A/를 합출력 S로 출력하고, 제어 신호 B의 값이 '0'이면 신호 A를 합출력 S로 출력하며, 제2 전달 소자는 합출력 S가 '1'이면 접지 신호를 캐리 출력 C로 출력하고, 합출력 S가 '0'이면 신호 B를 캐리 출력 C로 출력한다.
여기서, 제1 전달 소자와 제2 전달 소자는 각각 하나의 nMOS 트랜지스터와 pMOS 트랜지스터 쌍으로 된 전달 게이트 2개를 포함하여 구성되며, 상기 반전된 신호 A/는 입력 A가 제1 인버터를 통해 반전된 신호이며, 상기 반전된 신호 B/는 입력 B가 제2 인버터를 통해 반전된 신호이며, 상기 반전된 신호 S/는 제1 전달 소자의 출력이 제3 인버터를 통해 반전된 신호이다.
구현예
이하, 도면을 참조로 본 발명의 구현예에 대해 설명한다.
도 3은 본 발명에 따른 반가산기를 구성하는 논리 게이트의 회로도이다.
도 3에서 보는 것처럼 본 발명에 따른 반가산기(50)는 3개의 인버터(52, 54, 58)와 2개의 전달 게이트(56, 60)로 구성되어 있다.
입력 단자 A는 제1 인버터(52)의 입력과 제1 전달 소자(56)의 입력에 연결된다. 제1 인버터(52)의 출력은 제1 전달 소자(56)의 입력에 연결된다. 따라서, 제1 전달 소자(56)에는 신호 a와 a/가 입력된다. 한편, 입력 단자 B의 비트는 이것이 반전되지 않은 상태의 값 및 반전된 값 (b, b/) 모두가 제1 전달 소자(56)의 제어 신호로 제공된다. 즉, 입력 단자 B를 제1 전달 소자(56)에 곧바로 연결되게 하여 제어 신호 b를 제공함 동시에, 제2 인버터(54)를 통해 반전된 입력 단자 B의 값 b/도 제1 전달 소자(56)에 제어 신호로 공급되도록 한다. 제1 전달 소자(56)는 제어 신호 중 그 값이 '0'인 제어 신호에 대해서는 a를 출력하고, 그 값이 '1'인 제어 신호에 대해서는 a의 반전된 신호 즉, a/을 출력하도록 구성된다. 제1 전달 소자(56) 의 출력값 s는 반가산기(50)의 합(Sum) 출력이다.
입력 단자 A, B와 제1 전달 소자(56)가 이렇게 연결되어 구성된 본 발명의 반가산기(50)에서는 입력 비트 B가 입력 비트 A의 제어 신호로 사용된다. 즉, 앞에서 설명한 것처럼, 입력 비트 B의 값이 '1'인 경우에는 입력 비트 A의 반전값이 반가산기(50)의 합 출력이 되도록 하고, 입력 비트 B의 값이 '0'인 경우에는 입력 비트 A의 값이 그대로 합 출력이 되도록 한다.
다음으로, 본 발명에 따른 반가산기(50)의 캐리 출력에 대해 설명한다.
도 3에서 보는 것처럼 캐리 출력은 접지 값(즉, '0'의 값)과 입력 단자 B의 신호 b를 입력으로 하고, 합 출력 S와 반전된 합 출력 S/을 제어 신호로 하는 제2 전달 소자(60)를 통해 얻는다. 즉, 제2 전달 소자(60)는 입력 신호 b와 접지 값을 입력으로 하고, 제1 전달 소자(56)의 출력 S와 제3 인버터(58)를 통해 반전된 비트 S/를 제어 신호로 사용하여 그 출력이 반가산기(50)의 캐리 출력이 되도록 구성된다. 제어 신호 S의 값이 '1'이면 접지 값이 제2 전달 소자(60)의 출력이 되고, 제어 신호 S의 값이 '0'이면 입력 단자 B의 신호 b가 제2 전달 소자(60)의 출력이 된다.
제2 전달 소자(60)를 이렇게 구성하면, 제어 신호 B에 의해 얻은 출력값(즉, 합 출력)을 제어값으로 하여 캐리 출력을 얻을 수 있다. 즉, 반가산기(50)의 합 출력이 '1'이면 캐리 출력은 접지값 '0'이 되고 제어값이 '0'이면 캐리 출력은 입력 비트 B의 값이 되도록 한다.
이러한 본 발명에 따른 반가산기의 트랜지스터 구성은 도 4에 나타낸 바와 같이 구현할 수 있다.
도 4에서 VDD와 접지 사이에 직렬로 연결된 pMOS 트랜지스터 T1과 nMOS 트랜지스터 T2는 도 3의 제1 인버터 게이트(52)이고, 트랜지스터 T3, T4는 제2 인버터(54)를 구성한다. 제1 전달 소자(56)는 도 4에 나타낸 것처럼, 하나의 nMOS 트랜지스터 T5와 하나의 pMOS 트랜지스터 T6로 구성된 전달 게이트와, 하나의 nMOS 트랜지스터 T7과 하나의 pMOS 트랜지스터 T8로 된 전달 게이트 2개로 구성될 수 있다. 트랜지스터 T5, T6의 소스/드레인은 제1 인버터(52)의 출력과 제3 인버터(58)의 입력 사이에 연결되어 트랜지스터 T5, T6가 반전 신호 b/의 전달 소자를 구성하고, 이와 마찬가지로 트랜지스터 T7, T8의 소스/드레인은 입력 단자 A와 제3 인버터(58)의 입력 사이에 연결되어 트랜지스터 T7, T8이 신호 b의 전달 소자를 구성하도록 한다. nMOS 트랜지스터 T5, T7의 게이트 단자는 신호 b에 공통으로 연결되어 있고, pMOS 트랜지스터 T6, T8의 게이트 단자는 신호 b/에 공통으로 연결되어 있다.
이처럼 본 발명의 전달 소자에서 nMOS 트랜지스터와 pMOS 트랜지스터 쌍을 이용하여 하나의 비트 전달을 하는 목적은 pMOS와 nMOS의 턴온 시간 차이로 인한 비트 전달 시간 차이를 없애고 좀 더 원활한 신호의 전송을 위한 것이다. 그러나, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자라면, 전달 소자를 반드시 nMOS, pMOS 트랜지스터 쌍으로 구성하여야만 반가산기의 논리 동작이 가능한 것은 아니라는 점을 쉽게 이해할 수 있을 것이다. 따라서, 신호 a에 대해 pMOS 또는 nMOS 트랜지스터 하나만 연결되도록 하고, 신호 a/에 대해서는 신호 a에 대한 트랜지스터와 반대의 트랜지스터가 연결되도록 하여 제1 전달 소자(56)를 구성하는 것도 본 발명의 범위에 포함된다.
도 4에서 제1 전달 소자(56)의 출력을 게이트 입력으로 하는 트랜지스터 T9, T10은 제3 인버터(58)를 구성하고, 트랜지스터 T11~T14는 제2 전달 소자(60)를 구성한다. 제2 전달 소자(60)는 제1 전달 소자(56)와 그 내부 구성이 동일하며, 입력 신호를 b와 접지로 하고, 합 출력 S와 반전된 합 출력 S/를 제어 신호로 하며, 그 출력이 반가산기(50)의 캐리 출력으로 된다는 점에서만 차이가 있다.
이와 같이 구성된 반가산기(50)의 게이트와 트랜지스터 동작은 다음과 같다.
(1) 입력 비트 A와 입력 비트 B가 모두 '0'인 경우
제1 전달 소자(56)의 제어 신호 b는 '0'이고 반전된 신호 b/는 '1'이므로 제1 전달 소자(56)의 pMOS 트랜지스터 T7과 nMOS T8은 턴온되고, nMOS 트랜지스터 T5와 pMOS 트랜지스터 T6은 턴오프된다. 따라서, 제1 전달 소자(56)의 입력 신호 a가 제1 전달 소자(56)의 출력으로 전달된다. 제1 전달 소자(56)의 출력은 합출력과 연결되어 있으므로, 입력 신호 a가 반가산기(50)의 합출력 '0'이 된다. 한편, 제2 전달 소자(60)의 제어 신호 S는 '0'이고 반전된 신호 S/는 '1'이므로 제2 전달 소자(60)의 nMOS 트랜지스터 T13과 pMOS T14는 턴온되고, nMOS 트랜지스터 T11와 pMOS 트랜지스터 T12는 턴오프된다. 따라서, 입력 신호 b가 제2 전달 소자(60)의 출력으로 전달된다. 제2 전달 소자(60)의 출력은 캐리 출력과 연결되어 있으므로, 입력 신호 b가 반가산기(50)의 캐리 출력 '0'이 된다.
(2) 입력 비트 A가 '0'이고 입력 비트 B가 '1'인 경우
제1 전달 소자(56)의 제어 신호 b는 '1'이고 반전된 신호 b/는 '0'이므로 제1 전달 소자(56)의 pMOS 트랜지스터 T7과 nMOS T8은 턴오프되고, nMOS 트랜지스터 T5와 pMOS 트랜지스터 T6은 턴온된다. 따라서, 입력 비트의 반전된 신호 a/가 제1 전달 소자(56)의 출력으로 전달된다. 제1 전달 소자(56)의 출력은 합출력과 연결되어 있으므로, 입력 신호 a/가 반가산기(50)의 합출력 '1'이 된다. 한편, 제2 전달 소자(60)의 제어 신호 S는 '1'이고 반전된 신호 S/는 '0'이므로 제2 전달 소자(60)의 nMOS 트랜지스터 T13과 pMOS T14는 턴오프되고, nMOS 트랜지스터 T11와 pMOS 트랜지스터 T12는 턴온된다. 따라서, 접지값 '0'이 제2 전달 소자(60)의 출력으로 전달된다. 제2 전달 소자(60)의 출력은 캐리 출력과 연결되어 있으므로, 반가산기(50)의 캐리 출력은 '0'이 된다.
(3) 입력 비트 A가 '1'이고 입력 비트 B가 '0'인 경우
제1 전달 소자(56)의 제어 신호 b는 '0'이고 반전된 신호 b/는 '1'이므로 제1 전달 소자(56)의 pMOS 트랜지스터 T7과 nMOS T8은 턴온되고, nMOS 트랜지스터 T5와 pMOS 트랜지스터 T6은 턴오프된다. 따라서, 제1 전달 소자(56)의 입력 신호 a가 제1 전달 소자(56)의 출력으로 전달된다. 제1 전달 소자(56)의 출력은 합출력과 연결되어 있으므로, 입력 신호 a가 반가산기(50)의 합출력 '1'이 된다. 한편, 제2 전달 소자(60)의 제어 신호 S는 '1'이고 반전된 신호 S/는 '0'이므로 제2 전달 소자(60)의 nMOS 트랜지스터 T13과 pMOS T14는 턴오프되고, nMOS 트랜지스터 T11와 pMOS 트랜지스터 T12는 턴온된다. 따라서, 접지값 '0'이 제2 전달 소자(60)의 출력으로 전달되고, 반가산기(50)의 캐리 출력 '0'이 된다.
(4) 입력 비트 A와 입력 비트 B가 모두 '1'인 경우
제1 전달 소자(56)의 제어 신호 b는 '1'이고 반전된 신호 b/는 '0'이므로 제1 전달 소자(56)의 pMOS 트랜지스터 T7과 nMOS T8은 턴오프되고, nMOS 트랜지스터 T5와 pMOS 트랜지스터 T6은 턴온된다. 따라서, 제1 전달 소자(56)의 입력 신호 a/가 제1 전달 소자(56)의 출력으로 전달되어, 반가산기(50)의 합출력 '0'이 된다. 한편, 제2 전달 소자(60)의 제어 신호 S는 '0'이고 반전된 신호 S/는 '1'이므로 제2 전달 소자(60)의 nMOS 트랜지스터 T13과 pMOS T14는 턴온되고, nMOS 트랜지스터 T11와 pMOS 트랜지스터 T12는 턴오프된다. 따라서, 입력 신호 b가 제2 전달 소자(60)의 출력으로 전달된다. 제2 전달 소자(60)의 출력은 캐리 출력과 연결되어 있으므로, 입력 신호 b가 반가산기(50)의 캐리 출력 '1'이 된다.
따라서, 도 3과 도 4를 참조로 설명한 본 발명의 반가산기(50)의 동작은 앞에서 설명했던 종래 반가산기와 논리 동작이 같으며, 그 진리표도 위의 표 1과 동일하다. 도 3과 도 4에서 보는 것처럼, 본 발명의 반가산기에서는 그 동작 제어를 위해 외부로부터 추가의 신호를 공급받지 않고, 원래 반가산기에 입력된 신호만을 이용하면서도 내부동작을 제어할 수 있다.
본 발명에 따르면 종래 28개의 트랜지스터 필요했던 반가산기를 그 절반인 14개의 트랜지스터만 사용하여 구성할 수 있으므로, 반가산기가 IC 칩에서 차지하는 면적을 획기적으로 줄일 수 있다.
또한, 트랜지스터의 개수를 줄임으로써 연산 수행에서 임계 패스 지연을 줄일 수 있고, 데이터 처리 지연 시간을 단축할 수 있으므로, 시스템의 데이터 처리 속도를 높이고 성능을 개선하며 칩 레이아웃 크기를 줄일 수 있다.

Claims (5)

  1. 2개의 입력 A, B에 대한 합 출력 S와 캐리 출력 C를 출력하는 반가산기로서,
    입력 A와 이 입력 A의 반전된 신호 A/를 입력으로 하며, 입력 B와 이 입력 B의 반전된 신호 B/를 제어 신호로 하는 제1 전달 소자와
    입력 B와 접지 신호를 입력으로 하며, 상기 합출력 S와 이 합출력 S의 반전된 신호 S/를 제어 신호로 하는 제2 전달 소자를 포함하며,
    상기 제1 전달 소자는 제어 신호 B의 값이 '1'이면 상기 반전된 신호 A/를 합출력 S로 출력하고, 제어 신호 B의 값이 '0'이면 신호 A를 합출력 S로 출력하며, 상기 제2 전달 소자는 합출력 S가 '1'이면 접지 신호를 캐리 출력 C로 출력하고, 합출력 S가 '0'이면 신호 B를 캐리 출력 C로 출력하는 것을 특징으로 하는 반가산기.
  2. 삭제
  3. 제1항에서,
    제1 전달 소자와 제2 전달 소자는 각각 하나의 nMOS 트랜지스터와 pMOS 트랜지스터 쌍으로 된 전달 게이트 2개를 포함하여 구성되는 것을 특징으로 하는 반가산기.
  4. 제1항에서,
    상기 반전된 신호 A/는 입력 A가 제1 인버터를 통해 반전된 신호이며, 상기 반전된 신호 B/는 입력 B가 제2 인버터를 통해 반전된 신호이며, 상기 반전된 신호 S/는 제1 전달 소자의 출력이 제3 인버터를 통해 반전된 신호인 것을 특징으로 하는 반가산기.
  5. 2개의 입력 A, B에 대한 합 출력 S와 캐리 출력 C를 출력하는 반가산기로서,
    입력 A와 이 입력 A가 제1 인버터를 통해 반전된 신호 A/를 입력으로 하며, 입력 B와 이 입력 B가 제2 인버터를 통해 반전된 신호 B/를 제어 신호로 하는 제1 전달 소자와
    입력 B와 접지 신호를 입력으로 하며, 상기 합출력 S와 이 합출력 S가 제3 인버터를 통해 반전된 신호 S/를 제어 신호로 하는 제2 전달 소자를 포함하며,
    상기 제1 전달 소자는 제어 신호 B의 값이 '1'이면 상기 반전된 신호 A/를 합출력 S로 출력하고, 제어 신호 B의 값이 '0'이면 신호 A를 합출력 S로 출력하며, 상기 제2 전달 소자는 합출력 S가 '1'이면 접지 신호를 캐리 출력 C로 출력하고, 합출력 S가 '0'이면 신호 B를 캐리 출력 C로 출력하는 것을 특징으로 하는 반가산기.
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9239703B2 (en) 2013-07-10 2016-01-19 SK Hynix Inc. Full adder circuit

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