JPS6010816A - 差動論理回路 - Google Patents
差動論理回路Info
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- JPS6010816A JPS6010816A JP59028834A JP2883484A JPS6010816A JP S6010816 A JPS6010816 A JP S6010816A JP 59028834 A JP59028834 A JP 59028834A JP 2883484 A JP2883484 A JP 2883484A JP S6010816 A JPS6010816 A JP S6010816A
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/02—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components
- H03K19/173—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using elementary logic circuits as components
- H03K19/1733—Controllable logic circuits
- H03K19/1738—Controllable logic circuits using cascode switch logic [CSL] or cascode emitter coupled logic [CECL]
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- Physics & Mathematics (AREA)
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- Computer Hardware Design (AREA)
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- General Engineering & Computer Science (AREA)
- Mathematical Physics (AREA)
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［本発明の分野］
本発明は、論理回路技術、特に相補形の金属−酸化物一
半導体（０ＭＯ８）による論理回路の実施における固有
の制約を克服する差動論理回路技術に関する。
半導体（０ＭＯ８）による論理回路の実施における固有
の制約を克服する差動論理回路技術に関する。
［先行技術］
多くの文献において、超小形電子技術の発展が示されて
いる。例えば、１９７７年に出版された“Ｍｉｃｒｏｅ
ｌｅｃｔｒｏｎｉｃｓ”と題する５ｃｉｅｎｔｉ４ｊ、
ｃＡ＋ｎｅｒｉｃａｎでは、超重形電子素子、超大規模
集積（ＶＬＳＩ）回路形式でのそれらの素子の設Ｂ１及
び製造、並びにそれらの素子の将来の影響力について、
述べである。
いる。例えば、１９７７年に出版された“Ｍｉｃｒｏｅ
ｌｅｃｔｒｏｎｉｃｓ”と題する５ｃｉｅｎｔｉ４ｊ、
ｃＡ＋ｎｅｒｉｃａｎでは、超重形電子素子、超大規模
集積（ＶＬＳＩ）回路形式でのそれらの素子の設Ｂ１及
び製造、並びにそれらの素子の将来の影響力について、
述べである。
Ｉ Ｂ Ｍ Ｊｏｕｒｎａｌ ｏｆ Ｒｅ５ｅａｒｃｈ
ａｎｄ Ｄｅｖｅｌｏｐｍｅｎｔでは、１９８１年５
月発行の” Ｖ Ｌ Ｓ Ｉ ＣｉｒｃｕｉｔＤｅｓｉ
ｇｎ”、１９８２年５月発行の”ＰａｃｋａｇｉｎｇＴ
ｅｃｈｎｏｌｏｇｙ”及び１９８’２年９月発行の“Ｓ
ｅｍ１ｃｏｎｄｕｃｔｏｒ Ｍａｎｕｆａｃｔｕｒｉｎ
ｇ Ｔｅｃｈｎｏｌｏｇｙ”において、種々の超小形電
子技術について述べである。
ａｎｄ Ｄｅｖｅｌｏｐｍｅｎｔでは、１９８１年５
月発行の” Ｖ Ｌ Ｓ Ｉ ＣｉｒｃｕｉｔＤｅｓｉ
ｇｎ”、１９８２年５月発行の”ＰａｃｋａｇｉｎｇＴ
ｅｃｈｎｏｌｏｇｙ”及び１９８’２年９月発行の“Ｓ
ｅｍ１ｃｏｎｄｕｃｔｏｒ Ｍａｎｕｆａｃｔｕｒｉｎ
ｇ Ｔｅｃｈｎｏｌｏｇｙ”において、種々の超小形電
子技術について述べである。
０ＭＯ８技術は、Ｎチャンネル・デバイス及びＰチャン
ネル・デバイスの両方を同時に製造する点で、５ｃｉｅ
ｎｔｉｆｉｃ Ａｍａｒｉｃａｎに示されている金属−
酸化物一半導体（ＭＯＳ）技術とは区別される。
ネル・デバイスの両方を同時に製造する点で、５ｃｉｅ
ｎｔｉｆｉｃ Ａｍａｒｉｃａｎに示されている金属−
酸化物一半導体（ＭＯＳ）技術とは区別される。
他の半導体デバイス製造技術も、Ｓｃｉｅｎｔｉｆｉｃ
Ａｍｅｒｉｃａｎには示されている。例えば、その４２
ページには、コンピュータで制御しながら、光学技術を
用いてトポロジカル（Ｔｏｐｏｌｏｇｉｃａｌ）パター
ンを発生させることを含む多くのステップによって、大
規模集積、（ＬＳＩ）回路を製造できることが、示され
ている。
Ａｍｅｒｉｃａｎには示されている。例えば、その４２
ページには、コンピュータで制御しながら、光学技術を
用いてトポロジカル（Ｔｏｐｏｌｏｇｉｃａｌ）パター
ンを発生させることを含む多くのステップによって、大
規模集積、（ＬＳＩ）回路を製造できることが、示され
ている。
特に、マスク・スライスのレイアウト、論理セルのレイ
アウト及び超小形電子回路を高密度に集積する配置を含
む、超小形電子回路の製造に関する他の事項が、以下の
文献に示されている。
アウト及び超小形電子回路を高密度に集積する配置を含
む、超小形電子回路の製造に関する他の事項が、以下の
文献に示されている。
Ｉ ＢＭ ＴＤＢ、 Ｖｏｌ、８＋Ｎｏ、４、Ｓｅｐｔ
ｅｍｂｅｒ １９６５、ｐｐ、６４２−６４３には、久
方電圧を互いに近い値に制御して、カスコード（ｃａｓ
ｃｏｄａ） ・デコーダの入力に差動的に印加し、これ
によって最小の電力消失で高速動作させるカスコード・
デコーダが示しである。
ｅｍｂｅｒ １９６５、ｐｐ、６４２−６４３には、久
方電圧を互いに近い値に制御して、カスコード（ｃａｓ
ｃｏｄａ） ・デコーダの入力に差動的に印加し、これ
によって最小の電力消失で高速動作させるカスコード・
デコーダが示しである。
ＩＢＭ ＴＤＢ、Ｖｏｌ、１４、Ｎｏ、 １２、Ｍａｙ
１９７２、ＰＰ、 ３６８４−３６８５には、バイポー
ラ・トランジスタを用いた電流スイッチ回路において、
それらのバイポーラ・トランジスタに対し１対の交差接
続した電界効果トランジスタ（ＦＥＴ’）負荷を設ける
ことにより、低電力で正及び負の遷移について高速動作
させることが、示しである。
１９７２、ＰＰ、 ３６８４−３６８５には、バイポー
ラ・トランジスタを用いた電流スイッチ回路において、
それらのバイポーラ・トランジスタに対し１対の交差接
続した電界効果トランジスタ（ＦＥＴ’）負荷を設ける
ことにより、低電力で正及び負の遷移について高速動作
させることが、示しである。
ＩＢＭ ＴＤＢ、Ｖｏｌ、２３、Ｎｏ、 ７Ａ、 Ｄｅ
ｃｅｍｂｅｒ１９８０、ｐｐ、 ２８３３−２８３５に
は、手動設計と自動設計とを組合せて自動化することに
より。
ｃｅｍｂｅｒ１９８０、ｐｐ、 ２８３３−２８３５に
は、手動設計と自動設計とを組合せて自動化することに
より。
集積回路を最も優れた適応性で最も速く大量密度で製造
することが、示しである。
することが、示しである。
ＩＢＭ ＴＤＢ、Ｖｏｌ、２４、Ｎｏ、３、Ａｕｇｕｓ
ｔ １９８１、ｐｐ、１７０５−１７０６には、通常の
回路よりも少ない論理段でパリティの発生を容易にする
、カストマイズされた（ｃｕｓｔｏｍｉｚｅｄ）カスコ
ード電流スイッチ回路が、示しである。
ｔ １９８１、ｐｐ、１７０５−１７０６には、通常の
回路よりも少ない論理段でパリティの発生を容易にする
、カストマイズされた（ｃｕｓｔｏｍｉｚｅｄ）カスコ
ード電流スイッチ回路が、示しである。
［本発明の概要］
本発明の目的は、レイアウトの面積を増大させ ］性能
を低下させてしまうような、ＣＭＯＳ論理回路の実施に
おける固有の製約を克服する差動論理回路技術を提供す
ることである。
を低下させてしまうような、ＣＭＯＳ論理回路の実施に
おける固有の製約を克服する差動論理回路技術を提供す
ることである。
本発明は、次のような構成をなす差動論理回路である。
即ち、複数のトランジスタから成り各トランジスタに各
入力信号が印加される第１及び第２差動論理回路網と、
第１及び第２端子並びに制御端子を有する第１及び第２
負荷トランジスタとを備え、前記第１及び第２負荷トラ
ンジスタの第１端子が電源に接続され、前記第１負荷ト
ランジスタの第２端子及び前記第２負荷トランジスタの
制御端子が前記第１差動論理回路網の出力端子に接続さ
れ、前記第１負荷トランジスタの制御端子及び前記第２
負荷トランジスタの第２端子が前記第２差動論理回路網
の出力端子に接続された構成である。
入力信号が印加される第１及び第２差動論理回路網と、
第１及び第２端子並びに制御端子を有する第１及び第２
負荷トランジスタとを備え、前記第１及び第２負荷トラ
ンジスタの第１端子が電源に接続され、前記第１負荷ト
ランジスタの第２端子及び前記第２負荷トランジスタの
制御端子が前記第１差動論理回路網の出力端子に接続さ
れ、前記第１負荷トランジスタの制御端子及び前記第２
負荷トランジスタの第２端子が前記第２差動論理回路網
の出力端子に接続された構成である。
本発明によって、差動カスコード電流スイッチ（ＤＣＣ
８）論理として知られた論理をＣＭＯＳ技術に適用する
ことができる。これは、出力負荷抵抗体を例えばＰチャ
ンネルのような適切に接続したトランジスタに置換する
ことにより、行なう。
８）論理として知られた論理をＣＭＯＳ技術に適用する
ことができる。これは、出力負荷抵抗体を例えばＰチャ
ンネルのような適切に接続したトランジスタに置換する
ことにより、行なう。
また、例えば、論理回路網のＮＰＮＩ−ランジスタをＮ
チャンネルＦＥＴに直接置換することができる。
チャンネルＦＥＴに直接置換することができる。
そして、本発明によって、次のようにＤＣＣ８論理をＣ
ＭＯＳに直接マツプすることができるような設計概念が
提供される。即ち、通常のＣＭＯＳアプローチと公知の
ＤＣＣ８論理形式とから、回路構成を非常に簡単にする
ようにしてである。
ＭＯＳに直接マツプすることができるような設計概念が
提供される。即ち、通常のＣＭＯＳアプローチと公知の
ＤＣＣ８論理形式とから、回路構成を非常に簡単にする
ようにしてである。
このような設計概念を用いると、接地接続された回路で
の電流源が不要となり、また入力信号レベル変換器が不
要となる。
の電流源が不要となり、また入力信号レベル変換器が不
要となる。
さらに、本発明によって、次のようなことが見出される
。即ち、差動カスコード電圧スイッチ（ＤＣＶＳ）によ
り通常の実施の場合よりも少ない数のデバイスで、しか
も２つの極性の出力が次の計算に利用できるような利点
を判なって、プール関数を最適に計算することができる
という発見である。通常の実施の場合には、否定入力ｉ
数をインバータで発生しなければならない。大抵の場合
、このインバータのために、実際には、回路は複雑にな
って、デバイスの総数は増加することになる。
。即ち、差動カスコード電圧スイッチ（ＤＣＶＳ）によ
り通常の実施の場合よりも少ない数のデバイスで、しか
も２つの極性の出力が次の計算に利用できるような利点
を判なって、プール関数を最適に計算することができる
という発見である。通常の実施の場合には、否定入力ｉ
数をインバータで発生しなければならない。大抵の場合
、このインバータのために、実際には、回路は複雑にな
って、デバイスの総数は増加することになる。
［本発明の実施例］
第１Ａ図に、０ＭＯ８差動カスコード電圧スイッチの回
路を示す。この回路は、Ｐチャンネルの負荷デバイス１
及び２．ＮＭＯ８差動論理回路網３及びドレイン電圧Ｖ
ＤＤから成る。このＮＭＯ８差動論理回路網は、２つの
出力ノードＱとＱとを互にい逆極性にする。例えば、Ｑ
が正の電位なら、では負の負の電位である。従って、例
えばＱが正の電位なら、Ｐチャンネル・デバイス２は導
通せず、同時にては低い電位になるので、Ｐチャンネル
・デバイス１が導通することになる。
路を示す。この回路は、Ｐチャンネルの負荷デバイス１
及び２．ＮＭＯ８差動論理回路網３及びドレイン電圧Ｖ
ＤＤから成る。このＮＭＯ８差動論理回路網は、２つの
出力ノードＱとＱとを互にい逆極性にする。例えば、Ｑ
が正の電位なら、では負の負の電位である。従って、例
えばＱが正の電位なら、Ｐチャンネル・デバイス２は導
通せず、同時にては低い電位になるので、Ｐチャンネル
・デバイス１が導通することになる。
第１Ｂ図に、差動カスコード電流スイッチ回路を示す。
この回路は、ＰＮＰ トランジスタ６及び７、ＮＰＮ差
動論理回路網８、接地接続された電流源９、入力レベル
変換器１０及びコレクタ電圧ｖＣＣから成る。この回路
の動作は、第１Ａ図に示した回路の動作と全く似ている
。
動論理回路網８、接地接続された電流源９、入力レベル
変換器１０及びコレクタ電圧ｖＣＣから成る。この回路
の動作は、第１Ａ図に示した回路の動作と全く似ている
。
第２図に伝送関係（ｔｒａｎｓｍｉｓｓｉｏｎ ｆｕｎ
ｃｔｉｏｎ）〒のＰＭＯ８論理回路網１５及び伝送関数
ＴのＮＭＯ８論理回路網１６から成る単一終端のカスコ
ード電圧スイッチ論理（（１：ＶＳＬ）を示す。ＰＭＯ
８論理回路網が導通しているときには、、、 Ｎ Ｍ
Ｏ８論理回路網は導通しない。論理を０ＭＯ８で実施す
る主要な利点は、常にデュアル回路網が可能であり、一
方が導通して他方が導通しなり１ので、回路網でＤＣが
消失しないことである。
ｃｔｉｏｎ）〒のＰＭＯ８論理回路網１５及び伝送関数
ＴのＮＭＯ８論理回路網１６から成る単一終端のカスコ
ード電圧スイッチ論理（（１：ＶＳＬ）を示す。ＰＭＯ
８論理回路網が導通しているときには、、、 Ｎ Ｍ
Ｏ８論理回路網は導通しない。論理を０ＭＯ８で実施す
る主要な利点は、常にデュアル回路網が可能であり、一
方が導通して他方が導通しなり１ので、回路網でＤＣが
消失しないことである。
次に、以下の式によって定義されたプール関数の例を、
カルノー最小化（Ｋａｒｎａｕｇｈ ｍｉｎｉｍｉｚａ
ｔｉｏｎ）によって示す。
カルノー最小化（Ｋａｒｎａｕｇｈ ｍｉｎｉｍｉｚａ
ｔｉｏｎ）によって示す。
Ｑ＝ＡＢて百十τ（Ｂ＋Ｃ＋Ｄ）
真理表
プール式
％式％
積の合計が１つの０人力に対して１出力を与えるとき、
ＦＰ＝ＡＢＣＤ＋Ａ （１十で子方）
（ｉｔ）ＭＮＯＳについて
積の合計が１つの１人力に対してＯ出力を与えるとき
ＦＮ＝ＡＢＣＤ十Ａ （Ｂ＋Ｃ＋Ｄ）
先に真理表とともに示したプール論理関数を０ＭＯ８の
ＮＡＮＤで実施した例を、第３図に示す。
ＮＡＮＤで実施した例を、第３図に示す。
第３図の構成では、各エレメントを論理ブロック２０乃
至２４によって計算し、結果をＱとして出力している。
至２４によって計算し、結果をＱとして出力している。
第３図の構成では、論理回路網を２８個のデバイスで構
成することになる。なぜなら、論理ブロック２０乃至２
４では、入力変数当り２個のデバイスが存在しそれで、
１０個の入力変数及び４個の中間変数の例では、合計２
８個のデバイスが必要となる。
成することになる。なぜなら、論理ブロック２０乃至２
４では、入力変数当り２個のデバイスが存在しそれで、
１０個の入力変数及び４個の中間変数の例では、合計２
８個のデバイスが必要となる。
先に示したプール論理関数を通常の論理回路で実施した
例を、第４図に示す。第４図の構成にはＦＰ＝τＢＣＤ
＋Ａ （百＋て＋百）に対応するＰチャンネル・デバイ
スから成る部分３０とＦＮ＝τπて百＋Ａ （Ｂ＋Ｃ＋
Ｄ）に対応するＮチャンネル・デバイスから成る部分３
１とが含まれている。Ｐチャンネル・デバイス４０乃至
４７とＮチャンネル・デバイス５０乃至５７とは、デュ
アル回路網となっている。
例を、第４図に示す。第４図の構成にはＦＰ＝τＢＣＤ
＋Ａ （百＋て＋百）に対応するＰチャンネル・デバイ
スから成る部分３０とＦＮ＝τπて百＋Ａ （Ｂ＋Ｃ＋
Ｄ）に対応するＮチャンネル・デバイスから成る部分３
１とが含まれている。Ｐチャンネル・デバイス４０乃至
４７とＮチャンネル・デバイス５０乃至５７とは、デュ
アル回路網となっている。
第４図に示したような構成については、”Ｏｐｔｉｍａ
ｌ Ｌｏｙｏｕｔ ｏｆ ０ＭＯ８Ｆｕｎｃｔｉｏｎａ
ｌ Ａｒｒａｙｓ”ｂｙ Ｔａｋａｏ Ｕｈｅａｒａ
ａｎｄ Ｗｉｌｌｉａｍ Ｍ、 Ｖａｎ Ｃｌｅｅｍｐ
ｕｔ。
ｌ Ｌｏｙｏｕｔ ｏｆ ０ＭＯ８Ｆｕｎｃｔｉｏｎａ
ｌ Ａｒｒａｙｓ”ｂｙ Ｔａｋａｏ Ｕｈｅａｒａ
ａｎｄ Ｗｉｌｌｉａｍ Ｍ、 Ｖａｎ Ｃｌｅｅｍｐ
ｕｔ。
ＩＥＥＥ Ｔｒａｎｓａｃｔｉｏｎｓ ｏｎ Ｃｏｍｐ
ｕｔｅｒｓ、 Ｖｏｌ、 ｃ−３０゜Ｎｏ、５． Ｍａ
ｙ １９８１． ｐｐ、３０５−３１２を参照されたい
。
ｕｔｅｒｓ、 Ｖｏｌ、 ｃ−３０゜Ｎｏ、５． Ｍａ
ｙ １９８１． ｐｐ、３０５−３１２を参照されたい
。
第４図に示した論理回路網を差動のカスコード電圧スイ
ッチ論理（ＣＶＳＬ）で実施した例を、第５図に示す。
ッチ論理（ＣＶＳＬ）で実施した例を、第５図に示す。
第５図の構成には、第４図に示したＮチャンネル・デバ
イス５０乃至５７が含まれている。第４図に示したＰチ
ャンネル・デバイス４０乃至４７は、極性をＰチャンネ
ルからＮチャンネルに変えたデバイスに変更されており
、参照番号６０乃至６７で示されている。第４図のＰチ
ャンネル・デバイスから成る部分３０に対する入力変数
は、第５図ではそれらの補数となっているので、デバイ
ス５０乃至５７とデバイス６０乃至６７とは依然デュア
ル回路網となっている。その上、第１Ａ図のデバイス１
及び２に対応する２つのＰチャンネル・デバイス１ａ及
び２ａが存在する。論理デバイスについては、第５図の
実施例におけるデバイス数は、第４図の実施例と同じで
あり、さらに２つのデバイスが加わって合計１８個のデ
バイスを第５図の実施例では使用している。
イス５０乃至５７が含まれている。第４図に示したＰチ
ャンネル・デバイス４０乃至４７は、極性をＰチャンネ
ルからＮチャンネルに変えたデバイスに変更されており
、参照番号６０乃至６７で示されている。第４図のＰチ
ャンネル・デバイスから成る部分３０に対する入力変数
は、第５図ではそれらの補数となっているので、デバイ
ス５０乃至５７とデバイス６０乃至６７とは依然デュア
ル回路網となっている。その上、第１Ａ図のデバイス１
及び２に対応する２つのＰチャンネル・デバイス１ａ及
び２ａが存在する。論理デバイスについては、第５図の
実施例におけるデバイス数は、第４図の実施例と同じで
あり、さらに２つのデバイスが加わって合計１８個のデ
バイスを第５図の実施例では使用している。
このように第４図の実施例を第５図のような異なる形式
にリマツプする事により、適切な駆動を負荷デバイスに
与える出力Ｑ及びＱが達成される。
にリマツプする事により、適切な駆動を負荷デバイスに
与える出力Ｑ及びＱが達成される。
プール関数を実現するために論理のこのような簡単なり
マツピングでは２つのデバイスが余計に必要であるが、
それでも、次のような重要な利点がある。即ち、低利得
のＰ極性デバイスを直列接続するようなことはないので
、その様な直列接続の結果として実効電気幅（ｅｆｆｅ
ｃｔｉｖｅ ｅｌｅｃｔｒｉｃａｌｗｉｄｔｈ）が小さ
くなるために利得がさらに低下するようなことにはなら
ない利点である。そしてＰ極性デバイスのしきい値がバ
ンクゲート効果のために変調するようなことはない利点
である。なぜなら、デバイス１ａ及び２ａのソースは、
常に最も正の回路電位に接続されて、デバイス１ａ及び
２ａのしきい値をプロセス及びデバイスの定数によって
定まる値に保持することになるからである。
マツピングでは２つのデバイスが余計に必要であるが、
それでも、次のような重要な利点がある。即ち、低利得
のＰ極性デバイスを直列接続するようなことはないので
、その様な直列接続の結果として実効電気幅（ｅｆｆｅ
ｃｔｉｖｅ ｅｌｅｃｔｒｉｃａｌｗｉｄｔｈ）が小さ
くなるために利得がさらに低下するようなことにはなら
ない利点である。そしてＰ極性デバイスのしきい値がバ
ンクゲート効果のために変調するようなことはない利点
である。なぜなら、デバイス１ａ及び２ａのソースは、
常に最も正の回路電位に接続されて、デバイス１ａ及び
２ａのしきい値をプロセス及びデバイスの定数によって
定まる値に保持することになるからである。
さらに、入力信号源が駆動することになる入力キャパシ
タンスが第４図の実施例よりも小さくなるという利点が
ある。なぜなら、Ｎ極性デバイスにおける多数キャリア
の移動度の方が優れているために、デュアル回路網にお
ける論理デバイスの各ゲート領域を、Ｎ極性デバイスの
利得がＰ極性デバイスの利得よりも優れている差の分に
反比例して減少させることが可能であるという事実によ
って、各入力についての全入力キャパシタンスを結果的
に小さくすることになるからである。
タンスが第４図の実施例よりも小さくなるという利点が
ある。なぜなら、Ｎ極性デバイスにおける多数キャリア
の移動度の方が優れているために、デュアル回路網にお
ける論理デバイスの各ゲート領域を、Ｎ極性デバイスの
利得がＰ極性デバイスの利得よりも優れている差の分に
反比例して減少させることが可能であるという事実によ
って、各入力についての全入力キャパシタンスを結果的
に小さくすることになるからである。
第６図に、第５図の実施例を最適化したものを示す。第
６図の実施例では、冗長なデバイスは除 ■去され、中
間のノードが最適に接続されている。
６図の実施例では、冗長なデバイスは除 ■去され、中
間のノードが最適に接続されている。
このような最適化の技術は、”Ｔｈｅ Ｄｅｃｏｍｐｏ
ｓｉｔｉｏｎａｎｄ Ｆａｃｔｏｒｉｚａｔｉｏｎ ｏ
ｆ Ｂｕｌｌｉｏｎ Ｅｘｐｒｅｓｓｉｏｎｓ” ｂｙ
Ｒ，Ｋ、 Ｂｒａｙｔｏｎ ａｎｄ ｃ、 ＭｃＭｕｌ
ｌｅｎ、 ＩＥＥＥ ｌ５ＣＡＳ １９８２に示されて
いる。この最適化においては、第５図のトランジスタ５
０乃至５７及び６ｏ乃至６７を、第６図のトランジスタ
７ｏ乃至７９に置換している。同じ論理機能を行なうの
に、デバイスの総数は、］８から１２に減少している。
ｓｉｔｉｏｎａｎｄ Ｆａｃｔｏｒｉｚａｔｉｏｎ ｏ
ｆ Ｂｕｌｌｉｏｎ Ｅｘｐｒｅｓｓｉｏｎｓ” ｂｙ
Ｒ，Ｋ、 Ｂｒａｙｔｏｎ ａｎｄ ｃ、 ＭｃＭｕｌ
ｌｅｎ、 ＩＥＥＥ ｌ５ＣＡＳ １９８２に示されて
いる。この最適化においては、第５図のトランジスタ５
０乃至５７及び６ｏ乃至６７を、第６図のトランジスタ
７ｏ乃至７９に置換している。同じ論理機能を行なうの
に、デバイスの総数は、］８から１２に減少している。
もちろん、この比率は、計算すべきプール式と関数関係
にあり、全ての場合にこの比率になるとは限らない。し
かしながら、同様の利点を現在までわがっている全ての
場合において達成することは可能である。
にあり、全ての場合にこの比率になるとは限らない。し
かしながら、同様の利点を現在までわがっている全ての
場合において達成することは可能である。
デバイスの総数をこのようにして減少させることは、重
要である。なぜなら、結果的に、回路のレイアウトの面
積を小さくできるし、所与の面積で実施可能な機能の総
数を増加できるからである。
要である。なぜなら、結果的に、回路のレイアウトの面
積を小さくできるし、所与の面積で実施可能な機能の総
数を増加できるからである。
このような利点を用いて、機能の方を一定にとどめて必
要な全面積を小さくしたり、又は所与の実施面積に対し
てさらに機能を加えたりすることが可能である。
要な全面積を小さくしたり、又は所与の実施面積に対し
てさらに機能を加えたりすることが可能である。
このように差動カスコード電圧スイッチ論理を最適化す
ることにより、実施デバイスを節約できることを、次の
比較衣にまとめて示す。
ることにより、実施デバイスを節約できることを、次の
比較衣にまとめて示す。
−回路／マクロのレベルで
可能な利点を示す比較衣 −
実施形式 デバイス数
単−終端のＣｖＳＬ（第４図）１６
単純な差動ＣＶＳＬ （第５図）１８
最適化差動ＣＶＳＬ （第６図）１０
０ＭＯ８のＮＡＮＤＳ （第３図）２８
第１Ａ図は、０ＭＯ８差動カスコード電圧スイッチの回
路図、第１Ｂ図は、バイポーラ・トランジスタを用いた
差動カスコード電流スイッチの回路図、第２図は、０Ｍ
Ｏ８論理の通常の実施を示す回路図、第３図は、論理関
数の標準的な実施を示す回路図、第４図は、論理関数を
通常の０ＭＯ８論理で実施した回路図、第５図は、論理
関数を差動カスコード電圧スイッチ論理で実施した回路
図、第６図は、第５図の回路を最適化した回路図である
。 １．２・・・・Ｐチャンネル・デバイス、３・・・・Ｎ
ＭＯ８差動論理回路網、６．７・・・・ＰＮＰトランジ
スタ、８・・・・ＮＰＮ差動論理回路網。 出願人 インターナショナル・ビジネス・マシーンズ・
コーポレーション 代理人 弁理士 岡 １） 次 生 （外１名）
路図、第１Ｂ図は、バイポーラ・トランジスタを用いた
差動カスコード電流スイッチの回路図、第２図は、０Ｍ
Ｏ８論理の通常の実施を示す回路図、第３図は、論理関
数の標準的な実施を示す回路図、第４図は、論理関数を
通常の０ＭＯ８論理で実施した回路図、第５図は、論理
関数を差動カスコード電圧スイッチ論理で実施した回路
図、第６図は、第５図の回路を最適化した回路図である
。 １．２・・・・Ｐチャンネル・デバイス、３・・・・Ｎ
ＭＯ８差動論理回路網、６．７・・・・ＰＮＰトランジ
スタ、８・・・・ＮＰＮ差動論理回路網。 出願人 インターナショナル・ビジネス・マシーンズ・
コーポレーション 代理人 弁理士 岡 １） 次 生 （外１名）
Claims (1)
- 複数のトランジスタから成り各トランジスタに各入力信
号が印加される第１及び第２差動論理回路網と、第１及
び第２端子並びに制御端子を有する第１及び第２負荷ト
ランジスタとを備え、前記第１及び第２負荷トランジス
タの第１端子が電源に接続され、前記第１負荷トランジ
スタの第２端子及び前記第２負荷トランジスタの制御端
子が前記第１差動論理回路網の出力端子に接続され、前
記第１負荷トランジスタの制御端子及び前記第２負荷ト
ランジスタの第２端子が前記第２差動論理回路網の出力
端子に接続された、差動論理回路。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US50845483A | 1983-06-27 | 1983-06-27 | |
| US508454 | 1983-06-27 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6010816A true JPS6010816A (ja) | 1985-01-21 |
Family
ID=24022827
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59028834A Pending JPS6010816A (ja) | 1983-06-27 | 1984-02-20 | 差動論理回路 |
Country Status (2)
| Country | Link |
|---|---|
| EP (1) | EP0130363A3 (ja) |
| JP (1) | JPS6010816A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5024900A (en) * | 1990-04-26 | 1991-06-18 | Nkk Corporation | Composite nickel-phosphorus alloy plated metal sheet excellent in strippability and having high hardness and method for manufacturing same |
| US5100739A (en) * | 1990-04-26 | 1992-03-31 | Nkk Corporation | Separating sheet provided with a plurality of plating layers, excellent in strippability and having a high hardness |
| JPH04131225U (ja) * | 1991-05-23 | 1992-12-02 | 株式会社赤ちやん本舗 | おしめ |
Families Citing this family (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4591993A (en) * | 1983-11-21 | 1986-05-27 | International Business Machines Corporation | Methodology for making logic circuits |
| US4638482A (en) * | 1984-12-24 | 1987-01-20 | International Business Machines Corporation | Random logic error detecting system for differential logic networks |
| US4620117A (en) * | 1985-01-04 | 1986-10-28 | Advanced Micro Devices, Inc. | Balanced CMOS logic circuits |
| US4686392A (en) * | 1985-10-30 | 1987-08-11 | International Business Machines Corporation | Multi-functional differential cascode voltage switch logic |
| US5023480A (en) * | 1990-01-04 | 1991-06-11 | Digital Equipment Corporation | Push-pull cascode logic |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
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| US3980897A (en) * | 1974-07-08 | 1976-09-14 | Solid State Scientific, Inc. | Logic gating system and method |
| JPS5795726A (en) * | 1981-09-11 | 1982-06-14 | Toshiba Corp | Voltage level shift circuit |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| NL7105838A (ja) * | 1971-04-29 | 1972-10-31 | ||
| US4039867A (en) * | 1976-06-24 | 1977-08-02 | Ibm Corporation | Current switch circuit having an active load |
-
1984
- 1984-02-20 JP JP59028834A patent/JPS6010816A/ja active Pending
- 1984-05-28 EP EP84106065A patent/EP0130363A3/en not_active Withdrawn
Patent Citations (2)
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| JPH04131225U (ja) * | 1991-05-23 | 1992-12-02 | 株式会社赤ちやん本舗 | おしめ |
Also Published As
| Publication number | Publication date |
|---|---|
| EP0130363A3 (en) | 1986-06-11 |
| EP0130363A2 (en) | 1985-01-09 |
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