JPH0514166A - Ｃｍｏｓ論理回路 - Google Patents
Ｃｍｏｓ論理回路Info
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- JPH0514166A JPH0514166A JP3160283A JP16028391A JPH0514166A JP H0514166 A JPH0514166 A JP H0514166A JP 3160283 A JP3160283 A JP 3160283A JP 16028391 A JP16028391 A JP 16028391A JP H0514166 A JPH0514166 A JP H0514166A
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Abstract
(57)【要約】
【目的】入力データの“１”、“０”の出現確率が不定
のランダム・ロジックに適用して低電源電圧で高速動作
するＣＭＯＳ論理回路を実現し、電池などで駆動するＬ
ＳＩの低電源電圧化、低消費電力化を図る。 【構成】ＰＭＯＳ１４のソースを電圧源Ｖddに、ドレイ
ンを出力端１２に、ゲートを容量２１を介して入力端
に、ＮＭＯＳ１５のソースを電圧源ＧＮＤに、ドレイン
を出力端に、ゲートを容量２２を介して入力端に接続
し、さらに入力バイアス用のＰＭＯＳ３１とＮＭＯＳ３
２を設け、ＰＭＯＳ３１のソースにＶth（スレッシュホ
ルド電圧）＞Ｖs＞０の関係に設定されたバイアス電圧
Ｖsを、ＮＭＯＳ３２のソースにバイアス電圧Ｖdd−Ｖs
を印加し、かつ、ＰＭＯＳ３１のゲートをＰＭＯＳ１４
のゲートに、ドレインをＮＭＯＳ１５のゲートに、ＮＭ
ＯＳ３２のゲートをＮＭＯＳ１５のゲートに、ドレイン
をＰＭＯＳ１４のゲートに接続して、ＣＭＯＳインバー
タ回路を構成する。
のランダム・ロジックに適用して低電源電圧で高速動作
するＣＭＯＳ論理回路を実現し、電池などで駆動するＬ
ＳＩの低電源電圧化、低消費電力化を図る。 【構成】ＰＭＯＳ１４のソースを電圧源Ｖddに、ドレイ
ンを出力端１２に、ゲートを容量２１を介して入力端
に、ＮＭＯＳ１５のソースを電圧源ＧＮＤに、ドレイン
を出力端に、ゲートを容量２２を介して入力端に接続
し、さらに入力バイアス用のＰＭＯＳ３１とＮＭＯＳ３
２を設け、ＰＭＯＳ３１のソースにＶth（スレッシュホ
ルド電圧）＞Ｖs＞０の関係に設定されたバイアス電圧
Ｖsを、ＮＭＯＳ３２のソースにバイアス電圧Ｖdd−Ｖs
を印加し、かつ、ＰＭＯＳ３１のゲートをＰＭＯＳ１４
のゲートに、ドレインをＮＭＯＳ１５のゲートに、ＮＭ
ＯＳ３２のゲートをＮＭＯＳ１５のゲートに、ドレイン
をＰＭＯＳ１４のゲートに接続して、ＣＭＯＳインバー
タ回路を構成する。
Description
【０００１】
【産業上の利用分野】本発明は、ＣＭＯＳ（相補型モ
ス）トランジスタ構成の論理回路に係り、特に、ランダ
ムロジックに適用可能な、低電圧電源で高速動作とする
ことのできるＣＭＯＳ論理回路に関する。
ス）トランジスタ構成の論理回路に係り、特に、ランダ
ムロジックに適用可能な、低電圧電源で高速動作とする
ことのできるＣＭＯＳ論理回路に関する。
【０００２】
【従来の技術】従来技術を図６のインバータ回路の例で
示す。１１は入力端子、１２は出力端子、１３は電圧値
Ｖddの電圧源、１４はＰＭＯＳ、１５はＮＭＯＳ、１６
は出力端子に接続された負荷容量である。入力信号はデ
ィジタル入力値に合せ、論理“１”のときＶdd、論理
“０”のときＧＮＤレベルとなる。ＰＭＯＳトランジス
タのスレッシュホルド電圧をＶthP、ＮＭＯＳトランジ
スタのスレッシュホルド電圧をＶthNとすると、Ｖddが
ＶthP又はＶthNに比し十分大きければ本回路には問題点
はないが、ＶddがＶthP又はＶthNに近づくと動作速度は
おそくなる。
示す。１１は入力端子、１２は出力端子、１３は電圧値
Ｖddの電圧源、１４はＰＭＯＳ、１５はＮＭＯＳ、１６
は出力端子に接続された負荷容量である。入力信号はデ
ィジタル入力値に合せ、論理“１”のときＶdd、論理
“０”のときＧＮＤレベルとなる。ＰＭＯＳトランジス
タのスレッシュホルド電圧をＶthP、ＮＭＯＳトランジ
スタのスレッシュホルド電圧をＶthNとすると、Ｖddが
ＶthP又はＶthNに比し十分大きければ本回路には問題点
はないが、ＶddがＶthP又はＶthNに近づくと動作速度は
おそくなる。
【０００３】論理回路の動作速度は出力端子の負荷容量
１６の充放電時間により定まる。このため負荷容量の充
放電電流（図６の場合ＩP，ＩN）が大きければ大きいほ
ど速くなる。一方、ＭＯＳトランジスタのソース・ドレ
イン間電流Ｉdsは、αを定数として
１６の充放電時間により定まる。このため負荷容量の充
放電電流（図６の場合ＩP，ＩN）が大きければ大きいほ
ど速くなる。一方、ＭＯＳトランジスタのソース・ドレ
イン間電流Ｉdsは、αを定数として
【０００４】
【数１】
【０００５】で定まる。従来回路ではゲート・ソース間
電圧Ｖgsの最大値はＶddとなるため、ＩP、ＩNは
電圧Ｖgsの最大値はＶddとなるため、ＩP、ＩNは
【０００６】
【数２】
【０００７】となる。このため（Ｖdd−ＶthP）または
（Ｖdd−ＶthN）が小さくなるとＩP、ＩNはその２乗に
比例して小さくなる。このため従来回路ではＶddを小さ
くすると動作速度が急激に劣化しておそくなるという問
題点があった。この問題点を解決するため、本出願人は
先に図７に示す回路を提案した（特願平３−１３１０７
１号）。すなわち、入力端子１１とＰＭＯＳ１４のゲー
トとの間に容量Ｃ１と抵抗Ｒ１からなる回路、入力端子
１１とＮＭＯＳ１５のゲートとの間に容量Ｃ２と抵抗Ｒ
２から成る回路を入れ、抵抗Ｒ１、Ｒ２の端子にバイア
スしたい電圧を印加するか、または抵抗Ｒ１の端子をＧ
ＮＤに、抵抗Ｒ２の端子をＶddに接続する。ＶthN＝
０．６Ｖ、ＶthP＝０．６Ｖ、Ｖdd＝１Ｖ、ＶR2＝１
Ｖ、ＶR1＝０Ｖ、（ＶR2、ＶR1は抵抗Ｒ２、Ｒ１の端子
電圧）として以下に図７の回路の動作を説明する。
（Ｖdd−ＶthN）が小さくなるとＩP、ＩNはその２乗に
比例して小さくなる。このため従来回路ではＶddを小さ
くすると動作速度が急激に劣化しておそくなるという問
題点があった。この問題点を解決するため、本出願人は
先に図７に示す回路を提案した（特願平３−１３１０７
１号）。すなわち、入力端子１１とＰＭＯＳ１４のゲー
トとの間に容量Ｃ１と抵抗Ｒ１からなる回路、入力端子
１１とＮＭＯＳ１５のゲートとの間に容量Ｃ２と抵抗Ｒ
２から成る回路を入れ、抵抗Ｒ１、Ｒ２の端子にバイア
スしたい電圧を印加するか、または抵抗Ｒ１の端子をＧ
ＮＤに、抵抗Ｒ２の端子をＶddに接続する。ＶthN＝
０．６Ｖ、ＶthP＝０．６Ｖ、Ｖdd＝１Ｖ、ＶR2＝１
Ｖ、ＶR1＝０Ｖ、（ＶR2、ＶR1は抵抗Ｒ２、Ｒ１の端子
電圧）として以下に図７の回路の動作を説明する。
【０００８】入力信号の振幅はＧＮＤレベルからＶddレ
ベルまでであるので本例の場合０〜１Ｖまでである。ま
た、抵抗Ｒ１、Ｒ２は抵抗値が非常に大きく、短時間で
は容量Ｃ１、Ｃ２の両端の電位差ＶC1、ＶC2は変化しな
いものとする。入力信号の論理“１”と論理“０”の出
現確率が同等であるとするとその平均電圧はＶdd／２＝
０．５Ｖとなる。このためにＶC1は−０．５Ｖ、ＶC2は
＋０．５Ｖとなる。入力が０ＶのときＶC1、ＶC2の電位
差も考慮に入れると、ＰＭＯＳのゲート電圧は−０．５
Ｖ、ＮＭＯＳのゲート電圧は＋０．５Ｖである。このと
きのＰＭＯＳのＶgsは１．５Ｖとなる。図６回路ではＶ
gsは１Ｖである。このときのＩPを比較すると図７はＩP
＝α・（１．５−０．６)2＝０．８１・αであるのに対
し、図６回路ではＩP＝α・（１．０−０．６)2＝０．
１６・αであり、図７回路の方が電流値が５倍であり、
Ｖdd＝１Ｖでは図７回路は一般に用いられている図６に
対し５倍高速化できる長所を有している。
ベルまでであるので本例の場合０〜１Ｖまでである。ま
た、抵抗Ｒ１、Ｒ２は抵抗値が非常に大きく、短時間で
は容量Ｃ１、Ｃ２の両端の電位差ＶC1、ＶC2は変化しな
いものとする。入力信号の論理“１”と論理“０”の出
現確率が同等であるとするとその平均電圧はＶdd／２＝
０．５Ｖとなる。このためにＶC1は−０．５Ｖ、ＶC2は
＋０．５Ｖとなる。入力が０ＶのときＶC1、ＶC2の電位
差も考慮に入れると、ＰＭＯＳのゲート電圧は−０．５
Ｖ、ＮＭＯＳのゲート電圧は＋０．５Ｖである。このと
きのＰＭＯＳのＶgsは１．５Ｖとなる。図６回路ではＶ
gsは１Ｖである。このときのＩPを比較すると図７はＩP
＝α・（１．５−０．６)2＝０．８１・αであるのに対
し、図６回路ではＩP＝α・（１．０−０．６)2＝０．
１６・αであり、図７回路の方が電流値が５倍であり、
Ｖdd＝１Ｖでは図７回路は一般に用いられている図６に
対し５倍高速化できる長所を有している。
【０００９】
【発明が解決しようとする課題】しかし、図７回路で
は、入力データの“１”、“０”の出現確率が同等であ
ることが前提でＶC1、ＶC2が定まっており、分周器など
の回路には使用できるが、“０”、“１”の出現確率が
不定であるランダムロジックではＶC1、ＶC2の電位差が
予想できず、ＶR2、ＶR1の設定が困難である問題点を有
している。前例で示すと長時間入力に“０”又は“１”
が入力された場合、その入力値に関係なく、ＰＭＯＳの
ゲート電圧は０Ｖ、ＮＭＯＳのゲート電圧は１Ｖとな
り、ＰＭＯＳ、ＮＭＯＳともオン状態になり貫通電流が
流れてしまうと言った問題点を有していた。
は、入力データの“１”、“０”の出現確率が同等であ
ることが前提でＶC1、ＶC2が定まっており、分周器など
の回路には使用できるが、“０”、“１”の出現確率が
不定であるランダムロジックではＶC1、ＶC2の電位差が
予想できず、ＶR2、ＶR1の設定が困難である問題点を有
している。前例で示すと長時間入力に“０”又は“１”
が入力された場合、その入力値に関係なく、ＰＭＯＳの
ゲート電圧は０Ｖ、ＮＭＯＳのゲート電圧は１Ｖとな
り、ＰＭＯＳ、ＮＭＯＳともオン状態になり貫通電流が
流れてしまうと言った問題点を有していた。
【００１０】本発明の目的は、図７に示す回路における
上記した問題点を解決し、入力データの“０”、“１”
の出現確率に無関係なランダムロジックに適用可能な、
低電源電圧で高速動作を実現することのできるＣＭＯＳ
論理回路を提供することにある。
上記した問題点を解決し、入力データの“０”、“１”
の出現確率に無関係なランダムロジックに適用可能な、
低電源電圧で高速動作を実現することのできるＣＭＯＳ
論理回路を提供することにある。
【００１１】
【課題を解決するための手段】上記目的を達成するため
に、本発明の請求項１においては、第１のＰＭＯＳトラ
ンジスタと第１のＮＭＯＳトランジスタから成るＣＭＯ
Ｓ論理回路において、第１のＰＭＯＳのゲートを第１の
容量を介して入力端子に、ドレインを出力端子に、ソー
スを第１の電圧源Ｖddに、第１のＮＭＯＳのゲートを第
２の容量を介して入力端子に、ドレインを出力端子に、
ソースを第２の電圧源ＧＮＤに接続し、さらに入力バイ
アス用の第２のＰＭＯＳと第２のＮＭＯＳを有し、第２
のＰＭＯＳのゲートを第１のＰＭＯＳのゲートに、ドレ
インを第１のＮＭＯＳのゲートに、ソースをＭＯＳトラ
ンジスタのスレッシュホルド電圧Ｖthより小さい正の電
圧値Ｖsに設定された第１のバイアス用電圧源に、第２
のＮＭＯＳのゲートを第１のＮＭＯＳのゲートに、ドレ
インを第１のＰＭＯＳのゲートに、ソースを電圧値Ｖdd
−Ｖsに設定された第２のバイアス用電圧源に接続し
て、入力端子信号の反転信号を出力端子に得る構成のＣ
ＭＯＳ論理回路とする。
に、本発明の請求項１においては、第１のＰＭＯＳトラ
ンジスタと第１のＮＭＯＳトランジスタから成るＣＭＯ
Ｓ論理回路において、第１のＰＭＯＳのゲートを第１の
容量を介して入力端子に、ドレインを出力端子に、ソー
スを第１の電圧源Ｖddに、第１のＮＭＯＳのゲートを第
２の容量を介して入力端子に、ドレインを出力端子に、
ソースを第２の電圧源ＧＮＤに接続し、さらに入力バイ
アス用の第２のＰＭＯＳと第２のＮＭＯＳを有し、第２
のＰＭＯＳのゲートを第１のＰＭＯＳのゲートに、ドレ
インを第１のＮＭＯＳのゲートに、ソースをＭＯＳトラ
ンジスタのスレッシュホルド電圧Ｖthより小さい正の電
圧値Ｖsに設定された第１のバイアス用電圧源に、第２
のＮＭＯＳのゲートを第１のＮＭＯＳのゲートに、ドレ
インを第１のＰＭＯＳのゲートに、ソースを電圧値Ｖdd
−Ｖsに設定された第２のバイアス用電圧源に接続し
て、入力端子信号の反転信号を出力端子に得る構成のＣ
ＭＯＳ論理回路とする。
【００１２】また、本発明の請求項２においては、第１
のＰＭＯＳトランジスタと第１のＮＭＯＳトランジスタ
から成るＣＭＯＳ論理回路において、第１のＰＭＯＳの
ゲートを第１の容量を介して入力端子に、ドレインを出
力端子に、ソースを第１の電圧源Ｖddに、第１のＮＭＯ
Ｓのゲートを第２の容量を介して入力端子に、ドレイン
を出力端子に、ソースを第２の電圧源ＧＮＤに接続し、
さらに入力バイアス用の第２のＰＭＯＳと第２のＮＭＯ
Ｓを有し、第２のＮＭＯＳのゲートを出力端子に、ソー
スを第１のＮＭＯＳのゲートに、ドレインをＭＯＳトラ
ンジタのスレッシュホルド電圧Ｖthより小さい正の電圧
値Ｖsに設定された第１のバイアス用電圧源に、第２の
ＰＭＯＳのゲートを出力端子に、ソースを第１のＰＭＯ
Ｓのゲートに、ドレインを電圧値Ｖdd−Ｖsに設定され
た第２のバイアス用電圧源に接続して、入力端子信号の
反転信号を出力端子に得る構成のＣＭＯＳ論理回路とす
る。
のＰＭＯＳトランジスタと第１のＮＭＯＳトランジスタ
から成るＣＭＯＳ論理回路において、第１のＰＭＯＳの
ゲートを第１の容量を介して入力端子に、ドレインを出
力端子に、ソースを第１の電圧源Ｖddに、第１のＮＭＯ
Ｓのゲートを第２の容量を介して入力端子に、ドレイン
を出力端子に、ソースを第２の電圧源ＧＮＤに接続し、
さらに入力バイアス用の第２のＰＭＯＳと第２のＮＭＯ
Ｓを有し、第２のＮＭＯＳのゲートを出力端子に、ソー
スを第１のＮＭＯＳのゲートに、ドレインをＭＯＳトラ
ンジタのスレッシュホルド電圧Ｖthより小さい正の電圧
値Ｖsに設定された第１のバイアス用電圧源に、第２の
ＰＭＯＳのゲートを出力端子に、ソースを第１のＰＭＯ
Ｓのゲートに、ドレインを電圧値Ｖdd−Ｖsに設定され
た第２のバイアス用電圧源に接続して、入力端子信号の
反転信号を出力端子に得る構成のＣＭＯＳ論理回路とす
る。
【００１３】
【作用】本発明のＣＭＯＳ論理回路は、ＣＭＯＳを形成
しているＰＭＯＳとＮＭＯＳの各ゲートを、信号の直流
分をしゃ断する容量を介して入力端子に接続する点は図
７の従来回路と同じであるが、各ゲートにバイアス電位
を与える構成として、第２のＰＭＯＳと第２のＮＭＯＳ
を設け、Ｖth＞Ｖs＞０となるように設定された電圧値
Ｖsをもつ第１のバイアス用電圧源と、電圧値Ｖdd−Ｖs
をもつ第２のバイアス用電圧源に、上記バイアス用の第
２のＰＭＯＳ、第２のＮＭＯＳのソースを接続する点が
従来の図７に示したＣＭＯＳ論理回路と構成が異なる。
回路の作用は、具体的な数値例を挙げながら、後述の実
施例中で詳細に説明する。
しているＰＭＯＳとＮＭＯＳの各ゲートを、信号の直流
分をしゃ断する容量を介して入力端子に接続する点は図
７の従来回路と同じであるが、各ゲートにバイアス電位
を与える構成として、第２のＰＭＯＳと第２のＮＭＯＳ
を設け、Ｖth＞Ｖs＞０となるように設定された電圧値
Ｖsをもつ第１のバイアス用電圧源と、電圧値Ｖdd−Ｖs
をもつ第２のバイアス用電圧源に、上記バイアス用の第
２のＰＭＯＳ、第２のＮＭＯＳのソースを接続する点が
従来の図７に示したＣＭＯＳ論理回路と構成が異なる。
回路の作用は、具体的な数値例を挙げながら、後述の実
施例中で詳細に説明する。
【００１４】
【実施例】図１は本発明の請求項１のインバータ回路に
対する実施例である。接続は次の通りである。入力端子
１１を容量２１と２２の一方端子に接続し、容量２１の
他方端子をＣＭＯＳを形成する第１のＰＭＯＳ１４のゲ
ートに、容量２２の他方端子をＣＭＯＳを形成する第１
のＮＭＯＳ１５のゲートに接続する。ＰＭＯＳ１４のソ
ースを電圧値Ｖddの第１の電圧源１３に、ＮＭＯＳ１４
のソースを第２の電圧源ＧＮＤに接続し、ＰＭＯＳ１４
とＮＭＯＳ１５のドレインを接続し出力端子１２とす
る。さらに、バイアス用の第２のＰＭＯＳ３１と第２の
ＮＭＯＳ３２を備えており、ＰＭＯＳ１４のゲートにＰ
ＭＯＳ３１のゲートとＮＭＯＳ３２のドレインを、ＮＭ
ＯＳ１５のゲートにＰＭＯＳ３１のドレインとＮＭＯＳ
３２のゲートを接続し、ＰＭＯＳ３１のソースを、Ｖth
＞Ｖs＞０となるように設定された電圧値Ｖsを持つバイ
アス用の第１の電圧源２６に、ＮＭＯＳ３２のソースを
電圧値Ｖdd−Ｖsを持つバイアス用の第２の電圧源２５
に接続する。
対する実施例である。接続は次の通りである。入力端子
１１を容量２１と２２の一方端子に接続し、容量２１の
他方端子をＣＭＯＳを形成する第１のＰＭＯＳ１４のゲ
ートに、容量２２の他方端子をＣＭＯＳを形成する第１
のＮＭＯＳ１５のゲートに接続する。ＰＭＯＳ１４のソ
ースを電圧値Ｖddの第１の電圧源１３に、ＮＭＯＳ１４
のソースを第２の電圧源ＧＮＤに接続し、ＰＭＯＳ１４
とＮＭＯＳ１５のドレインを接続し出力端子１２とす
る。さらに、バイアス用の第２のＰＭＯＳ３１と第２の
ＮＭＯＳ３２を備えており、ＰＭＯＳ１４のゲートにＰ
ＭＯＳ３１のゲートとＮＭＯＳ３２のドレインを、ＮＭ
ＯＳ１５のゲートにＰＭＯＳ３１のドレインとＮＭＯＳ
３２のゲートを接続し、ＰＭＯＳ３１のソースを、Ｖth
＞Ｖs＞０となるように設定された電圧値Ｖsを持つバイ
アス用の第１の電圧源２６に、ＮＭＯＳ３２のソースを
電圧値Ｖdd−Ｖsを持つバイアス用の第２の電圧源２５
に接続する。
【００１５】入力端子１１への入力信号が論理“１”の
とき端子１１はＶddとなり、容量２１の両端の電位差を
Ｖ21、容量２２の両端の電位差をＶ22とすると、ａ点の
電位はＶdd＋Ｖ21、ｂ点の電位はＶdd＋Ｖ22となる。こ
のときトランジスタ１５、３２がオンし、トランジスタ
１４、３１はオフする。このため出力はＧＮＤレベルと
なり論理“０”を出力しインバータの動作をする。さら
にトランジスタ３２がオンするため、ａ点の電位はＶdd
−Ｖsとなり、Ｖ21は−Ｖsとなるよう充電される。この
ときのＶ22はトランジスタ３１がオフしているため変化
しない。つぎに入力が論理“０”のとき端子１１はＧＮ
Ｄとなり、ａ点はＶ21、ｂ点はＶ22となる。このときト
ランジスタ１４、３１がオンし、トランジスタ１５、３
２はオフする。トランジスタ１４がオン、１５がオフで
あるので出力１２はＶddとなり論理“１”を出力する。
このときトランジスタ３１もオンしているため、ｂ点は
Ｖsになる様に充電される。このため、Ｖ22はＶsとな
る。このときＶ21はトランジスタ３２がオフしているた
め変化しない。これにより、入力データのいかんにかか
わらずＶ21＝−Ｖs、Ｖ22＝Ｖsとなる様に、Ｃ21、Ｃ22
に電荷が充電される。 Ｖ21＝−Ｖs、Ｖ22＝Ｖsとなる
ことにより、入力１１がＧＮＤレベルのときのトランジ
スタ１４のＶgsはＶdd＋Ｖsとなり、入力１１がＶddの
ときのトランジスタ１５のＶgsもＶdd＋Ｖsとなり、図
６に示す一般的な論理回路に比しＶgsはＶsの分だけ大
きくなり、その分だけ出力１２の電流駆動能力が大きく
なるため高速が可能となる。
とき端子１１はＶddとなり、容量２１の両端の電位差を
Ｖ21、容量２２の両端の電位差をＶ22とすると、ａ点の
電位はＶdd＋Ｖ21、ｂ点の電位はＶdd＋Ｖ22となる。こ
のときトランジスタ１５、３２がオンし、トランジスタ
１４、３１はオフする。このため出力はＧＮＤレベルと
なり論理“０”を出力しインバータの動作をする。さら
にトランジスタ３２がオンするため、ａ点の電位はＶdd
−Ｖsとなり、Ｖ21は−Ｖsとなるよう充電される。この
ときのＶ22はトランジスタ３１がオフしているため変化
しない。つぎに入力が論理“０”のとき端子１１はＧＮ
Ｄとなり、ａ点はＶ21、ｂ点はＶ22となる。このときト
ランジスタ１４、３１がオンし、トランジスタ１５、３
２はオフする。トランジスタ１４がオン、１５がオフで
あるので出力１２はＶddとなり論理“１”を出力する。
このときトランジスタ３１もオンしているため、ｂ点は
Ｖsになる様に充電される。このため、Ｖ22はＶsとな
る。このときＶ21はトランジスタ３２がオフしているた
め変化しない。これにより、入力データのいかんにかか
わらずＶ21＝−Ｖs、Ｖ22＝Ｖsとなる様に、Ｃ21、Ｃ22
に電荷が充電される。 Ｖ21＝−Ｖs、Ｖ22＝Ｖsとなる
ことにより、入力１１がＧＮＤレベルのときのトランジ
スタ１４のＶgsはＶdd＋Ｖsとなり、入力１１がＶddの
ときのトランジスタ１５のＶgsもＶdd＋Ｖsとなり、図
６に示す一般的な論理回路に比しＶgsはＶsの分だけ大
きくなり、その分だけ出力１２の電流駆動能力が大きく
なるため高速が可能となる。
【００１６】このように本発明を用いると図７で示した
従来の低電源電圧での高速化と同等な効果が得られる上
に、Ｖ21、Ｖ22の電圧が入力の“０”“１”の出現確率
と無関係に設定できるためすべてのランダムロジックに
適用可能であると言った長所を有している。
従来の低電源電圧での高速化と同等な効果が得られる上
に、Ｖ21、Ｖ22の電圧が入力の“０”“１”の出現確率
と無関係に設定できるためすべてのランダムロジックに
適用可能であると言った長所を有している。
【００１７】図２は、上記したインバータ回路を２入力
ＮＡＮＤ回路に応用した例であり、図１の容量２１、２
２、ＰＭＯＳ３１、ＮＭＯＳ３２から成る回路を２組有
し、入力端子１１と１１′に入力する２信号のＮＡＮＤ
論理をとって出力端子１２に出力する構成となってい
る。
ＮＡＮＤ回路に応用した例であり、図１の容量２１、２
２、ＰＭＯＳ３１、ＮＭＯＳ３２から成る回路を２組有
し、入力端子１１と１１′に入力する２信号のＮＡＮＤ
論理をとって出力端子１２に出力する構成となってい
る。
【００１８】なお、図２は２入力の実施例であるが、こ
れを多入力にしても同様に構成することができ、図１の
場合と同様な効果を生じさせることが可能である。ま
た、同様に、従来の２入力ＮＯＲ回路や多入力ＮＯＲ回
路にも図１の容量２１、２２、ＰＭＯＳ３１、ＮＭＯＳ
３２からなる回路を２組あるいは複数組それぞれ付加す
ることにより、同様な効果を生じさせることが可能とな
る。
れを多入力にしても同様に構成することができ、図１の
場合と同様な効果を生じさせることが可能である。ま
た、同様に、従来の２入力ＮＯＲ回路や多入力ＮＯＲ回
路にも図１の容量２１、２２、ＰＭＯＳ３１、ＮＭＯＳ
３２からなる回路を２組あるいは複数組それぞれ付加す
ることにより、同様な効果を生じさせることが可能とな
る。
【００１９】図３は本発明の請求項２のインバータ回路
に対する実施例である。接続において容量２１、２２、
ＰＭＯＳ１４、ＮＭＯＳ１５は図１に示した実施例の場
合と同様であるがトランジスタ３１、３２のゲートが出
力端子１２に接続されているところが異なる。本回路の
動作を図１の説明と同様の値を用いて説明する。入力１
１に論理“０”が入力されると１１はＧＮＤレベルとな
り、トランジスタ１４はオン、トランジスタ１５はオフ
しなり、出力１２はＶddとなる。このためトランジスタ
３１はオフ、トランジスタ３２はオンとなりｂ点の電位
がＶsとなる様に、容量２２が充電され、Ｖ22＝Ｖsとな
る。このときトランジスタ３１はオフしているためＶ21
は変化しない。入力１１に論理“１”が入力されると１
１はＶddとなりトランジスタ１４はオフ、トランジスタ
１５はオンする。このため出力１２はＧＮＤレベルとな
る。このときトランジスタ３１はオン、トランジスタ３
２はオフする。このためａ点の電位がＶdd−Ｖsとなる
様に容量２１が充電され、Ｖ21＝−Ｖsとなる。このと
きトランジスタ３２はオフしているためＶ22は変化しな
い。この様に本回路によっても図１と同様にＶ21＝−Ｖ
s、Ｖ22＝Ｖsとすることが出来、同様の効果が得られ
る。さらにトランジスタ３１、３２のゲートが出力に接
続されているためａ点、ｂ点の浮遊容量が小さくなる。
に対する実施例である。接続において容量２１、２２、
ＰＭＯＳ１４、ＮＭＯＳ１５は図１に示した実施例の場
合と同様であるがトランジスタ３１、３２のゲートが出
力端子１２に接続されているところが異なる。本回路の
動作を図１の説明と同様の値を用いて説明する。入力１
１に論理“０”が入力されると１１はＧＮＤレベルとな
り、トランジスタ１４はオン、トランジスタ１５はオフ
しなり、出力１２はＶddとなる。このためトランジスタ
３１はオフ、トランジスタ３２はオンとなりｂ点の電位
がＶsとなる様に、容量２２が充電され、Ｖ22＝Ｖsとな
る。このときトランジスタ３１はオフしているためＶ21
は変化しない。入力１１に論理“１”が入力されると１
１はＶddとなりトランジスタ１４はオフ、トランジスタ
１５はオンする。このため出力１２はＧＮＤレベルとな
る。このときトランジスタ３１はオン、トランジスタ３
２はオフする。このためａ点の電位がＶdd−Ｖsとなる
様に容量２１が充電され、Ｖ21＝−Ｖsとなる。このと
きトランジスタ３２はオフしているためＶ22は変化しな
い。この様に本回路によっても図１と同様にＶ21＝−Ｖ
s、Ｖ22＝Ｖsとすることが出来、同様の効果が得られ
る。さらにトランジスタ３１、３２のゲートが出力に接
続されているためａ点、ｂ点の浮遊容量が小さくなる。
【００２０】図４は、図３のインバータ回路をＣＭＯＳ
トランスファゲート（ＴＧと略す）に適用した例であ
り、１１はＴＧの入力端子、１２はＴＧの出力端子、６
１は正相制御信号端子、６２は逆相制御信号端子であ
る。本回路の動作は図３とほぼ同様であるが、トランジ
スタ３１、３２のオン、オフの制御は相補制御信号によ
り行われている。
トランスファゲート（ＴＧと略す）に適用した例であ
り、１１はＴＧの入力端子、１２はＴＧの出力端子、６
１は正相制御信号端子、６２は逆相制御信号端子であ
る。本回路の動作は図３とほぼ同様であるが、トランジ
スタ３１、３２のオン、オフの制御は相補制御信号によ
り行われている。
【００２１】さらに、図５は本発明の請求項１と請求項
２を混合して実施した例であり、図２で示した２入力Ｎ
ＡＮＤ回路のＮＭＯＳ側のゲートに請求項１（図１）
を、ＰＭＯＳ側に請求項２（図３）を使用している。
２を混合して実施した例であり、図２で示した２入力Ｎ
ＡＮＤ回路のＮＭＯＳ側のゲートに請求項１（図１）
を、ＰＭＯＳ側に請求項２（図３）を使用している。
【００２２】
【発明の効果】以上説明した様に本発明を用いると低電
源電圧で高速に動作するランダムロジックを実現するこ
とができるようになり電池駆動などにより、高い電源電
圧を取れない、パーソナル携帯電話等のＬＳＩの論理回
路として有効である。
源電圧で高速に動作するランダムロジックを実現するこ
とができるようになり電池駆動などにより、高い電源電
圧を取れない、パーソナル携帯電話等のＬＳＩの論理回
路として有効である。
【図１】本発明の請求項１のインバータ回路の実施例
図。
図。
【図２】図１の回路をＮＡＮＤ回路に応用した実施例
図。
図。
【図３】本発明の請求項２のインバータ回路の実施例
図。
図。
【図４】本発明の請求項２をトランスファゲートに応用
した実施例図。
した実施例図。
【図５】本発明の請求項１、請求項２をＮＡＮＤ回路に
応用した実施例図。
応用した実施例図。
【図６】従来の一般的なインバータ回路図。
【図７】従来の、低電源電圧で高速動作を図ったインバ
ータ回路図。
ータ回路図。
２１、２２…第１、第２の容量
１４、１５…第１のＰＭＯＳ、第１のＮＭＯＳ
２５、２６…バイアス用電圧源（Ｖdd−Ｖs，Ｖs）
３１、３２…第２のＰＭＯＳ、第２のＮＭＯＳ
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(72)発明者 青山 一生
東京都千代田区内幸町一丁目１番６号 日
本電信電話株式会社内
Claims (2)
- 【請求項１】第１のＰＭＯＳトランジスタと第１のＮＭ
ＯＳトランジスタから成るＣＭＯＳ論理回路において、
第１のＰＭＯＳのゲートを第１の容量を介して入力端子
に、ドレインを出力端子に、ソースを第１の電圧源Ｖdd
に、第１のＮＭＯＳのゲートを第２の容量を介して入力
端子に、ドレインを出力端子に、ソースを第２の電圧源
ＧＮＤに接続し、さらに入力バイアス用の第２のＰＭＯ
Ｓと第２のＮＭＯＳを有し、第２のＰＭＯＳのゲートを
第１のＰＭＯＳのゲートに、ドレインを第１のＮＭＯＳ
のゲートに、ソースをＭＯＳトランジスタのスレッシュ
ホルド電圧Ｖthより小さい正の電圧値Ｖsに設定された
第１のバイアス用電圧源に、第２のＮＭＯＳのゲートを
第１のＮＭＯＳのゲートに、ドレインを第１のＰＭＯＳ
のゲートに、ソースを電圧値Ｖdd−Ｖsに設定された第
２のバイアス用電圧源に接続して、入力端子信号の反転
信号を出力端子に得ることを特徴とするＣＭＯＳ論理回
路。 - 【請求項２】第１のＰＭＯＳトランジスタと第１のＮＭ
ＯＳトランジスタから成るＣＭＯＳ論理回路において、
第１のＰＭＯＳのゲートを第１の容量を介して入力端子
に、ドレインを出力端子に、ソースを第１の電圧源Ｖdd
に、第１のＮＭＯＳのゲートを第２の容量を介して入力
端子に、ドレインを出力端子に、ソースを第２の電圧源
ＧＮＤに接続し、さらに入力バイアス用の第２のＰＭＯ
Ｓと第２のＮＭＯＳを有し、第２のＮＭＯＳのゲートを
出力端子に、ソースを第１のＮＭＯＳのゲートに、ドレ
インをＭＯＳトランジタのスレッシュホルド電圧Ｖthよ
り小さい正の電圧値Ｖsに設定された第１のバイアス用
電圧源に、第２のＰＭＯＳのゲートを出力端子に、ソー
スを第１のＰＭＯＳのゲートに、ドレインを電圧値Ｖdd
−Ｖsに設定された第２のバイアス用電圧源に接続し
て、入力端子信号の反転信号を出力端子に得ることを特
徴とするＣＭＯＳ論理回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP03160283A JP3094040B2 (ja) | 1991-07-01 | 1991-07-01 | Ｃｍｏｓ論理回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP03160283A JP3094040B2 (ja) | 1991-07-01 | 1991-07-01 | Ｃｍｏｓ論理回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0514166A true JPH0514166A (ja) | 1993-01-22 |
| JP3094040B2 JP3094040B2 (ja) | 2000-10-03 |
Family
ID=15711644
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP03160283A Expired - Fee Related JP3094040B2 (ja) | 1991-07-01 | 1991-07-01 | Ｃｍｏｓ論理回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3094040B2 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6072353A (en) * | 1995-04-26 | 2000-06-06 | Matsushita Electric Industrial Co., Ltd. | Logic circuit with overdriven off-state switching |
| JP2002290230A (ja) * | 2001-03-28 | 2002-10-04 | Nippon Precision Circuits Inc | Ｃｍｏｓインバータ |
-
1991
- 1991-07-01 JP JP03160283A patent/JP3094040B2/ja not_active Expired - Fee Related
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6072353A (en) * | 1995-04-26 | 2000-06-06 | Matsushita Electric Industrial Co., Ltd. | Logic circuit with overdriven off-state switching |
| US6211720B1 (en) | 1995-04-26 | 2001-04-03 | Matsushita Electric Industrial Co., Ltd. | Logic circuit |
| JP2002290230A (ja) * | 2001-03-28 | 2002-10-04 | Nippon Precision Circuits Inc | Ｃｍｏｓインバータ |
Also Published As
| Publication number | Publication date |
|---|---|
| JP3094040B2 (ja) | 2000-10-03 |
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