JPH01195720A - 半導体集積回路 - Google Patents
半導体集積回路Info
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- JPH01195720A JPH01195720A JP63019988A JP1998888A JPH01195720A JP H01195720 A JPH01195720 A JP H01195720A JP 63019988 A JP63019988 A JP 63019988A JP 1998888 A JP1998888 A JP 1998888A JP H01195720 A JPH01195720 A JP H01195720A
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- JP
- Japan
- Prior art keywords
- channel transistor
- terminal
- gate
- output
- input terminal
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 239000004065 semiconductor Substances 0.000 title claims description 5
- 239000003990 capacitor Substances 0.000 claims abstract description 18
- 230000005540 biological transmission Effects 0.000 abstract description 23
- 238000010586 diagram Methods 0.000 description 9
- 230000000694 effects Effects 0.000 description 3
- 230000003071 parasitic effect Effects 0.000 description 2
- 230000003111 delayed effect Effects 0.000 description 1
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11B—INFORMATION STORAGE BASED ON RELATIVE MOVEMENT BETWEEN RECORD CARRIER AND TRANSDUCER
- G11B5/00—Recording by magnetisation or demagnetisation of a record carrier; Reproducing by magnetic means; Record carriers therefor
- G11B5/62—Record carriers characterised by the selection of the material
- G11B5/64—Record carriers characterised by the selection of the material comprising only the magnetic material without bonding agent
- G11B5/65—Record carriers characterised by the selection of the material comprising only the magnetic material without bonding agent characterised by its composition
- G11B5/657—Record carriers characterised by the selection of the material comprising only the magnetic material without bonding agent characterised by its composition containing inorganic, non-oxide compound of Si, N, P, B, H or C, e.g. in metal alloy or compound
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11B—INFORMATION STORAGE BASED ON RELATIVE MOVEMENT BETWEEN RECORD CARRIER AND TRANSDUCER
- G11B5/00—Recording by magnetisation or demagnetisation of a record carrier; Reproducing by magnetic means; Record carriers therefor
- G11B5/84—Processes or apparatus specially adapted for manufacturing record carriers
- G11B5/85—Coating a support with a magnetic layer by vapour deposition
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11B—INFORMATION STORAGE BASED ON RELATIVE MOVEMENT BETWEEN RECORD CARRIER AND TRANSDUCER
- G11B5/00—Recording by magnetisation or demagnetisation of a record carrier; Reproducing by magnetic means; Record carriers therefor
- G11B5/84—Processes or apparatus specially adapted for manufacturing record carriers
- G11B5/851—Coating a support with a magnetic layer by sputtering
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11B—INFORMATION STORAGE BASED ON RELATIVE MOVEMENT BETWEEN RECORD CARRIER AND TRANSDUCER
- G11B5/00—Recording by magnetisation or demagnetisation of a record carrier; Reproducing by magnetic means; Record carriers therefor
- G11B5/84—Processes or apparatus specially adapted for manufacturing record carriers
- G11B5/858—Producing a magnetic layer by electro-plating or electroless plating
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- Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
- Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10S428/00—Stock material or miscellaneous articles
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- Engineering & Computer Science (AREA)
- Metallurgy (AREA)
- Electronic Switches (AREA)
- Logic Circuits (AREA)
- Addition Polymer Or Copolymer, Post-Treatments, Or Chemical Modifications (AREA)
- Compositions Of Macromolecular Compounds (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は半導体集積回路に関し、特にＣＭＯ３出力バッ
ファに関する。
ファに関する。
従来のＣＭＯ５出力バッファは第７図及び第８図に示す
ように、各々１つの入力端子７１．８１、出力端子７１
３．８１３、電源端子７５．８５、接地端子７１２．８
１２と１つ以上のＰチャネルトランジスタとＮチャネル
トランジスタを有し、第７図のようにＰチャネルトラン
ジスタ７６のソース、ゲート、ドレインを各々電源端子
、入力端子、出力端子に、またＮチャネルトランジスタ
７７のソース、ゲート、ドレインを各々接地端子、入力
端子、出力端子に接続して構成するか、あるいは第８°
図のように各Ｐチャネルトランジスタ７６とＮチャネル
トランジスタ７７を直列に接続して構成するため、入力
端子に信号を印加したときに動作するＰチャネルトラン
ジスタとＮチャネルトランジスタの個数は常に一定であ
る。
ように、各々１つの入力端子７１．８１、出力端子７１
３．８１３、電源端子７５．８５、接地端子７１２．８
１２と１つ以上のＰチャネルトランジスタとＮチャネル
トランジスタを有し、第７図のようにＰチャネルトラン
ジスタ７６のソース、ゲート、ドレインを各々電源端子
、入力端子、出力端子に、またＮチャネルトランジスタ
７７のソース、ゲート、ドレインを各々接地端子、入力
端子、出力端子に接続して構成するか、あるいは第８°
図のように各Ｐチャネルトランジスタ７６とＮチャネル
トランジスタ７７を直列に接続して構成するため、入力
端子に信号を印加したときに動作するＰチャネルトラン
ジスタとＮチャネルトランジスタの個数は常に一定であ
る。
上述した従来の０ＭＯ３出力バッファを用いて第９図に
示すような伝送路を介してＣＭＯ５入力バッファを駆動
する場合、ＣＭＯ３人カバツカバッファピーダンスが一
般に伝送路の特性インピーダンスに比べて大きいため、
伝送路とＣＭＯ３人カバソファ間での電圧の反射係数は
正となり、一方、ＣＭＯ３出力パッファを構成するＰチ
ャネルトランジスタ及びＮチャネルトランジスタの個数
は常に一定であるので、それによって決定される０ＭＯ
３出力バッファのインピーダンスが伝送路の特性インピ
ーダンスより小さい場合、伝送路側から見た電圧の反射
係数は負となる。そのため、ＣＭＯ３出カバソファ側と
０Ｍ０５人カバソファ側の電圧の反射係数の関係が正・
負となり、出力電圧のリンギングを生じるという問題が
ある。また、逆に０ＭＯ３出力バッファのインピーダン
スが伝送路の特性インピーダンスより大きい場合、伝送
路側から見た電圧の反射係数は正となり、出力電圧のリ
ンギングは生じないが０ＭＯ３出力バッファの電流駆動
能力が小さいため、出力信号の立上り時間、立下がり時
間が増加するという問題点がある。
示すような伝送路を介してＣＭＯ５入力バッファを駆動
する場合、ＣＭＯ３人カバツカバッファピーダンスが一
般に伝送路の特性インピーダンスに比べて大きいため、
伝送路とＣＭＯ３人カバソファ間での電圧の反射係数は
正となり、一方、ＣＭＯ３出力パッファを構成するＰチ
ャネルトランジスタ及びＮチャネルトランジスタの個数
は常に一定であるので、それによって決定される０ＭＯ
３出力バッファのインピーダンスが伝送路の特性インピ
ーダンスより小さい場合、伝送路側から見た電圧の反射
係数は負となる。そのため、ＣＭＯ３出カバソファ側と
０Ｍ０５人カバソファ側の電圧の反射係数の関係が正・
負となり、出力電圧のリンギングを生じるという問題が
ある。また、逆に０ＭＯ３出力バッファのインピーダン
スが伝送路の特性インピーダンスより大きい場合、伝送
路側から見た電圧の反射係数は正となり、出力電圧のリ
ンギングは生じないが０ＭＯ３出力バッファの電流駆動
能力が小さいため、出力信号の立上り時間、立下がり時
間が増加するという問題点がある。
本発明の目的は前記課題を解決した半導体集積回路を提
供することにある。
供することにある。
上記目的を達成するため、本発明の半導体集積回路にお
いては、各々１つの入力端子、出力端子、電源端子、接
地端子、遅延素子及び各々２つのコンデンサ、抵抗、Ｐ
チャネルトランジスタ、Ｎチャネルトランジスタを有し
、第１のＰチャネルトランジスタのゲートと入力端子の
間に遅延素子を挿入し、第１のＰチャネルトランジスタ
のソース及びドレインをそれぞれ電源端子及び出力端子
に接続し、第１のＮチャネルトランジスタのゲート、ソ
ース、ドレインを各々第１のＰチャネルトランジスタの
ゲート、接地端子、出力端子に接続し。
いては、各々１つの入力端子、出力端子、電源端子、接
地端子、遅延素子及び各々２つのコンデンサ、抵抗、Ｐ
チャネルトランジスタ、Ｎチャネルトランジスタを有し
、第１のＰチャネルトランジスタのゲートと入力端子の
間に遅延素子を挿入し、第１のＰチャネルトランジスタ
のソース及びドレインをそれぞれ電源端子及び出力端子
に接続し、第１のＮチャネルトランジスタのゲート、ソ
ース、ドレインを各々第１のＰチャネルトランジスタの
ゲート、接地端子、出力端子に接続し。
第２のＰチャネルトランジスタのゲートと入力端子との
間に第１のコンデンサを挿入し、さらに第２のＰチャネ
ルトランジスタのゲートと電源端子との間に第１の抵抗
を挿入し、第２のＰチャネル１ヘランジスタのソース、
ドレインを各々電源端子及び出力端子に接続し、第２の
Ｎチャネルトランジスタのゲートと入力端子との間に第
２のコンデンサを挿入し、さらに第２のＮチャネルトラ
ンジスタのゲートと接地端子の間に第２の抵抗を挿入し
、第２のＮチャネルトランジスタのソース、ドレインを
各々接地端子及び出力端子に接続したものである。
間に第１のコンデンサを挿入し、さらに第２のＰチャネ
ルトランジスタのゲートと電源端子との間に第１の抵抗
を挿入し、第２のＰチャネル１ヘランジスタのソース、
ドレインを各々電源端子及び出力端子に接続し、第２の
Ｎチャネルトランジスタのゲートと入力端子との間に第
２のコンデンサを挿入し、さらに第２のＮチャネルトラ
ンジスタのゲートと接地端子の間に第２の抵抗を挿入し
、第２のＮチャネルトランジスタのソース、ドレインを
各々接地端子及び出力端子に接続したものである。
以下、本発明の一実施例を図により説明する。
第１図は本発明の一実施例の回路図である。Ｐチャネル
トランジスタ３のゲートと入力端子１の間に遅延素子２
が挿入されており、Ｐチャネルトランジスタ３のソース
、ドレインは各々電源端子５、出力端子１３に接続され
ている。Ｎチャネルトランジスタ４のゲート、ソース、
ドレインは各々Ｐチャネルトランジスタ３のゲート、接
地端子１２、出力端子１３に接続されている。Ｐチャネ
ルトランジスタ８のゲートはコンデンサ７を介して入力
端子１に、抵抗６を介して電源端子５に各々接続されて
おり、Ｐチャネルトランジスタ８のソース、ドレインは
各々電源端子５、出力端子１３に接続されている。Ｎチ
ャネルトランジスタ１１のゲートはコンデンサ９を介し
て入力端子１に、抵抗１０を介して接地端子１２に各々
接続されており、Ｎチャネルトランジスタ１１のソース
、ドレインは各々接地端子１２、出力端子１３に接続さ
れている。
トランジスタ３のゲートと入力端子１の間に遅延素子２
が挿入されており、Ｐチャネルトランジスタ３のソース
、ドレインは各々電源端子５、出力端子１３に接続され
ている。Ｎチャネルトランジスタ４のゲート、ソース、
ドレインは各々Ｐチャネルトランジスタ３のゲート、接
地端子１２、出力端子１３に接続されている。Ｐチャネ
ルトランジスタ８のゲートはコンデンサ７を介して入力
端子１に、抵抗６を介して電源端子５に各々接続されて
おり、Ｐチャネルトランジスタ８のソース、ドレインは
各々電源端子５、出力端子１３に接続されている。Ｎチ
ャネルトランジスタ１１のゲートはコンデンサ９を介し
て入力端子１に、抵抗１０を介して接地端子１２に各々
接続されており、Ｎチャネルトランジスタ１１のソース
、ドレインは各々接地端子１２、出力端子１３に接続さ
れている。
入力端子１に第３図に示すような低レベルから高レベル
へ変化する信号が印加された場合、Ｎチャネルトランジ
スタ４のゲートには第４図に示すように遅延素子２によ
り決定される時間だけ遅れた低レベルから高レベルへ変
化する信号が印加される。同時に入力端子１に印加され
た電圧はコンデンサ９及び抵抗１０からなる微分回路を
介し、第５図に示すような波形と１．てＮチャネルトラ
ンジスタ１１のゲートに印加される。このとき、Ｐチャ
ネルトランジスタ３のインピーダンスが信号印加前に比
べて大きい状態へ変化し、また、Ｐチャネルトランジス
タ８のインピーダンスは信号印加前と同様大きい状態を
保持しているので出力端子１３から見た出力インピーダ
ンスは第６図のような変化を示す。
へ変化する信号が印加された場合、Ｎチャネルトランジ
スタ４のゲートには第４図に示すように遅延素子２によ
り決定される時間だけ遅れた低レベルから高レベルへ変
化する信号が印加される。同時に入力端子１に印加され
た電圧はコンデンサ９及び抵抗１０からなる微分回路を
介し、第５図に示すような波形と１．てＮチャネルトラ
ンジスタ１１のゲートに印加される。このとき、Ｐチャ
ネルトランジスタ３のインピーダンスが信号印加前に比
べて大きい状態へ変化し、また、Ｐチャネルトランジス
タ８のインピーダンスは信号印加前と同様大きい状態を
保持しているので出力端子１３から見た出力インピーダ
ンスは第６図のような変化を示す。
一方、゛入力端子１に高レベルから低レベルへ変化する
信号が印加された場合、コンデンサ７及び抵抗６からな
る微分回路を通った入力信号がＰチャネルトランジスタ
８のゲートに印加され、Ｐチャネルトランジスタ３のイ
ンピーダンスが信号印加前に比べて小さい状態へ変化す
るときのみＰチャネルトランジスタ８のインピーダンス
は小さくなる。従って、入力信号が高レベルから低レベ
ルへ変化する場合にも、出力端子１３から見た出力イン
ピーダンスは第６図に示すような変化とな゛る。
信号が印加された場合、コンデンサ７及び抵抗６からな
る微分回路を通った入力信号がＰチャネルトランジスタ
８のゲートに印加され、Ｐチャネルトランジスタ３のイ
ンピーダンスが信号印加前に比べて小さい状態へ変化す
るときのみＰチャネルトランジスタ８のインピーダンス
は小さくなる。従って、入力信号が高レベルから低レベ
ルへ変化する場合にも、出力端子１３から見た出力イン
ピーダンスは第６図に示すような変化とな゛る。
第２図に本発明による０ＭＯ５出力バッファを用いて構
成した伝送路の一例を示す。
成した伝送路の一例を示す。
入力端子１に高レベルから低レベルへ変化する信号が印
加された場合、出力端子１３の電圧は低レベルから高レ
ベルへ変化する。その時の出力インピーダンスは信号印
加前に比べて小さいので出力端子、伝送路及び入力バッ
ファにおける寄生容量は急激に充電され、伝送路におけ
る電圧の立上り時間は従来のＣＭＯ３出力バッファを用
いて構成する場合に比べて短い。さらに出力端子１３の
電圧が高レベルに達した後は、Ｐチャネルトランジスタ
８のインピーダンスは大きい状態になるため、出力端子
１３から見た出力インピーダンスは信号印加前に比べて
大きくなる。従って、Ｐチャネルトランジスタ３のイン
ピーダンスを伝送路の特性インピーダンスよりも大きく
し、Ｐチャネルトランジスタ８のインピーダンスを伝送
路の特性インピーダンスよりも小さくすることにより、
出力端子１３から見た出力インピーダンスは出力端子の
電圧が低レベルから高レベルへ変化するとき、伝送路の
特性インピーダンスよりも小さくなり、定常状態に達し
たときは伝送路の特性インピーダンスよりも大きくなる
。そのため、伝送路から見た出力端子１３の電圧反射係
数は信号が低レベルから高レベルに変化した後は正とな
り、さらに伝送路から見たＣＭＯ３入力バッファの入力
端子１４の電圧反射係数は正であるので電圧のリンギン
グは生じない。
加された場合、出力端子１３の電圧は低レベルから高レ
ベルへ変化する。その時の出力インピーダンスは信号印
加前に比べて小さいので出力端子、伝送路及び入力バッ
ファにおける寄生容量は急激に充電され、伝送路におけ
る電圧の立上り時間は従来のＣＭＯ３出力バッファを用
いて構成する場合に比べて短い。さらに出力端子１３の
電圧が高レベルに達した後は、Ｐチャネルトランジスタ
８のインピーダンスは大きい状態になるため、出力端子
１３から見た出力インピーダンスは信号印加前に比べて
大きくなる。従って、Ｐチャネルトランジスタ３のイン
ピーダンスを伝送路の特性インピーダンスよりも大きく
し、Ｐチャネルトランジスタ８のインピーダンスを伝送
路の特性インピーダンスよりも小さくすることにより、
出力端子１３から見た出力インピーダンスは出力端子の
電圧が低レベルから高レベルへ変化するとき、伝送路の
特性インピーダンスよりも小さくなり、定常状態に達し
たときは伝送路の特性インピーダンスよりも大きくなる
。そのため、伝送路から見た出力端子１３の電圧反射係
数は信号が低レベルから高レベルに変化した後は正とな
り、さらに伝送路から見たＣＭＯ３入力バッファの入力
端子１４の電圧反射係数は正であるので電圧のリンギン
グは生じない。
一方、入力端子１に低レベルから高レベルに変化する信
号が印加された場合、出力端子１３の電圧は高レベルか
ら低レベルへ変化する。そのときの出力インピーダンス
は信号印加前に比べて大きいので、出力端子、伝送路及
び入力バッファにおける寄生容量に貯えられていた電荷
は急激に放電され、伝送路における電圧の立下がり時間
は、従来の０ＭＯ５出力バッファを用いて構成する場合
に比べて短く、さらに伝送路から見たＣＭＯ３入力バッ
ファの入力端子１４の電圧反射係数は正であるので電圧
のリンギングは生じない。
号が印加された場合、出力端子１３の電圧は高レベルか
ら低レベルへ変化する。そのときの出力インピーダンス
は信号印加前に比べて大きいので、出力端子、伝送路及
び入力バッファにおける寄生容量に貯えられていた電荷
は急激に放電され、伝送路における電圧の立下がり時間
は、従来の０ＭＯ５出力バッファを用いて構成する場合
に比べて短く、さらに伝送路から見たＣＭＯ３入力バッ
ファの入力端子１４の電圧反射係数は正であるので電圧
のリンギングは生じない。
以上説明したように本発明は、入力端子との間に遅延素
子を挿入したインバータ回路と、コンデンサを介して入
力端子に接続され、同時に抵抗を介して電源端子に接続
されるゲートを有するＰチャネルトランジスタ及びコン
デンサを介して入力端子に接続され同時に抵抗を介して
接地端子に接続されるゲートを有するＮチャネルトラン
ジスタを用いてＣＭＯ３出力バッファを構成することに
より、伝送路における電圧の立上り時間、立下がり時間
を増加させることなく、また、出力電圧のリンギングを
防止できるという効果がある。
子を挿入したインバータ回路と、コンデンサを介して入
力端子に接続され、同時に抵抗を介して電源端子に接続
されるゲートを有するＰチャネルトランジスタ及びコン
デンサを介して入力端子に接続され同時に抵抗を介して
接地端子に接続されるゲートを有するＮチャネルトラン
ジスタを用いてＣＭＯ３出力バッファを構成することに
より、伝送路における電圧の立上り時間、立下がり時間
を増加させることなく、また、出力電圧のリンギングを
防止できるという効果がある。
さらに、上記ＰチャネルトランジスタとＮチャネルトラ
ンジスタは同時に動作することはないので、駆動能力の
小さいインバータ回路を用いてＰチャネルトランジスタ
あるいはＮチャネルトランジスタを動作させることによ
り貫通電流なしに０ＭＯ５出力バッファを動作させるこ
とができるという効果がある。
ンジスタは同時に動作することはないので、駆動能力の
小さいインバータ回路を用いてＰチャネルトランジスタ
あるいはＮチャネルトランジスタを動作させることによ
り貫通電流なしに０ＭＯ５出力バッファを動作させるこ
とができるという効果がある。
第１図は本発明の一実施例の回路図、第２図は第１図に
よる０ＭＯ５出力バッファを用いて構成した伝送路図、
第３図は第１図の入力端子１に低レベルから高レベルへ
変化する信号を印加したときの波形図、第４図は第２図
の信号が第１図の遅延素子２を通過した後の波形図、第
５図は第２図の信号が第１図のコンデンサ９及び抵抗１
０からなる微分回路を介しＮチャネルトランジスタ１１
のゲートに印加される信号の波形図、第６図は第２図の
信号が第１図の入力端子１に印加されたときに出力端子
１３から見た出力インピーダンスの変化を示す図、第７
図及び第８図は従来のＣＭＯ５出力バッファの回路図、
第９図は第７図による０ＭＯ３出力バッファを用いて構
成した伝送路図である。 １・・・入力端子 ２・・・遅延素子３．８
・・・Ｐチャネルトランジスタ
よる０ＭＯ５出力バッファを用いて構成した伝送路図、
第３図は第１図の入力端子１に低レベルから高レベルへ
変化する信号を印加したときの波形図、第４図は第２図
の信号が第１図の遅延素子２を通過した後の波形図、第
５図は第２図の信号が第１図のコンデンサ９及び抵抗１
０からなる微分回路を介しＮチャネルトランジスタ１１
のゲートに印加される信号の波形図、第６図は第２図の
信号が第１図の入力端子１に印加されたときに出力端子
１３から見た出力インピーダンスの変化を示す図、第７
図及び第８図は従来のＣＭＯ５出力バッファの回路図、
第９図は第７図による０ＭＯ３出力バッファを用いて構
成した伝送路図である。 １・・・入力端子 ２・・・遅延素子３．８
・・・Ｐチャネルトランジスタ
Claims (1)
- １、各々１つの入力端子、出力端子、電源端子、接地端
子、遅延素子及び各々２つのコンデンサ、抵抗、Ｐチャ
ネルトランジスタ、Ｎチャネルトランジスタを有し、第
１のＰチャネルトランジスタのゲートと入力端子の間に
遅延素子を挿入し、第１のＰチャネルトランジスタのソ
ース及びドレインをそれぞれ電源端子及び出力端子に接
続し、第１のＮチャネルトランジスタのゲート、ソース
、ドレインを各々第１のＰチャネルトランジスタのゲー
ト、接地端子、出力端子に接続し、第２のＰチャネルト
ランジスタのゲートと入力端子との間に第１のコンデン
サを挿入し、さらに第２のＰチャネルトランジスタのゲ
ートと電源端子との間に第１の抵抗を挿入し、第２のＰ
チャネルトランジスタのソース、ドレインを各々電源端
子及び出力端子に接続し、第２のＮチャネルトランジス
タのゲートと入力端子との間に第２のコンデンサを挿入
し、さらに第２のＮチャネルトランジスタのゲートと接
地端子の間に第２の抵抗を挿入し、第２のＮチャネルト
ランジスタのソース、ドレインを各々接地端子及び出力
端子に接続したことを特徴とする半導体集積回路。
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19988 | 1988-01-04 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH01195720A true JPH01195720A (ja) | 1989-08-07 |
Family
ID=11467314
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63019988A Pending JPH01195720A (ja) | 1988-01-04 | 1988-01-30 | 半導体集積回路 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5080982A (ja) |
| JP (1) | JPH01195720A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5760620A (en) * | 1996-04-22 | 1998-06-02 | Quantum Effect Design, Inc. | CMOS limited-voltage-swing clock driver for reduced power driving high-frequency clocks |
| US6344957B1 (en) | 1998-10-28 | 2002-02-05 | Nec Corporation | Overshoot/undershoot prevention device and overshoot/undershoot prevention method |
Families Citing this family (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6589641B1 (en) | 1998-06-04 | 2003-07-08 | Seagate Technology Llc | Thin films of crosslinked fluoropolymer on a carbon substrate |
| US6617011B2 (en) * | 1999-05-07 | 2003-09-09 | Seagate Technology Llc | Elastomeric lubricants for magnetic recording media |
| US6680079B1 (en) * | 2000-06-02 | 2004-01-20 | Seagate Technology Llc | Planarization and corrosion protection of patterned magnetic media |
| JP2001354439A (ja) * | 2000-06-12 | 2001-12-25 | Matsushita Electric Ind Co Ltd | ガラス基板の加工方法および高周波回路の製作方法 |
| US6849304B1 (en) | 2001-03-16 | 2005-02-01 | Seagate Technology Llc | Method of forming lubricant films |
| DE10246453A1 (de) * | 2002-10-04 | 2004-04-15 | Enthone Inc., West Haven | Verfahren zur stromlosen Abscheidung von Nickel |
| US20070096052A1 (en) * | 2005-10-28 | 2007-05-03 | Shuey Steven W | Poly(hydroxystyrene) stain resist |
Family Cites Families (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS57143729A (en) * | 1981-02-27 | 1982-09-06 | Fuji Photo Film Co Ltd | Magnetic recording medium |
| JPS5864627A (ja) * | 1981-10-15 | 1983-04-18 | Sony Corp | 磁気記録媒体 |
| JPS595423A (ja) * | 1982-07-01 | 1984-01-12 | Sony Corp | 磁気記録媒体 |
| US4600521A (en) * | 1984-10-09 | 1986-07-15 | Nippon Zeon Co., Ltd. | Electron-beam reactive magnetic coating composition for magnetic recording media |
| JP2523279B2 (ja) * | 1986-05-02 | 1996-08-07 | ティーディーケイ株式会社 | 磁気記録媒体およびその製造方法 |
| US4837080A (en) * | 1986-11-18 | 1989-06-06 | Matsushita Electric Industrial Co., Ltd. | Magnetic recording mediums for high density recording comprising an improved structure of a magnetic layer |
-
1988
- 1988-01-30 JP JP63019988A patent/JPH01195720A/ja active Pending
- 1988-12-30 US US07/292,533 patent/US5080982A/en not_active Expired - Fee Related
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5760620A (en) * | 1996-04-22 | 1998-06-02 | Quantum Effect Design, Inc. | CMOS limited-voltage-swing clock driver for reduced power driving high-frequency clocks |
| US6344957B1 (en) | 1998-10-28 | 2002-02-05 | Nec Corporation | Overshoot/undershoot prevention device and overshoot/undershoot prevention method |
Also Published As
| Publication number | Publication date |
|---|---|
| US5080982A (en) | 1992-01-14 |
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