JPH0472913A

JPH0472913A - 出力バツフア回路

Info

Publication number: JPH0472913A
Application number: JP2185759A
Authority: JP
Inventors: Takashi Kimura; 隆志木村; Yuichi Igari; 猪狩　裕一
Original assignee: Nissan Motor Co Ltd
Current assignee: Nissan Motor Co Ltd
Priority date: 1990-07-13
Filing date: 1990-07-13
Publication date: 1992-03-06
Anticipated expiration: 2013-09-21
Also published as: JP2800380B2

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】〔産業上の利用分野〕この発明は、通信特にパルス伝送に使用する出力バッフ
ァ回路に関する。

〔従来技術〕

パルス伝送に使用する出カバソファ回路の構成には様々
な構成があるが、ノイズ耐性からみて理想的である０Ｍ
Ｏ８構成の従来の出力バッファ回路としては、例えば第
５図に示したようなものがある。

第５図は、Ｐ形ＭＯ８）ランジスタＰｌとＮ形ＭＯＳト
ランジスタＮ１とから構成されるＣＭＯＳインバータ回
路５１０である。通常、ＣＭＯＳインバータ回路５１０
を出力バッファ回路として用いる場合には、２個のＣＭ
ＯＳインバータ回路５１０をカスケードに接続して正転
出力を使用する。ここでは説明を簡潔にするために、１
個のＣＭＯＳインパーク回路５１００反転出力で説明す
る。

第６図にＣＭＯＳインバータ回路５１０の入出力信号の
波形を示し、第５図および第６図を用いてＣＭＯＳイン
バータ回路５１０の動作を説明する。

入力信号ａが入力端子ＩＮへ入力されると、反転された
出力信号すが出力端子ＯＵＴから出力される。この出力
信号すは、オーバーシュートや伝送線のインピーダンス
の影響により必ずしも理想的な波形が得られない。した
がって、出力信号すは、第６図に示したような波形とな
り、トランジスタのスイッチング時に発生する波形の乱
れ（以下これをスイッチング・ノイズと記す）が電磁波
ノイズの主要な発生源となる。

このような電磁波ノイズによる影響としては、例えば車
輛内に形成された多重通信システムによる電磁波ノイズ
がラジオ・ノイズとして直接顕在化する場合がある。

従って、このようなスイッチング・ノイズを押さえる必
要があり、最も簡単で直接的な方法としては、例えば第
７図に示すようなＣＭＯＳインバータ回路５１０の出力
端＋Ｋローパスフィルタを接続する方法がある。

第７図は、Ｐ形およびＮ形ＭＯ８）ランジスタＰｉ　、
ＮｌからなるＣ　Ｍ　ＯＳ　イア　／（−夕回路５１０
とＰ形およびＮ形ＭＯ８）ランジスタＰ２．Ｎ２からな
るＣＭＯＳインバータ回路５２０を２段接続して、ＣＭ
ＯＳインバータ回路５１０の出力端子に抵抗７０１とキ
ャパシタ７０２とからなるＲＣフィルタ７００を接続し
たものである。

次に、第８図にＲＣフィルタを接続した回路の入出力信
号の波形を示し、第７図および第８図を用いて動作を説
明する。

ＣＭＯＳインバータ回路５１０，５２０が２段カスケー
ドに接続されているため、入力信号Ｃが入力端子ＩＮへ
入力されると、２度反転して正転の出力信号ｄとして出
力端子ＯＵＴから出力される。

この出力信号ｄは、第８図に示すように高周波成分が減
衰し、波形の立ち上がり立ち下がりが緩やかになって、
高周波の電磁波ノイズが減る。

しかし、この出力信号ｄの波形の立ち上がり・立ち下が
りの最もきつい部分の傾きを小さ（すると、立ち上がり
・立ち下がりの最も緩やかな部分におけるパルスとして
の波形が大幅に崩れてしまう。さらに、パルスとしての
波形が崩れることにより、他のノイズ例えばグランド・
ノイズ等ニ弱くなり、パルス伝送のメリットが薄れてく
る。また、パルスのなまらせ方が、出力段のＣＭＯＳイ
ンバータ回路５１０，５２０の浮遊容量と伝送線の浮遊
容量に依存してしまい、高周波成分の減衰度を正確に制
御することが困難になる。

また、波形の立ち上がり立ち下がりを制御する場合には
、例えば第９図に示すようなオペアンプを用いた積分器
を使用する。

第９図は、オペアンプ９００の一端と入力端子ＩＮとの
間に抵抗９０１を接続し、オペアンプ９００の一端と抵
抗９０１との接続点とオペアンプ９００の出力端との間
にキャパシタ９０２を接続し、オペアンプ９００の子端
をグランド側へ接続し、オペアンプ９００の出力端とキ
ャパシタ９０２との接続点を出力端子ＯＵＴとしたもの
である。

次に、第１０図にこの積分器を用いた場合の入出力信号
の波形を示し、第９図および第１０図を用いて動作を説
明する。

入力信号ｅが入力端子ＩＮへ入力されると、抵抗９０１
とキャパシタ９０２により設定された立ち上がり・立ち
下がりの傾きを有する反転した出力信号ｆを出力端子Ｏ
ＵＴから出力する。しかし、オペアンプ９００のパルス
応答性により、第１０図に示したように立ち上がり・立
ち下がりの始まる部分子ｌ、ｆ２での傾きが急になり、
高周波成分を減衰することが出来な（なる。

そこで、特開平２−１１９４４３に示されたような出力
バッファ回路が提案されており、この出力バッファ回路
の構成図を第１１図に示す。第１１図において、出カバ
ソファ回路は、基準電位発生回路１１１０と、ハイ・イ
ンピーダンス設定回路１１２０と、入力回路１１３０と
、出力回路１１４０とから構成されている。そして、こ
の出カバソファ回路は、入力端子Ｈ２Ｂへ入力される信
号によって、出力端子ＯＵＴから信号を出力するか否か
を制御され、入力端子ＩＮへ入力された信号の波形をな
まらせて出力端子ＯＵＴから出力する。

基準電位発生回路１１１０は、電源−グランド間に直列
接続されたＰ形ＭＯ８）ランジスタＰ９と抵抗１１１１
とＮ形ＭＯＳトランジスタＮ９とから構成され、Ｐ形お
よびＮ形ＭＯＳトランジスタＰ９、Ｎ９のゲート端子と
ドレイン端子とを接続した接続点にそれぞれ基準電位Ｖ
ｌ　、Ｖ２を発生している。

基準電位ｖ１は、ハイ・インピーダンス設定回路１１２
０のＰ形およびＮ形ＭＯ８）ランジスタＰ４、Ｎ５より
なるアナログスイッチ１１２２を介して入力回路１１３
０　、出力回路１１４０のＰ形ＭＯＳトランジスタＰ　
７　、　Ｐ　１１のドレイン端子へ印加される。

基準電位ｖ２は、ハイ・インピーダンス８定回路１１２
０のＰ形およびＮ形ＭＯ８）ランジスタＮ４、Ｐ５より
なるアナログスイッチ１１２３を介して入力回路１１３
０　、出力回路１１４０のＮ形ＭＯＳトランジスタＮ７
．Ｎｉｌのドレイン端子へ印加される。

ハイ・インピーダンス設定回路１１２０は、電源と基準
電位ｖ１を伝達するラインとの間に接続されたＰ形ＭＯ
８）ランジスタＰ３と、グランドと基準電位ｖ２を伝達
するラインとの間に接続されたＮ形ＭＯ８ｌ’７ンジス
タＮ３と、アナログスイッチ１１２２．１１２３と、イ
ンバータ回路１１２１とから構成されている。なお、ハ
イ・インピーダンス設定回路１１２０は、入力端子Ｈ２
Ｂに入力される信号によりＰ形ＭＯＳト７ンジスタＰ３
．Ｎ３およびアナログスイッチ１１２２．１１２３がオ
ン・オフし、Ｐ形およびＮ形ＭＯ８）ランジスタｐＨ。

Ｎｉｌのゲート端子の電位を制御することで出力回路１
１４０の状態を制御する。

入力回路１１３０は、電源−グランド間に直列接続され
たＰ形ＭＯ８）７ンジスタＰ７　、Ｐ２およびＮ形ＭＯ
８）ランジスタＮ２．Ｎ７と、Ｐ形およびＮ形ＭＯ８）
ランジスタＰ２　、Ｎ２の各ゲート端子へ接続された入
力端子ＩＮとから構成されている。なお、入力回路１１
３０は、インバータとして動作するＰ形およびＮ形ＭＯ
８）ランジスタＰ２　、Ｎ２の互いに接続されたドレイ
ン端子から出力信号を出力回路１１４０へ出力する。

出力回路１１４０は、電源−グランド間に直列接続され
たＰ形ＭＯ８）ランジスタｐＨ，ＰＩおよびＮ形ＭＯＳ
トランジスタＮｌ　、Ｎｌ　１と、Ｐ形およびＮ形ＭＯ
８）ランジスタＰ２　、Ｎ２の互いに接続されたゲート
端子とＰ形およびＮ形ＭＯＳトランジスタＰ２．Ｎ２の
互いに接続されたドレイン端子との間に接続されたミラ
ー・キャパシタ１１４１と、Ｐ形およびＮ形ＭＯＳトラ
ンジスタＰ２、Ｎ２の互いに接続されたドレイン端子と
ミラー・キャパシタ１１４１との接続点に接続された出
力端子ＯＵＴとから構成されている。なお、出力回路１
１４０は、Ｐ形およびＮ形ＭＯＳトランジスタＰ２．Ｎ
２の互いに接続されたゲート端子へ入力回路１１３０の
出力信号が入力され、反転した信号を出力端子ＯＵＴへ
出力する。

次に、この出力バッファ回路の動作を説明する。

（１−ａ）基準電圧発生回路１１１０の動作二発生され
る基準電圧Ｖｌ　、Ｖ２はそれぞれ、Ｖ１＝Ｖ２十Ｒ・
βＮ９　・（Ｖ　２　　ＶＴＮ９　）２−（１−ｉ）Ｖ
２＝Ｖ１−Ｒ・βＰＱ　・（ＶＤＤ　Ｖｌ　−ＶＴＰ９
　）”　−（１−２）と表される。ここで、ＶＤＤは電
源電圧、ＶＴＮｌｌおよびＶＴＰ９はＰ形およびＮ形Ｍ
Ｏ８）ランジスタＰ９　、Ｎ９のスレッショルド電圧、
βＰ９およびβＮ９はＰ形およびＮ形ＭＯ８）ランジス
タＰ９゜Ｎ９の利得、Ｒは抵抗１１１１の抵抗値である
。

ＭＯＳトランジスタの利得βがＷ／Ｌで決まるために、
式（１−１）ｌ（１−２）から分かるように基準電圧Ｖ
ｌ、Ｖ２は、Ｐ形およびＮ形ＭＯＳトランジスタＰ９．
Ｎ９のＷ／Ｌと抵抗１１１１の抵抗値で決まる。

入力回路１１３０のＰ形ＭＯＳトランジスタＰ７を流れ
る電流値１１は、ｉｎ＝βｐ７・（Ｖｎｎ−Ｖｌ−ＶＴＰ７）２−（１−
３）と表され、基準電圧ｖ１とＰ形ＭＯＳトランジスタ
Ｐ７のＷ　／　Ｌで決まる。また、入力回路１１３０（
ｌＯ）のＮ形ＭＯＳトランジスタＮ７を流れる電流値１２は、ｉ２＝βＮ７　・（Ｖ２−ＶＴＮ７　）２　　　　　＝
−（１−４）と表され、基準電圧ｖ２とＮ形ＭＯ８）ラ
ンジスタＮ７のＷ／Ｌで決まる。

（１−ｂ）ハイ・インピーダンス設定回路１１２０の動
作：入力端子Ｈ２Ｂから出力停止を指示する信号、すな
わちハイ・レベル（電源電位）の制御信号が入力される
と、Ｐ形およびＮ形ＭＯＳトランジスタＰ３．Ｎ３がオ
ンしてアナログスイッチ１１２２．１１２３がオフする
。このため、Ｐ形ＭＯＳトランジスタＰ７．ｐＨのゲー
ト端子にハイ・レベルの電位が印加されてオフし、Ｎ形
ＭＯＳトランジスタＮ７　、Ｎｌ　１のゲート端子にロ
ー・レベル（グランド電位）の電位が印加されてオフす
る。したがって、入力回路１１３０と出力回路１１４０
がハイ・インピーダンス状態となり、出力信号の出力停
止状態となる。

逆に、入力端子Ｈ２Ｂから出力を指示する信号、すなわ
ちロー・レベルの制御信号が入力されると、Ｐ形および
Ｎ形ＭＯＳトランジスタＰ３．Ｎ３がオフしてアナログ
スイッチ１１２２　、１１２３がオンする。このため、
Ｐ形ＭＯＳトランジスタＰ７゜ｐＨのゲート端子に基準
電圧ｖ１が印加され、Ｎ形ＭＯＳトランジスタＮ７　、
Ｎｌ　１のゲート端子に基準電圧Ｖ２が印加される。し
たがって、入力回路１１３０と出力回路１１４０が出力
信号の出力可能な状態となる。

（１−ｃ）入力回路１１３ｏと出力回路１１４ｏの動作
：上記のごとく入力回路１１３ｏと出力回路１１４゜が
出力信号の出力可能な状態となって、久方端子ＩＮヘハ
イ・レベルからロー・レベルニ立チ下カる信号が入力さ
れると、Ｐ形ＭｏｓトランジスタＰ２がオンしてＰ形Ｍ
ＯＳトランジスタＰ７から電流１１が供給されるように
なる。

電流ｉ１は、ミラー・キャパシタ１１４１へ流し込んで
電荷をチャージし、Ｐ形およびＮ形ＭＯＳトランジスタ
Ｐｌ、Ｎ２のゲート端子の電位が高くなる。よって、出
力回路１１４ｏは、ハイ・レベルからロー・レベルに立
ち下がる信号を出方端子ＯＵＴから出力する。

Ｎ形ＭＯＳトランジスタＮ１が非飽和領域で動作する間
は、出力回路１１４０の出力信号が緩やかに立ち下がり
、飽和領域で動作するようになると、出力回路１１４０
が積分動作をするため出力信号が傾きｉｌ／Ｃ（Ｃは、
ミラー・キャパシタ１１４１の容量値）で立ち下がる。

また、入力端子ＩＮへロー・レベルからハイ・レベルに
立ち上がる信号が入力された場合も同様（出力信号の傾
きはｉ　２　／　Ｃ）である。

このように、高周波成分を十分に減衰させると共に出力
信号の立ち上がり立ち下がりの傾きをＣまたはＲの値を
変えることにより設定することができる。

次に、第１１図に示した出力バッファ回路のハイ・イン
ピーダンス設定回路１１２０を簡略化した例を第１２図
に示す。

第１２図に示した出力バッファ回路において、ハイ・イ
ンピーダンス設定回路１１２０は、入力端子Ｈ２Ｂから
入力される制御信号が入力されるインバータ回路１１２
１だげで構成されている。そして、出力回路１１４０を
構成しているＰ形ＭＯＳトランジスタｐＨのゲート端子
にはインバータ回路１１２１の出力端子が接続され、出
力回路１１４０を構成しているＮ形ＭＯ８）ランジスタ
Ｎｉｌのゲート端子には入力端子Ｈ２Ｂが接続されてい
る。

この出カバソファ回路の動作は、第１１図に示した出カ
バソファ回路の動作と同様であるため、説明は省略する
。

〔発明が解決しようとする課題〕

しかしながら、上記のごとき従来の出力３２７７回路に
あっては、伝送信号を伝送線路へ送信しない場合に、出
力バッファ回路が伝送線路に対して影響を与えないよう
にする必要がある。このため、出力回路１１４０をハイ
・インピーダンス状態とするための２個のＰ形およびＮ
形ＭＯＳトランジスタが必要となり、出力回路１１４０
の構成は、４個のＰ形およびＮ形ＭＯＳトランジスタを
直列に接続した構成となっている。

また、例えば出力バッファ回路に接続された伝送線路に
寄生する負荷が太き（なった場合、出力７２７７回路の
ドライブ能力を大きくする必要性が生じる。出力バッフ
ァ回路のドライブ能力を大きくするには、出力回路１１
４０を構成する４個のＰ形およびＮ形ＭＯ８）ランジス
タのサイズを大きくする必要がある。これに対し、入力
回路１１３０やハイ・インピーダンス設定回路１１２０
は、直接出力バラフッ回路のドライブ能力に関係がなく
、これらの回路を構成しているＭＯＳ）ランジスタのサ
イズは、変更する必要がない。このため、出力バッファ
回路を集積化する場合には、出力回路１１４０を構成し
ているＭＯＳ）ランジスタがチップ・サイズを縮小する
ことを妨げるという問題点があった。

この発明は、上記のごとき問題点の解決を図るためにな
されたものであり、出力回路を２個のＰ形およびＮ形Ｍ
ＯＳトランジスタで構成し、出力信号を停止状態とする
ときにはハイ・インピーダンス状態を実現することが可
能である出力バッファ回路を提供することを目的として
いる。

〔問題を解決するための手段〕

この発明は、上記の目的を達成するためになされたもの
で、外部から入力信号が入力されるコンプリメンタリ構
成のインバータ回路と、該インバータ回路を駆動するた
めに電源側およびグランド側に設けられた一対の電流源
と、ソース端子を電源側へ接続した第１導電形の第１ト
ランジスタと、ソース端子をグランド側へ接続した第２
導電形の第２トランジスタと、第１および第２トランジ
スタのドレイン端子どうしの接続点に接続した外部への
出力端子と、外部への出力端子とインバータ回路の出力
端との間に接続したミラー・キャパシタと、外部から第
１の制御信号が入力された場合には第１トランジスタの
ゲート端子を電源側へ接続すると共に第２トランジスタ
のゲート端子をグランド側へ接続し、外部から第２の制
御信号が入力された場合には第１トランジスタのゲート
端子をインバータ回路の出力端へ接続すると共に第２ト
ランジスタのゲート端子をインバータ回路の出力端へ接
続するハイ・インピーダンス設定回路とを具備した出カ
バソファ回路の構成とする。

〔作用〕

電源・グランド間に直列接続された一対のＰ形およびＮ
形ＭＯ８）ランジスタの各ゲート端子にそれぞれ第１お
よび第２スイッチ手段を設けて（第１および第２スイッ
チ手段を外部からの制御信号で切り換えることによって
、２個のＰ形およびＮ形ＭＯ８）ランジスタをハイ・イ
ンピーダンス状態としたり、インバータとして動作させ
たりする構成の出力回路としたために、出力回路の構成
素子数を削減することが可能となり、出力バッファ回路
のドライブ能力を大きくしたい場合に、　　２個のＰ形
およびＮ形ＭＯ８）？ンジスタのサイズを太き（するだ
けでよくなり、集積化する上で都合の良い構成とするこ
とが可能となる。

〔実施例〕

以下、この発明について具体的な実施例に基づいて説明
する。

第１図は、この発明の１突流例を示す図である。

第１図において、１００は信号の伝送制御を行なうため
の通信装置である。この通信装置１００が出力した伝送
信号１０１は、入力信号として出力２７７７回路１２０
の入力端子ＩＮへ入力され、通信装置１００が出力した
制御信号１０２は、第１および第２の制御信号として出
力バッファ回路１２０の入力端子ＨｚＢへ入力される。

そして、出力２７７７回路１２０は、信号を出力するか
否かを制御信号１０２によって制御され、信号を出力す
る場合伝送信号１０１に応じた出力信号１３０を出力端
子ＯＵＴを介して伝送線路１４０へ出力する。

出力バッファ回路１２０は、出力回路１２２と、ハイ・
インピーダンス設定回路１２５と、電流源１２６．１２
７と、インバータ回路１２８とから構成される。

出力回路１２２は、Ｐ形ＭＯＳトランジスタＰ１のソー
ス端子を電源側に接続し、Ｎ形ＭＯＳトランジスタＮ１
のソース端子をグランド側に接続する。さらに、Ｐ形Ｍ
ＯＳトランジスタＰ１およびＮ形ＭＯ８）ランジスタＮ
１の各ドレイン端子とミラー・キャパシタ１２１の一端
を接続した接続点を出力端子ＯＵＴに接続し、ミラー・
キャパシタ１２１の他の一端をインバータ回路１２８の
出力端に接続して構成される。

ハイ・インピーダンス設定回路１２５は、Ｐ形ＭＯＳト
ランジスタＰ１のゲート端子に接続されたスイッチ手段
１２３と、Ｎ形ＭＯＳトランジスタＮ１のゲート端子に
接続されたスイッチ手段１２４とから構成される。この
スイッチ手段１２３゜１２４は、通信装置１００が出力
する制御信号１０２によって制御される。

インバータ回路１２８は、電流源１２６，１２７により
駆動され、通信装置１００の出力した伝送信号１０１を
反転して出力回路１２２へ出力する。

次に、第１図および第２図を用いて動作を説明する。第
２図は、通信装置１００の出力する伝送信号１０１と出
力バッファ回路１２０の出力信号１３０を示す波形図で
ある。

出力バッファ回路１２０を介して信号を伝送線路１４０
へ出力しない場合、伝送線路１４０へ影響を与えないよ
うにするために、通信装置１００がハイ・インピーダン
ス設定回路１２５へ送信停止を指示する制御信号１０２
を出力する。この制御信号１０２により、スイッチ手段
１２３がＰ形ＭＯＳトランジスタＰ１のゲート端子を電
源側へ接続し、スイッチ手段１２４がＮ形ＭＯ８）ラン
ジスタＮ１のゲート端子をグランド側へ接続する。

このため、信号線１２９からの信号とは無関係にＰ形お
よびＮ形ＭＯＳトランジスタＰｌ、Ｎｌはオフしてハイ
・インピーダンス状態となり、伝送線路１４０に影響を
与えな（なる。

出力バッファ回路１２０を介して伝送線路１４０へ信号
を出力する場合、通信装置１００がハイ・インピーダン
ス設定回路１２５へ送信を指示する制御信号ＩＵ２を出
力する。この制御信号１０２により、スイッチ手段１２
３，１２４がＰ形およびＮ形ＭＯ８）ランジスタＰｌ　
、Ｎｌの各ゲート端子を信号線１２９側へ接続して、出
力回路１２２がミラー・キャパシタ１２１付のインバー
タ回路として動作する。

ここで、通信装置１００が第２図に示したような伝送信
号１０１を出力したとする。伝送信号１０１は、インバ
ータ回路１２８へ入力され、インバータ回路１２８が信
号線１２９へ伝送信号１０１の反転した信号を出力する
。さらに、出力回路１２２によって反転されて伝送信号
１０１と同相の出力信号１３０が伝送線路１４０へ出力
される。

伝送信号１０１がロー・レベルからハイ・レベルへ立ち
上がると、゛電流源１２７を電流１２が流れてミラー・
キャパシタ１２１に蓄えられた電荷が減少し、信号線１
２９の電位が下がり、Ｐ形ＭＯＳトランジスタＰ１がオ
ンしＮ形ＭＯＳトランジスタＮ１がオフして出力信号１
３０を伝送線路１４０へ出力する。

Ｎ形ＭＯ８）ランジスタＮ１が非飽和領域で動作する間
は、第２図に示したように緩やかな傾きで立ち上がるが
、Ｎ形ＭＯＳトランジスタＮ１が飽和領域で動作するよ
うになると、積分動作を行なう。このときの出力信号１
３０の立ち上がりは、１２　／　Ｃで決まる傾きとなる
。そして、Ｐ形ＭＯＳトランジスタＰ１が非飽和領域で
動作するようになると、また緩やかな傾きで立ち上がる
。ここで、Ｃはミラー・キャパシタ１２１の容量値であ
る。

伝送信号１０１が、ハイ・レベルからロー・レベルへ立
ち下がる場合でも同様であり、第２図に示すように高周
波成分を十分に減衰し、立ち上がり・立ち下がりの傾き
をミラー・キャパシタ１２１の容量値Ｃまたは電流源１
２６，１２７で設定する電流値ｉ１　、　ｉ２で任意に
設定できる。ここでは、電圧波形の周波数成分について
説明したが、電流波形についても同様のことがいえる。

第３図は、第１図に示した出力バッファ回路１２０の構
成要素をＣＭＯ８で具体的に構成した１突流例である。

第３図において、出力バッファ回路１２０は、出力回路
１２２とハイ・インピーダンス設定回路１２５とアナロ
グスイッチ２０５とインバータ回路１２８と電流源１２
６，１２７を構成しているＰ形およびＮ形ＭＯ８）ラン
ジスタＰ７．Ｎ７とからなる回路ブロック３１０と、Ｐ
形およびＮ形ＭＯ８）ランジスタＰ７　、Ｎ７のゲート
端子へ基準電位を与えるための回路ブロック３２０とか
ら構成されている。

出力回路１２２は、第１図に示した出力回路１２２の構
成とほとんど同じであるが、ミラー・キャパシタ１２１
を外部ノイズから保護するために、ミラー・キャパシタ
１２１と出力端子ＯＵＴとの間に保護抵抗２０４が接続
されている。

ハイ・インピーダンス設定回路１２５は、スイッチ手段
１２３　、１２４から構成されている。なお、スイッチ
手段１２３は、Ｐ形ＭＯ８）ランジスタＰ３のソース端
子が電源側へ接続され、Ｐ形およびＮ形ＭＯ８）ランジ
スタＰ３．Ｎ５のドレイン端子とＰ形ＭＯＳトランジス
タＰ４のソース端子とを接続した点がＰ形ＭＯ８）ラン
ジスタＰ１のゲート端子へ接続され、Ｐ形ＭＯ８）ラン
ジスタＰ４のドレイン端子とＮ形ＭＯ８）ランジスタＮ
５のソース端子とを接続した点がミラー・キャパシタ１
２１へ接続されて構成されている。さらに、スイッチ手
段１２４は、Ｎ形ＭＯ８）ランジスタＰＮのソース端子
がグランド側へ接続され、Ｎ形およびＰ形ＭＯ８）ラン
ジスタＮ３．Ｐ５のドレイン端子とＮ形ＭＯＳトランジ
スタＮ４のソース端子とを接続した点がＮ形ＭＯＳトラ
ンジスタＮｌのゲート端子へ接続され、Ｎ形ＭＯ８）ラ
ンジスタＮ４のドレイン端子とＰ形ＭＯ８トランジスタ
Ｐ５のソース端子とを接続した点がミラー・キャパシタ
１２１へ接続されて構成されている。

電流源１２６は、Ｐ形ＭＯ８）ランジスタＰ７゜Ｐ９と
抵抗２０１から構成されている。そして、Ｐ形ＭＯＳト
ランジスタＰ９と抵抗２０１が電源−グランド間に直列
接続され、Ｐ形ＭＯＳトランジスタＰ９のゲート−ドレ
イ／端子間を接続した接続点２０２に基準電位ｖ１を発
生する。この基準電位ｖ１がＰ形ＭＯ８）ランジスタＰ
７のゲート端子へ供給され、Ｐ形ＭＯ８）ランジスタＰ
７のソース端子が電源側へ接続され、Ｐ形ＭＯ８）ラン
ジスタＰ７のドレイン端子がインノ（−夕回路１２８へ
接続されている。

電流源１２７は、Ｐ形ＭＯ８）ランジスタＰ８゜Ｐ９と
Ｎ形ＭＯＳトランジスタＮ７．Ｎ８と抵抗２０１から構
成され、基準電位■１を発生する回路を電流源１２６と
共有している。そして、Ｐ形ＭＯＳト２ンジスタＰ８と
Ｎ形ＭＯ８）ランジスタＮ８が電源−グランド間に直列
接続され、Ｐ形ＭＯ８）ランジスタＰ８のゲート端子へ
基準電圧ｖ１を印加し、Ｎ形ＭＯ８）ランジスタＮ８の
ゲート−ドレイン端子間を接続した点に基準電位Ｖ２を
発生する。この基準電位ｖ２がＮ形ＭＯ８）ランジスタ
Ｎ７のゲート端子へ印加され、Ｎ形ＭＯＳトランジスタ
Ｎ７のソース端子がグランド側へ接続され、Ｎ形ＭＯ８
）ランジスタＮ７のドレイン端子がインバータ回路１２
８へ接続された構成となっている。

インバータ回路１２８は、Ｐ形ＭＯ８）ランジスタＰ２
のソース端子が電流源１２６へ接続され、Ｎ形ＭＯ８）
ランジスタＮ２のソース端子が電流源１２７へ接続され
、Ｐ形およびＮ形ＭＯ８）う／ジスタＰ２．Ｎ２の各ド
レイン端子を互いに接続した接続点を出力端とし、Ｐ形
およびＮ形ＭＯＳトランジスタＰ２．Ｎ２の各ゲート端
子を互いに接続した接続点が入力端子ＩＮへ接続されて
構成されている。

アナログスイッチ２０５は、Ｐ形およびＮ形ＭＯ８）ラ
ンジスタＰ６．Ｎ６から構成されており、インバータ回
路１２８の出力端とミラー・キャパシタ１２１との間に
接続されている。

また、入力端子ｆ（ＺＢを介して入力される信号は、Ｐ
形およびＮ形ＭＯ８）ランジスタＰ３．Ｎ４゜Ｎ５．Ｎ
６の各ゲート端子へ入力されると共に、インバータ回路
２０３により反転した信号が、Ｐ形およびＮ形ＭＯＳト
ランジスタＰ　４　、　Ｐ５　、Ｐ６゜Ｎ３の各ゲート
端子へ入力される。

次に、出力バッファ回路１２０の動作を第１図および第
３図に基づいて説明する。

（２−ａ）出力バッファ回路が出力信号１３０を出力し
ない場合：例えば通信装置１００（第１図に示す）が、
ロー・レベルの制御信号１０２を出力したとする。この
制御信号１０２が入力端子Ｈ２Ｂへ入力されるためＫＳ
Ｐ形ＭＯ８）ランジスタＰ３がオンし、Ｐ形およびＮ形
ＭｏｓトランジスタＰ４　、Ｎ５がオフする。したがっ
て、Ｐ形ＭＯＳトランジスタＰＩのゲート端子の電位が
ハイ・レベルに固定され、Ｐ形ＭｏｓトランジスタＰ１
がオフしてハイ・インピーダンス状態となる。同様に、
Ｎ形ＭＯ８）ランジスタＮ３がオンし、Ｎ形およびＰ形
ＭＯＳトランジスタＮ４．Ｐ５がオフするため、Ｎ形Ｍ
ｏＳトランジスタＮ１のゲート端子がハイ・レベルに固
定され、Ｎ形ＭＯＳトランジスタＮ１がオフしてハイ・
インピーダンス状態となる。

さらに、アナログスイッチ２０５もオフするため、イン
バータ回路１２８の出力信号がミラー・キャパシタ１２
１を介してリークするのを防いでいる。

（２−ｂ）出力バッファ回路が出力信号１３０を出力す
る場合：例えば通信装置１００が、ハイ・レベルの制御
信号１０２を出力したとする。この制御信号１０２が入
力端子Ｈ２Ｂへ入力されるために１アナログスイツチ２
０５がオンして、インバータ回路１２８の出力信号１２
９がミラー・キャパシタ１２１へ伝達される。さらに、
Ｐ形およびＮ形ＭＯＳトランジスタＰ３．Ｎ３がオフし
、Ｐ形およびＮ形Ｍｏｓトランジ、’ｌ’Ｐ４．Ｐ５．
Ｎ４゜Ｎ５がオンする。このため、インバー２１０回路
１２８の出力信号１２９が、Ｐ形およびＮ形ＭＯ８）ラ
ンジスタＰｌ、Ｎｌのゲート端子へ入力される。

すると、出力回路１２２が、第２図に示したような出力
信号１３０を出力端子ＯＵＴから出力する。

（２−ｃ）出力バッファ回路の出力信号１３０の立ち上
がり立ち下がり制御：前述したよ５に、立ち上がり・立
ち下がりの傾きは、ミラー・キャパシタ１２１の容量値
Ｃと電流源１２６，１２７を流れる電流値ｉ１．　ｉ２
によって決まる。

電流値１１は、Ｐ形ＭｏｓトランジスタＰ９のＷ／Ｌと
抵抗２０１の値とで決まる電流値ｉに比例した値となり
、Ｐ形ＭｏｓトランジスタＰ９゜Ｐ７のＷ　／　Ｌ比に
よって決まる。

同様に、電流値１２は、Ｐ形ＭＯ３）ランジスタＰ９の
Ｗ／Ｌと抵抗２０１の値とで決まる電流値ｉに比例した
値となり、Ｐ形ＭＯ８）ランジスタＰ９．Ｐ８のＷ／Ｌ
比とＮ形ＭＯＳトランジスタＮ８．Ｎ７のＷ／Ｌ比によ
って決まる。例えばＰ形ＭＯ８）ランジスタＰ９．Ｐ８
のＷ／Ｌ比を１：１となるようにして、Ｐ形ＭＯ８）ラ
ンジスタＰ９．Ｐ７のＷ／Ｌ比とＮ形ＭＯ８）ランジス
タＮ８．Ｎ７のＷ　／　Ｌ比を同じくすると、１１＝ｉ
ｚ　　　　　　　　　　　　　（１５）となり、立ち上
がり・立ち下がりの傾きを等しくすることができる。さ
らに、接続点２０２を端子として外部に取りだし、抵抗
２０１を外部抵抗として抵抗２０１の値を変えることで
電流値１１゜１２　　を変更することができ、立ち上が
り・立ち下がりの傾きを任意に決定することが可能であ
る。

以上説明してきたように、この実施例は、外部からの信
号により出力回路１２２をハイ・インピーダンス状態と
することが可能である。さらに、９゛出力信号の立ち上り・立ち下がりの始まる部分における
高周波成分を十分に減衰し、かつ出力信号の立ち子も・
立ち下がりを任意に設定できる。

ここで、例えばこの実施例を適用した通信システムが大
きくなり、伝送線路１４０が長（なった場合を考える。

伝送線路１４０が長（なると、伝送線路１４０に寄生す
る容量負荷が増大する。この容量負荷を駆動するために
、出力バッファ回路のドライブ能力を上げる必要性が出
てくる。出力バッファ回路のドライブ能力に関係するの
は、出力回路１２２だけであるため、Ｐ形およびＮ形Ｍ
Ｏ８）ランジスタＰＩ、Ｎｌのサイズだけを大きくすれ
ばよ（、トランジスタ・サイズの変更は最小限ですみ、
集積化する上で非常に都合が良い。

第４図は、他の実施例を示す図である。この実施例は、
第３図に示した出力バラフッ回路１２０を応用した例で
あって、２重化した伝送線路へ互いに反転した出力信号
を同時に出力するための回路である。この実施例の構成
は、第３図に示した回路ブロック３１０と同じ構成の回
路ブロック４１０．４２０が２個と、第３図に示した回
路ブロック３２０と同様の構成で接続点２０２と抵抗２
０１の間にＰ形およびＮ形ＭＯ８）ランジスタＰＩＯ、
ＮＩＯからなるアナログスイッチ４０２を接続した構成
の回路ブロック４３０と、回路ブロック４２０のインバ
ータ回路１２８０入力端と入力端子ＩＮ間に接続された
インバータ回路４０１とからなっている。

アナログスイッチ４０２は、入力端子Ｈ２Ｂから入力さ
れる制御信号１０２によりオン・オフされ、回路ブロッ
ク４３０を流れる電流ｉに比例した電流ｉ１　、　ｉ２
を回路ブロック４１０，４２０に流すか否かを制御して
いる。

この実施例における出力バッファ回路が信号を出力する
場合、回路ブロック４１０の出力端子ＯＵＴ　１から第
２図に示した出力信号１３０と同様である出力信号４１
１が出力され、回路ブロック４２０の出力端子ＯＵＴ　
２から出力信号４１１の反転した出力信号４２１が出力
される。逆に１信号を出力しない場合、アナログスイッ
チ４０２が制御信号１０２によってオフされ、回路ブロ
ック４３０の暗電流を停止させて低消費電力化を実現す
ることが可能である。

なお、以上出力バッファ回路の構成素子をＭＯＳトラン
ジスタで説明してきたが、バイポーラトランジスタとし
ても同様の効果が得られる。

〔発明の効果〕

以上、具体的な実施例に基づいて説明してきたように、
出力バッファ回路を、外部から入力信号が入力されるイ
ンバータ回路と、該インバータ回路を駆動するために電
源側およびグランド側に設けられた一対の電流源と、ソ
ース端子を電源側へ接続した第１導電形の第１トランジ
スタと、ソース端子をグランド側へ接続した第２導電形
の第２トランジスタと、第１および第２トランジスタの
ドレイン端子どうしの接続点に接続した外部への出力端
子と、外部への出力端子とインバータ回路の出力端との
間に接続したミラー・キャパシタと、外部から第１の制
御信号が入力された場合には第１トランジスタのゲート
端子を電源側へ接続すると共に第２トランジスタのゲー
ト端子をグランド側へ接続し、外部から第２の制御信号
が入力された場合には第１トランジスタのゲート端子を
前記インバータ回路の出力端へ接続すると共に第２トラ
ンジスタのゲート端子をインバータ回路の出力端へ接続
するハイ・インピーダンス設定回路とで構成したために
、出カバソファ回路のドライブ能力を大きくしたい場合
には、出力回路の第１および第２トランジスタのサイズ
を大きくするだけでよ（なり、集積化する上で都合の良
い構成とすることが出来る。

【図面の簡単な説明】

第１図は、この発明の１実施例を示す図、第２図は、こ
の実施例の入出力波形を示す図、第３図は、この発明の
具体的な構成を示した１回路図、第４図は、この発明の具体的な構成を示した他の回路図
、第５図は、第１の従来例を示す回路図、第６図は、第１
の従来例の入出力波形を示す図、第７図は、第２の従来
例を示す回路図、第８図は、第２の従来例の入出力波形
を示す図、第９図は、第３の従来例を示す回路図、第１
０図は、第３の従来例の入出力波形を示す図、第１１図は、第４の従来例を示す回路図、第１２図は、
第５の従来例を示す回路図、Ｐ１〜ｐＨ・・・Ｐ形ＭＯ
８）ランジスタ、１００・・・通信装置、Ｎ１−Ｎｉ１
・・・Ｎ形ＭＯ３）ランジスタ、１２０・・・出力バッ
ファ回路、１２２・・・出力回路、１４０・・・伝送線
路、１２６，１２７・・・電流源、１２５・・・ハイ・
インピーダンス設定回路、１２８．２０３，４０１，５
１０，５２０．１１２１・・・インバータ回路、１２３
，１２４・・・スイッチング手段、９００・・・オペア
ンプ、１２１，７０２゜９０２．１１４１・・・キャパ
シタ、２０１，２０４゜７０１．９０１．１１１１・・
・抵抗、２０５，４０２゜１１２２．１１２３・・・ア
ナログスイッチ特許出願人　日産自動車株式会社〉

Claims

【特許請求の範囲】

　外部から入力信号が入力されるコンプリメンタリ構成
のインバータ回路と、該インバータ回路を駆動するため
に電源側およびグランド側に設けられた一対の電流源と
、ソース端子を電源側へ接続した第１導電形の第１トラ
ンジスタと、ソース端子をグランド側へ接続した第２導
電形の第２トランジスタと、前記第１および第２トラン
ジスタのドレイン端子どうしの接続点に接続した外部へ
の出力端子と、前記外部への出力端子と前記インバータ
回路の出力端との間に接続したミラー・キャパシタと、
外部から第１の制御信号が入力された場合には前記第１
トランジスタのゲート端子を電源側へ接続すると共に前
記第２トランジスタのゲート端子をグランド側へ接続し
、外部から第２の制御信号が入力された場合には前記第
１トランジスタのゲート端子を前記インバータ回路の出
力端へ接続すると共に前記第２トランジスタのゲート端
子を前記インバータ回路の出力端へ接続するハイ・イン
ピーダンス設定回路とを具備したことを特徴とする出力
バッファ回路。