JPH0257736B2 - - Google Patents

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JPH0257736B2
JPH0257736B2 JP58159300A JP15930083A JPH0257736B2 JP H0257736 B2 JPH0257736 B2 JP H0257736B2 JP 58159300 A JP58159300 A JP 58159300A JP 15930083 A JP15930083 A JP 15930083A JP H0257736 B2 JPH0257736 B2 JP H0257736B2
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JP
Japan
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transistor
voltage
transmission line
mos transistor
whose
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JP58159300A
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English (en)
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JPS6051323A (ja
Inventor
Hideji Koike
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Toshiba Corp
Original Assignee
Tokyo Shibaura Electric Co Ltd
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Publication date
Application filed by Tokyo Shibaura Electric Co Ltd filed Critical Tokyo Shibaura Electric Co Ltd
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Priority to EP84106755A priority patent/EP0139833B1/en
Priority to DE8484106755T priority patent/DE3483130D1/de
Priority to US06/621,084 priority patent/US4609836A/en
Publication of JPS6051323A publication Critical patent/JPS6051323A/ja
Publication of JPH0257736B2 publication Critical patent/JPH0257736B2/ja
Granted legal-status Critical Current

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    • HELECTRICITY
    • H03ELECTRONIC CIRCUITRY
    • H03KPULSE TECHNIQUE
    • H03K5/00Manipulating of pulses not covered by one of the other main groups of this subclass
    • H03K5/01Shaping pulses
    • H03K5/02Shaping pulses by amplifying
    • H03K5/023Shaping pulses by amplifying using field effect transistors

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  • Physics & Mathematics (AREA)
  • Nonlinear Science (AREA)
  • Logic Circuits (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
  • Electronic Switches (AREA)
  • Dc Digital Transmission (AREA)

Description

【発明の詳細な説明】 〔発明の技術分野〕 本発明は、MOS−LSI内のパスライン駆動な
どに用いられるCMOS伝送回路に関する。
〔発明の技術的背景〕
この種のCMOS(相補型絶縁ゲート型)伝送回
路は、従来、第1図に示すようにCMOSインバ
ータ1が用いられていた。ここで、TNはチヤン
ネルエンハンスメント型MOS−FET(電界効果
トランジスタ、以下単にトランジスタと略記す
る)、TpはPチヤンネルエンハンスメント型の
MOSトランジスタ、VCCおよびVSSは電源、2は
伝送ライン、Cはライン寄生容量、Viは入力電
圧、Vは出力電圧である。
〔背景技術の問題点〕
上記回路においては、入力電圧ViのVCC〜OV
変化に応じて伝送ライン2がOV〜VCCの全振幅で
変化し、ライン寄生容量Cに多量の電荷が充放電
されるので、MOSインバータ1の駆動力を大き
くする必要があり、伝送高速化が困難であり、消
費電力も大きい。
〔発明の目的〕
本発明は上記の事情に鑑みてなされたもので、
伝送ライン上の信号伝送の高速化および低消費電
力化を実現し得るCMOS伝送回路を提供するも
のである。
〔発明の概要〕
即ち、本発明のCMOS伝送回路は、ソースが
第1電源に接続された第1導電形の第1のMOS
トランジスタT1とソースが第2電源に接続され
た第2導電形の第2のMOSトランジスタT2との
各ゲートを共通接続して入力ノードに接続し、上
記第1のトランジスタのドレインに第1の伝送ラ
インの始端を接続し、この終端と出力ノードとの
間にゲートに第1基準電圧が印加された第1導電
形の第3のMOSトランジスタT3を挿入し、前記
第2のMOSトランジスタT2のドレインに第2の
伝送ラインの始端を接続し、この終端と前記出力
ノードの間にゲートに第2基準電圧が印加された
第2導電形の第4のMOSトランジスタT4を挿入
してなることを特徴とするものである。
〔発明の実施例〕
以下、図面を参照して本発明の一実施例を詳細
に説明する。
第2図において、T1はNチヤンネルハンスメ
ント型の第1のMOSトランジスタであり、その
ソースは第1電源VCC(本例では接地端)に接続
されている。T2はPチヤンネルエンハンスメン
ト型の第2のMOSトランジスタであり、そのソ
ースは第2電源VCCに接続され、ゲートは前記N
チヤンネルトランジスタT1のゲートに共通接続
されると共に入力ノードAに接続されている。
L1は上記第1のMOSトランジスタT1のドレイン
に始端が接続された第1伝送ラインであり、その
終端はゲートに第1基準電圧V1が印加されたN
チヤンネルエンハンスメント型の第3のMOSト
ランジスタT3のソース・ドレイン間を介して出
力ノードEに接続されている。C1は上記第1伝
送ラインL1の寄生容量である。L2は前記第2の
MOSトランジスタT2のドレインに始端が接続さ
れた第2伝送ラインであり、その終端はゲートに
第2基準電圧V2が印加されたPチヤンネルエン
ハンスメント型の第4のMOSトランジスタT4
ソース・ドレイン間を介して前記出力ノードEに
接続されている。C2は上記第2伝送ラインL2
寄生容量である。さらに、前記第2のMOSトラ
ンジスタT2のドレインと第1のMOSトランジス
タT1のドレインとの間、換言すれば第2伝送ラ
インL2の始端と第1伝送ラインL1の始端との間
には定電圧回路20が接続されており、これはた
とえばコンデンサ21からなる。
次に、上記CMOS伝送回路の動作を第3図を
参照して説明する。
第3のトランジスタT3および第4のトランジ
スタT4はそれぞれ電圧制限用であり、それぞれ
の相互コンダクタンスgmは駆動用の第1、第2
のトランジスタT1,T2のgmよりも小さい。ま
た、第1の基準電圧V1および第2の基準電圧V2
はそれぞれ次式の如く設定されている。
O<V1−VTN3<VCC ………(1) O<V2+|VTF4|<VCC ………(2) 但し、VTN3はNチヤンネルの第3のトランジ
スタT3の閾値電圧、 VTF4はPチヤンネルの第4のトランジスタT4
の閾値電圧である。
いま、入力電圧ViがOVのとき、トランジスタ
T1はオフ、トランジスタT2はオンであり、第2
伝送ラインL2の電圧VL2の電圧VL2はVCCになり、
トランジスタT4はオンになり、出力ノードEの
電圧VはVCCとなる。このとき、トランジスタ
T3を通じて第1伝送ラインL1の電圧VL1はV1
VTN3まで上昇する。この電圧上昇に際して、定
電圧回路20を通じての充電が行なわれるので、
上昇速度が向上すると共に第3のトランジスタ
T3の駆動能力は小さくて済む。
Viが大きくなつてVi=VTN1(VTN1はトランジス
タT1の閾値電圧であり、VTN1=VTN3である)に
なると、トランジスタT1はオンになり、第1伝
送ラインL1の電圧VL1はOVになり、トランジスタ
T3は導通し出力ノードEの電圧VOは低下し始め
る。
Viがさらに大きくなつて、VCC−|VTF2
(VTF2は第2のトランジスタT2の閾値電圧であ
り、VTP2=VTP4である)になると、トランジスタ
T2はオフになり、第2伝送ラインL2の電圧VL2
V2+|VTP4|に低下し、出力ノードEの電圧VO
はOVとなる。
そして、Vi=VCCのときには、トランジスタT1
はオン、トランジスタT2はオフ、トランジスタ
T3はオン、トランジスタT4はオフの状態になつ
ている。
即ち、伝送ラインL1,L2の電圧VL1,VL2は、
それぞれ次の範囲に固定されるが、出力電圧V
は入力電圧Viの変化に伴つてOV〜VCCの全範囲の
振幅で変化する。
V2+|VTF4|<VL2<VCC ………(3) O<VL1<V1−VTN3 ………(4) したがつて、伝送ラインL1,L2の電圧変化振
幅が少ないので、寄生容量C1,C2の充放電に要
する時間が少なく、高速伝送が可能で、消費電力
が低い。
なお、第4図は他の実施例を示しており、電圧
制限用のMOSトランジスタT5,T6としてデイプ
レーシヨン型を用いたものである。この回路は、
第1基準電圧V1としてVSS電源、第2基準電圧V2
としてVCC電源を用いることができ、その他の部
分は第2図中と同一符号を付しており、動作は前
述の動作に準じて行なわれ、その特性は第5図に
示すようになる。
なお、上記各実施例において、定電圧回路20
は、第6図に示すようにダイオードDを1個もし
くは複数個直列接続して使用してもよく、あるい
は第7図に示すようにゲートに第2基準電圧V2
が印加されたPチヤンネルトランジスタT7とゲ
ートに第1基準電圧V1が印加されたNチヤンネ
ルトランジスタT8とをそれぞれのドレイン相互
が接続されるように直列接続して使用してもよ
い。
〔発明の効果〕
上述したように本発明のCMOS伝送回路によ
れば、伝送ライン上の信号伝送の高速化および低
消費電力化を実現することができる。
【図面の簡単な説明】
第1図は従来のCMOS伝送回路を示す回路図、
第2図は本発明に係るCMOS伝送回路の一実施
例を示す回路図、第3図は第2図の動作説明のた
めに示す特性図、第4図は本発明の他の実施例を
示す回路図、第5図は第4図の動作説明のために
示す特性図、第6図および第7図はそれぞれ定電
圧回路を取り出して変形例を示す回路図である。 T1〜T5……MOSトランジスタ、L1,L2……伝
送ライン、A……入力ノード、E……出力ノー
ド、VCC,VSS……電源、V1,V2……基準電圧、
20……定電圧回路。

Claims (1)

  1. 【特許請求の範囲】 1 ゲートが入力ノードに接続されソースが第1
    電源に接続された第1導電形の第1のMOSトラ
    ンジスタT1と、 ゲートが前記入力ノードに接続され、ソースが
    第2電源に接続された第2導電形の第2のMOS
    トランジスタT2と、 前記第1のMOSトランジスタT1のドレインに
    始端が接続された第1の伝送ラインと、 この第1の伝送ラインの終端にソースが接続さ
    れ、ゲートに第1基準電圧が印加され、ドレイン
    が出力ノードに接続された第1導電形の第3の
    MOSトランジスタT3と、 前記第2のMOSトランジスタT2のドレインに
    始端が接続された第2の伝送ラインと、 この第2の伝送ラインの終端にソースが接続さ
    れ、ゲートに第2基準電圧が印加され、ドレイン
    が前記出力ノードに接続された第2導電形の第4
    のMOSトランジスタT4と を具備することを特徴とするCMOS伝送回路。
JP58159300A 1983-08-31 1983-08-31 Cmos伝送回路 Granted JPS6051323A (ja)

Priority Applications (4)

Application Number Priority Date Filing Date Title
JP58159300A JPS6051323A (ja) 1983-08-31 1983-08-31 Cmos伝送回路
EP84106755A EP0139833B1 (en) 1983-08-31 1984-06-13 Cmos transmission circuit
DE8484106755T DE3483130D1 (de) 1983-08-31 1984-06-13 Cmos-uebertragungsschaltung.
US06/621,084 US4609836A (en) 1983-08-31 1984-06-15 CMOS transmission circuit

Applications Claiming Priority (1)

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JP58159300A JPS6051323A (ja) 1983-08-31 1983-08-31 Cmos伝送回路

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Publication Number Publication Date
JPS6051323A JPS6051323A (ja) 1985-03-22
JPH0257736B2 true JPH0257736B2 (ja) 1990-12-05

Family

ID=15690781

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JP58159300A Granted JPS6051323A (ja) 1983-08-31 1983-08-31 Cmos伝送回路

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US (1) US4609836A (ja)
EP (1) EP0139833B1 (ja)
JP (1) JPS6051323A (ja)
DE (1) DE3483130D1 (ja)

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Also Published As

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US4609836A (en) 1986-09-02
JPS6051323A (ja) 1985-03-22
EP0139833A2 (en) 1985-05-08
EP0139833B1 (en) 1990-09-05
EP0139833A3 (en) 1986-06-11
DE3483130D1 (de) 1990-10-11

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