JPH0257736B2 - - Google Patents
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- JPH0257736B2 JPH0257736B2 JP58159300A JP15930083A JPH0257736B2 JP H0257736 B2 JPH0257736 B2 JP H0257736B2 JP 58159300 A JP58159300 A JP 58159300A JP 15930083 A JP15930083 A JP 15930083A JP H0257736 B2 JPH0257736 B2 JP H0257736B2
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- transistor
- voltage
- transmission line
- mos transistor
- whose
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- 230000005540 biological transmission Effects 0.000 claims description 33
- 238000010586 diagram Methods 0.000 description 5
- 230000003071 parasitic effect Effects 0.000 description 5
- 230000008054 signal transmission Effects 0.000 description 2
- 239000003990 capacitor Substances 0.000 description 1
- 230000000295 complement effect Effects 0.000 description 1
- 238000007599 discharging Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 230000005669 field effect Effects 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000000630 rising effect Effects 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
- H03K5/01—Shaping pulses
- H03K5/02—Shaping pulses by amplifying
- H03K5/023—Shaping pulses by amplifying using field effect transistors
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- Physics & Mathematics (AREA)
- Nonlinear Science (AREA)
- Logic Circuits (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Electronic Switches (AREA)
- Dc Digital Transmission (AREA)
Description
【発明の詳細な説明】
〔発明の技術分野〕
本発明は、MOS−LSI内のパスライン駆動な
どに用いられるCMOS伝送回路に関する。
どに用いられるCMOS伝送回路に関する。
この種のCMOS（相補型絶縁ゲート型）伝送回
路は、従来、第１図に示すようにCMOSインバ
ータ１が用いられていた。ここで、TNはチヤン
ネルエンハンスメント型MOS−FET（電界効果
トランジスタ、以下単にトランジスタと略記す
る）、TpはＰチヤンネルエンハンスメント型の
MOSトランジスタ、VCCおよびVSSは電源、２は
伝送ライン、Ｃはライン寄生容量、Viは入力電
圧、Ｖは出力電圧である。
路は、従来、第１図に示すようにCMOSインバ
ータ１が用いられていた。ここで、TNはチヤン
ネルエンハンスメント型MOS−FET（電界効果
トランジスタ、以下単にトランジスタと略記す
る）、TpはＰチヤンネルエンハンスメント型の
MOSトランジスタ、VCCおよびVSSは電源、２は
伝送ライン、Ｃはライン寄生容量、Viは入力電
圧、Ｖは出力電圧である。
上記回路においては、入力電圧ViのVCC〜OVの
変化に応じて伝送ライン２がOV〜VCCの全振幅で
変化し、ライン寄生容量Ｃに多量の電荷が充放電
されるので、MOSインバータ１の駆動力を大き
くする必要があり、伝送高速化が困難であり、消
費電力も大きい。
変化に応じて伝送ライン２がOV〜VCCの全振幅で
変化し、ライン寄生容量Ｃに多量の電荷が充放電
されるので、MOSインバータ１の駆動力を大き
くする必要があり、伝送高速化が困難であり、消
費電力も大きい。
本発明は上記の事情に鑑みてなされたもので、
伝送ライン上の信号伝送の高速化および低消費電
力化を実現し得るCMOS伝送回路を提供するも
のである。
伝送ライン上の信号伝送の高速化および低消費電
力化を実現し得るCMOS伝送回路を提供するも
のである。
即ち、本発明のCMOS伝送回路は、ソースが
第１電源に接続された第１導電形の第１のMOS
トランジスタT1とソースが第２電源に接続され
た第２導電形の第２のMOSトランジスタT2との
各ゲートを共通接続して入力ノードに接続し、上
記第１のトランジスタのドレインに第１の伝送ラ
インの始端を接続し、この終端と出力ノードとの
間にゲートに第１基準電圧が印加された第１導電
形の第３のMOSトランジスタT3を挿入し、前記
第２のMOSトランジスタT2のドレインに第２の
伝送ラインの始端を接続し、この終端と前記出力
ノードの間にゲートに第２基準電圧が印加された
第２導電形の第４のMOSトランジスタT4を挿入
してなることを特徴とするものである。
第１電源に接続された第１導電形の第１のMOS
トランジスタT1とソースが第２電源に接続され
た第２導電形の第２のMOSトランジスタT2との
各ゲートを共通接続して入力ノードに接続し、上
記第１のトランジスタのドレインに第１の伝送ラ
インの始端を接続し、この終端と出力ノードとの
間にゲートに第１基準電圧が印加された第１導電
形の第３のMOSトランジスタT3を挿入し、前記
第２のMOSトランジスタT2のドレインに第２の
伝送ラインの始端を接続し、この終端と前記出力
ノードの間にゲートに第２基準電圧が印加された
第２導電形の第４のMOSトランジスタT4を挿入
してなることを特徴とするものである。
以下、図面を参照して本発明の一実施例を詳細
に説明する。
に説明する。
第２図において、T1はＮチヤンネルハンスメ
ント型の第１のMOSトランジスタであり、その
ソースは第１電源VCC（本例では接地端）に接続
されている。T2はＰチヤンネルエンハンスメン
ト型の第２のMOSトランジスタであり、そのソ
ースは第２電源VCCに接続され、ゲートは前記Ｎ
チヤンネルトランジスタT1のゲートに共通接続
されると共に入力ノードＡに接続されている。
L1は上記第１のMOSトランジスタT1のドレイン
に始端が接続された第１伝送ラインであり、その
終端はゲートに第１基準電圧V1が印加されたＮ
チヤンネルエンハンスメント型の第３のMOSト
ランジスタT3のソース・ドレイン間を介して出
力ノードＥに接続されている。C1は上記第１伝
送ラインL1の寄生容量である。L2は前記第２の
MOSトランジスタT2のドレインに始端が接続さ
れた第２伝送ラインであり、その終端はゲートに
第２基準電圧V2が印加されたＰチヤンネルエン
ハンスメント型の第４のMOSトランジスタT4の
ソース・ドレイン間を介して前記出力ノードＥに
接続されている。C2は上記第２伝送ラインL2の
寄生容量である。さらに、前記第２のMOSトラ
ンジスタT2のドレインと第１のMOSトランジス
タT1のドレインとの間、換言すれば第２伝送ラ
インL2の始端と第１伝送ラインL1の始端との間
には定電圧回路２０が接続されており、これはた
とえばコンデンサ２１からなる。
ント型の第１のMOSトランジスタであり、その
ソースは第１電源VCC（本例では接地端）に接続
されている。T2はＰチヤンネルエンハンスメン
ト型の第２のMOSトランジスタであり、そのソ
ースは第２電源VCCに接続され、ゲートは前記Ｎ
チヤンネルトランジスタT1のゲートに共通接続
されると共に入力ノードＡに接続されている。
L1は上記第１のMOSトランジスタT1のドレイン
に始端が接続された第１伝送ラインであり、その
終端はゲートに第１基準電圧V1が印加されたＮ
チヤンネルエンハンスメント型の第３のMOSト
ランジスタT3のソース・ドレイン間を介して出
力ノードＥに接続されている。C1は上記第１伝
送ラインL1の寄生容量である。L2は前記第２の
MOSトランジスタT2のドレインに始端が接続さ
れた第２伝送ラインであり、その終端はゲートに
第２基準電圧V2が印加されたＰチヤンネルエン
ハンスメント型の第４のMOSトランジスタT4の
ソース・ドレイン間を介して前記出力ノードＥに
接続されている。C2は上記第２伝送ラインL2の
寄生容量である。さらに、前記第２のMOSトラ
ンジスタT2のドレインと第１のMOSトランジス
タT1のドレインとの間、換言すれば第２伝送ラ
インL2の始端と第１伝送ラインL1の始端との間
には定電圧回路２０が接続されており、これはた
とえばコンデンサ２１からなる。
次に、上記CMOS伝送回路の動作を第３図を
参照して説明する。
参照して説明する。
第３のトランジスタT3および第４のトランジ
スタT4はそれぞれ電圧制限用であり、それぞれ
の相互コンダクタンスgmは駆動用の第１、第２
のトランジスタT1，T2のgmよりも小さい。ま
た、第１の基準電圧V1および第２の基準電圧V2
はそれぞれ次式の如く設定されている。
スタT4はそれぞれ電圧制限用であり、それぞれ
の相互コンダクタンスgmは駆動用の第１、第２
のトランジスタT1，T2のgmよりも小さい。ま
た、第１の基準電圧V1および第２の基準電圧V2
はそれぞれ次式の如く設定されている。
Ｏ＜V1−VTN3＜VCC ………(1)
Ｏ＜V2＋｜VTF4｜＜VCC ………(2)
但し、VTN3はＮチヤンネルの第３のトランジ
スタT3の閾値電圧、 VTF4はＰチヤンネルの第４のトランジスタT4
の閾値電圧である。
スタT3の閾値電圧、 VTF4はＰチヤンネルの第４のトランジスタT4
の閾値電圧である。
いま、入力電圧ViがOVのとき、トランジスタ
T1はオフ、トランジスタT2はオンであり、第２
伝送ラインL2の電圧VL2の電圧VL2はVCCになり、
トランジスタT4はオンになり、出力ノードＥの
電圧ＶはVCCとなる。このとき、トランジスタ
T3を通じて第１伝送ラインL1の電圧VL1はV1−
VTN3まで上昇する。この電圧上昇に際して、定
電圧回路２０を通じての充電が行なわれるので、
上昇速度が向上すると共に第３のトランジスタ
T3の駆動能力は小さくて済む。
T1はオフ、トランジスタT2はオンであり、第２
伝送ラインL2の電圧VL2の電圧VL2はVCCになり、
トランジスタT4はオンになり、出力ノードＥの
電圧ＶはVCCとなる。このとき、トランジスタ
T3を通じて第１伝送ラインL1の電圧VL1はV1−
VTN3まで上昇する。この電圧上昇に際して、定
電圧回路２０を通じての充電が行なわれるので、
上昇速度が向上すると共に第３のトランジスタ
T3の駆動能力は小さくて済む。
Viが大きくなつてVi＝VTN1（VTN1はトランジス
タT1の閾値電圧であり、VTN1＝VTN3である）に
なると、トランジスタT1はオンになり、第１伝
送ラインL1の電圧VL1はOVになり、トランジスタ
T3は導通し出力ノードＥの電圧VOは低下し始め
る。
タT1の閾値電圧であり、VTN1＝VTN3である）に
なると、トランジスタT1はオンになり、第１伝
送ラインL1の電圧VL1はOVになり、トランジスタ
T3は導通し出力ノードＥの電圧VOは低下し始め
る。
Viがさらに大きくなつて、VCC−｜VTF2｜
（VTF2は第２のトランジスタT2の閾値電圧であ
り、VTP2＝VTP4である）になると、トランジスタ
T2はオフになり、第２伝送ラインL2の電圧VL2は
V2＋｜VTP4｜に低下し、出力ノードＥの電圧VO
はOVとなる。
（VTF2は第２のトランジスタT2の閾値電圧であ
り、VTP2＝VTP4である）になると、トランジスタ
T2はオフになり、第２伝送ラインL2の電圧VL2は
V2＋｜VTP4｜に低下し、出力ノードＥの電圧VO
はOVとなる。
そして、Vi＝VCCのときには、トランジスタT1
はオン、トランジスタT2はオフ、トランジスタ
T3はオン、トランジスタT4はオフの状態になつ
ている。
はオン、トランジスタT2はオフ、トランジスタ
T3はオン、トランジスタT4はオフの状態になつ
ている。
即ち、伝送ラインL1，L2の電圧VL1，VL2は、
それぞれ次の範囲に固定されるが、出力電圧Ｖ
は入力電圧Viの変化に伴つてOV〜VCCの全範囲の
振幅で変化する。
それぞれ次の範囲に固定されるが、出力電圧Ｖ
は入力電圧Viの変化に伴つてOV〜VCCの全範囲の
振幅で変化する。
V2＋｜VTF4｜＜VL2＜VCC ………(3)
Ｏ＜VL1＜V1−VTN3 ………(4)
したがつて、伝送ラインL1，L2の電圧変化振
幅が少ないので、寄生容量C1，C2の充放電に要
する時間が少なく、高速伝送が可能で、消費電力
が低い。
幅が少ないので、寄生容量C1，C2の充放電に要
する時間が少なく、高速伝送が可能で、消費電力
が低い。
なお、第４図は他の実施例を示しており、電圧
制限用のMOSトランジスタT5，T6としてデイプ
レーシヨン型を用いたものである。この回路は、
第１基準電圧V1としてVSS電源、第２基準電圧V2
としてVCC電源を用いることができ、その他の部
分は第２図中と同一符号を付しており、動作は前
述の動作に準じて行なわれ、その特性は第５図に
示すようになる。
制限用のMOSトランジスタT5，T6としてデイプ
レーシヨン型を用いたものである。この回路は、
第１基準電圧V1としてVSS電源、第２基準電圧V2
としてVCC電源を用いることができ、その他の部
分は第２図中と同一符号を付しており、動作は前
述の動作に準じて行なわれ、その特性は第５図に
示すようになる。
なお、上記各実施例において、定電圧回路２０
は、第６図に示すようにダイオードＤを１個もし
くは複数個直列接続して使用してもよく、あるい
は第７図に示すようにゲートに第２基準電圧V2
が印加されたＰチヤンネルトランジスタT7とゲ
ートに第１基準電圧V1が印加されたＮチヤンネ
ルトランジスタT8とをそれぞれのドレイン相互
が接続されるように直列接続して使用してもよ
い。
は、第６図に示すようにダイオードＤを１個もし
くは複数個直列接続して使用してもよく、あるい
は第７図に示すようにゲートに第２基準電圧V2
が印加されたＰチヤンネルトランジスタT7とゲ
ートに第１基準電圧V1が印加されたＮチヤンネ
ルトランジスタT8とをそれぞれのドレイン相互
が接続されるように直列接続して使用してもよ
い。
上述したように本発明のCMOS伝送回路によ
れば、伝送ライン上の信号伝送の高速化および低
消費電力化を実現することができる。
れば、伝送ライン上の信号伝送の高速化および低
消費電力化を実現することができる。
第１図は従来のCMOS伝送回路を示す回路図、
第２図は本発明に係るCMOS伝送回路の一実施
例を示す回路図、第３図は第２図の動作説明のた
めに示す特性図、第４図は本発明の他の実施例を
示す回路図、第５図は第４図の動作説明のために
示す特性図、第６図および第７図はそれぞれ定電
圧回路を取り出して変形例を示す回路図である。 T1〜T5……MOSトランジスタ、L1，L2……伝
送ライン、Ａ……入力ノード、Ｅ……出力ノー
ド、VCC，VSS……電源、V1，V2……基準電圧、
２０……定電圧回路。
第２図は本発明に係るCMOS伝送回路の一実施
例を示す回路図、第３図は第２図の動作説明のた
めに示す特性図、第４図は本発明の他の実施例を
示す回路図、第５図は第４図の動作説明のために
示す特性図、第６図および第７図はそれぞれ定電
圧回路を取り出して変形例を示す回路図である。 T1〜T5……MOSトランジスタ、L1，L2……伝
送ライン、Ａ……入力ノード、Ｅ……出力ノー
ド、VCC，VSS……電源、V1，V2……基準電圧、
２０……定電圧回路。
Claims (1)
- 【特許請求の範囲】 １ ゲートが入力ノードに接続されソースが第１
電源に接続された第１導電形の第１のMOSトラ
ンジスタT1と、 ゲートが前記入力ノードに接続され、ソースが
第２電源に接続された第２導電形の第２のMOS
トランジスタT2と、 前記第１のMOSトランジスタT1のドレインに
始端が接続された第１の伝送ラインと、 この第１の伝送ラインの終端にソースが接続さ
れ、ゲートに第１基準電圧が印加され、ドレイン
が出力ノードに接続された第１導電形の第３の
MOSトランジスタT3と、 前記第２のMOSトランジスタT2のドレインに
始端が接続された第２の伝送ラインと、 この第２の伝送ラインの終端にソースが接続さ
れ、ゲートに第２基準電圧が印加され、ドレイン
が前記出力ノードに接続された第２導電形の第４
のMOSトランジスタT4と を具備することを特徴とするCMOS伝送回路。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58159300A JPS6051323A (ja) | 1983-08-31 | 1983-08-31 | Ｃｍｏｓ伝送回路 |
| EP84106755A EP0139833B1 (en) | 1983-08-31 | 1984-06-13 | Cmos transmission circuit |
| DE8484106755T DE3483130D1 (de) | 1983-08-31 | 1984-06-13 | Cmos-uebertragungsschaltung. |
| US06/621,084 US4609836A (en) | 1983-08-31 | 1984-06-15 | CMOS transmission circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58159300A JPS6051323A (ja) | 1983-08-31 | 1983-08-31 | Ｃｍｏｓ伝送回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6051323A JPS6051323A (ja) | 1985-03-22 |
| JPH0257736B2 true JPH0257736B2 (ja) | 1990-12-05 |
Family
ID=15690781
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58159300A Granted JPS6051323A (ja) | 1983-08-31 | 1983-08-31 | Ｃｍｏｓ伝送回路 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US4609836A (ja) |
| EP (1) | EP0139833B1 (ja) |
| JP (1) | JPS6051323A (ja) |
| DE (1) | DE3483130D1 (ja) |
Families Citing this family (12)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4719369A (en) * | 1985-08-14 | 1988-01-12 | Hitachi, Ltd. | Output circuit having transistor monitor for matching output impedance to load impedance |
| JPS62222711A (ja) * | 1986-03-11 | 1987-09-30 | Fujitsu Ltd | ラツチ回路 |
| JPS62243345A (ja) * | 1986-04-15 | 1987-10-23 | Toshiba Corp | 半導体集積回路装置 |
| US4783603A (en) * | 1987-01-08 | 1988-11-08 | Cypress Semiconductor Corporation | TTL to MOS converter with power supply noise rejection |
| US4877980A (en) * | 1988-03-10 | 1989-10-31 | Advanced Micro Devices, Inc. | Time variant drive circuit for high speed bus driver to limit oscillations or ringing on a bus |
| US4918329B1 (en) * | 1988-07-25 | 1993-06-01 | Data transmission system | |
| US5068553A (en) * | 1988-10-31 | 1991-11-26 | Texas Instruments Incorporated | Delay stage with reduced Vdd dependence |
| US4980580A (en) * | 1989-03-27 | 1990-12-25 | Microelectronics And Computer Technology Corporation | CMOS interconnection circuit |
| US5024993A (en) * | 1990-05-02 | 1991-06-18 | Microelectronics & Computer Technology Corporation | Superconducting-semiconducting circuits, devices and systems |
| US5705940A (en) * | 1990-07-16 | 1998-01-06 | Raytheon Company | Logic family for digitally controlled analog monolithic microwave integrated circuits |
| JP3779484B2 (ja) * | 1999-03-08 | 2006-05-31 | 株式会社東芝 | Ｍｏｓ型半導体集積回路 |
| KR100752649B1 (ko) * | 2005-07-07 | 2007-08-29 | 삼성전자주식회사 | 출력신호를 안정화하는 수단을 구비하는 라인구동회로 |
Family Cites Families (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3651340A (en) * | 1970-06-22 | 1972-03-21 | Hamilton Watch Co | Current limiting complementary symmetry mos inverters |
| US3855549A (en) * | 1973-08-24 | 1974-12-17 | Rca Corp | Circuit, such as cmos crystal oscillator, with reduced power consumption |
| US3984703A (en) * | 1975-06-02 | 1976-10-05 | National Semiconductor Corporation | CMOS Schmitt trigger |
| JPS5318377A (en) * | 1976-08-03 | 1978-02-20 | Toshiba Corp | Logical operation circuit |
| JPS54142061A (en) * | 1978-04-27 | 1979-11-05 | Mitsubishi Electric Corp | Complementary fet logic circuit |
| JPS54142059A (en) * | 1978-04-27 | 1979-11-05 | Mitsubishi Electric Corp | Complementary fet logic circuit |
| JPS54142060A (en) * | 1978-04-27 | 1979-11-05 | Mitsubishi Electric Corp | Complementary fet logic circuit |
| JPS5750387A (en) * | 1980-09-10 | 1982-03-24 | Nec Corp | Memory device |
| JPS5949020A (ja) * | 1982-09-13 | 1984-03-21 | Toshiba Corp | 論理回路 |
-
1983
- 1983-08-31 JP JP58159300A patent/JPS6051323A/ja active Granted
-
1984
- 1984-06-13 EP EP84106755A patent/EP0139833B1/en not_active Expired
- 1984-06-13 DE DE8484106755T patent/DE3483130D1/de not_active Expired - Lifetime
- 1984-06-15 US US06/621,084 patent/US4609836A/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| US4609836A (en) | 1986-09-02 |
| JPS6051323A (ja) | 1985-03-22 |
| EP0139833A2 (en) | 1985-05-08 |
| EP0139833B1 (en) | 1990-09-05 |
| EP0139833A3 (en) | 1986-06-11 |
| DE3483130D1 (de) | 1990-10-11 |
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