JPS6051323A - Ｃｍｏｓ伝送回路 - Google Patents
Ｃｍｏｓ伝送回路Info
- Publication number
- JPS6051323A JPS6051323A JP58159300A JP15930083A JPS6051323A JP S6051323 A JPS6051323 A JP S6051323A JP 58159300 A JP58159300 A JP 58159300A JP 15930083 A JP15930083 A JP 15930083A JP S6051323 A JPS6051323 A JP S6051323A
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- JP
- Japan
- Prior art keywords
- transistor
- transmission line
- transmission
- voltage
- drain
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- Granted
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Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
- H03K5/01—Shaping pulses
- H03K5/02—Shaping pulses by amplifying
- H03K5/023—Shaping pulses by amplifying using field effect transistors
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
本発明は、ＭＯＳ−ＬＳＩ内のパスライン駆動などに用
いられるＣＭＯＳ伝送回路に関する。
いられるＣＭＯＳ伝送回路に関する。
この種のＣＭＵＳ（相補型絶縁ゲート型］伝送回路は、
従来、第１図にポす工うにＣＭＵＳインバータＩが用い
られていた。ここで ＴＮハＮ′ｆ−ヤンネルエンハン
スメン）型ＭＣ１ｉ！ｊ−ＦＥＴ（電界効果トランジス
タ、以下単にトランジスタと略記する）、ＴｐｉｉＰチ
ャンネルエンハンスメント型ＭＯ８トランジスタ、 Ｖ
ＯＯオよびＶｓｓは電源、２は伝送ライン、Ｃはライン
寄生界ｉ、ｖｉは入力電圧、Ｖｏは出力電圧である。
従来、第１図にポす工うにＣＭＵＳインバータＩが用い
られていた。ここで ＴＮハＮ′ｆ−ヤンネルエンハン
スメン）型ＭＣ１ｉ！ｊ−ＦＥＴ（電界効果トランジス
タ、以下単にトランジスタと略記する）、ＴｐｉｉＰチ
ャンネルエンハンスメント型ＭＯ８トランジスタ、 Ｖ
ＯＯオよびＶｓｓは電源、２は伝送ライン、Ｃはライン
寄生界ｉ、ｖｉは入力電圧、Ｖｏは出力電圧である。
上記回路においては、入力電圧ＶｉのＶａａ〜Ｏｖの変
化に応じて伝送ライン２が０ｖ−Ｖａａの全振幅で変化
し、ライン寄生界Ｂｃに多量の電荷が充放電されるので
、ＣＭＯＢインバータＩの駆動力を大きくする必要があ
り、伝送高速化が困難であり、消費電力も大きい。
化に応じて伝送ライン２が０ｖ−Ｖａａの全振幅で変化
し、ライン寄生界Ｂｃに多量の電荷が充放電されるので
、ＣＭＯＢインバータＩの駆動力を大きくする必要があ
り、伝送高速化が困難であり、消費電力も大きい。
本発明は上記の事情に鑑みてなされたもので。
伝送ライン上の信号伝送の高速化および低消費電力化き
実現し得るＣＭＯＳ伝送回路を提供するものである。
実現し得るＣＭＯＳ伝送回路を提供するものである。
即ち１本発明のＣＭＯＳ伝送回路は、ソースが第１電源
に接続された第Ｘ！電形の第１のＭＯＳトランジスタＴ
、とソースが第２電源に接続された第２導電形の縞２の
ＭＯＳ）ランジスタＴ□との各ゲートを共通接続して入
力ノードに接続し、上記第１のトランジスタのドレイン
に第１の伝送ラインの始端全接続し、この終端と出力ノ
ードとの間にゲートに第１基塾電圧が印加された第１導
電形の第３のＭ（Ｊ８）ランジヌタＴ、￥Ｌ−挿入し、
前記第２のＭＯＳ）ランジスタＴ、のドレインに第２の
伝送ラインの始端を接続し、この終端と前記出力ノード
との間にゲートに第２基準電圧が印加された第２導電形
の第４のＭＯＳ）ランジスタＴ＋に挿入してなることを
特徴とするものである。
に接続された第Ｘ！電形の第１のＭＯＳトランジスタＴ
、とソースが第２電源に接続された第２導電形の縞２の
ＭＯＳ）ランジスタＴ□との各ゲートを共通接続して入
力ノードに接続し、上記第１のトランジスタのドレイン
に第１の伝送ラインの始端全接続し、この終端と出力ノ
ードとの間にゲートに第１基塾電圧が印加された第１導
電形の第３のＭ（Ｊ８）ランジヌタＴ、￥Ｌ−挿入し、
前記第２のＭＯＳ）ランジスタＴ、のドレインに第２の
伝送ラインの始端を接続し、この終端と前記出力ノード
との間にゲートに第２基準電圧が印加された第２導電形
の第４のＭＯＳ）ランジスタＴ＋に挿入してなることを
特徴とするものである。
以下１図面？参照して本発明の一冥施例を詳細に説明す
る。
る。
第２図において、ＴｉはＮチャンネルハンスメント型の
第１のＭｕｓトランジスタであり、そのソースは第１電
源Ｖｏｃ（本例では接地端〕に接続されている。Ｔ、は
Ｐチャンネルエンハンスメント型の第２のＭＯＳトラン
ジスタであり、そのソースは第２電源Ｖｃｃに接続され
、ゲートは前記ＮチャンネルトランジスタＴ１のゲ３− −Ｆに共通接続されると共に入力ノードＡに接続されて
いる。Ｌ、は上記第１のＭ０８トランジスタＴ、のドレ
インに始端が接続された第１伝送ラインであり、その終
端はゲートに第１基準電圧Ｖ、が印加されたＮチャンネ
ルエンノ１ンスメント型の鑵３のＭＯ８トランジスタＴ
ｓのソース・ドレイン間を介して出力ノードＥに接続さ
れている。Ｃ１は上記吸１伝送ラインＬ１の寄生容量で
ある。、Ｌ、は前ｆ＋ｃ ｆｉｔ ｚのＭＯＳ）ランジ
ヌタＴ１のドレインに始端が接続された第２伝送ライン
であり、その終端はゲートに第２基準電圧Ｖ、が印加さ
れたＰチャンネルエンハンスメント型の第４のＭＯＳ）
ランジスタＴ４のソース・ドレイン間を介して前記出力
ノードＥに接続されている。（寞は上記第２伝送ライン
Ｌ、の寄生容量である。さらに、前記第２のＭＯＳ）ラ
ンジスタＴ、のドレインと第１のＭＯＳ）ランジヌタＴ
、のドレインとの間、換４− 接続されており、これはたとえばコンデンサ２１からな
る。
第１のＭｕｓトランジスタであり、そのソースは第１電
源Ｖｏｃ（本例では接地端〕に接続されている。Ｔ、は
Ｐチャンネルエンハンスメント型の第２のＭＯＳトラン
ジスタであり、そのソースは第２電源Ｖｃｃに接続され
、ゲートは前記ＮチャンネルトランジスタＴ１のゲ３− −Ｆに共通接続されると共に入力ノードＡに接続されて
いる。Ｌ、は上記第１のＭ０８トランジスタＴ、のドレ
インに始端が接続された第１伝送ラインであり、その終
端はゲートに第１基準電圧Ｖ、が印加されたＮチャンネ
ルエンノ１ンスメント型の鑵３のＭＯ８トランジスタＴ
ｓのソース・ドレイン間を介して出力ノードＥに接続さ
れている。Ｃ１は上記吸１伝送ラインＬ１の寄生容量で
ある。、Ｌ、は前ｆ＋ｃ ｆｉｔ ｚのＭＯＳ）ランジ
ヌタＴ１のドレインに始端が接続された第２伝送ライン
であり、その終端はゲートに第２基準電圧Ｖ、が印加さ
れたＰチャンネルエンハンスメント型の第４のＭＯＳ）
ランジスタＴ４のソース・ドレイン間を介して前記出力
ノードＥに接続されている。（寞は上記第２伝送ライン
Ｌ、の寄生容量である。さらに、前記第２のＭＯＳ）ラ
ンジスタＴ、のドレインと第１のＭＯＳ）ランジヌタＴ
、のドレインとの間、換４− 接続されており、これはたとえばコンデンサ２１からな
る。
次に、上記ＣＭＯＳ伝送回路の動作を第３図を参照して
説明する。
説明する。
第３のトランジスタＴ、および第４のトランジスタＴ４
はそれぞれ電圧制限用であり、それぞれの相互コンダク
タンスｇｍは駆動用の詔１゜第２のトランジスタＴＩ
、Ｔ、のｇｍよりも小さい。また、第１の基準電圧ｖ１
および第２の基準電圧Ｖ、はそれぞれ次式の如く設定さ
れている。
はそれぞれ電圧制限用であり、それぞれの相互コンダク
タンスｇｍは駆動用の詔１゜第２のトランジスタＴＩ
、Ｔ、のｇｍよりも小さい。また、第１の基準電圧ｖ１
および第２の基準電圧Ｖ、はそれぞれ次式の如く設定さ
れている。
０（Ｖ、−ＶＴＮ８＜ＶＯＯ−（１）
０＜Ｖ、＋１ＶＴＦ、Ｉ＜ＶＯＯ−（ＺＪ但し、ＶＴＮ
、はＮチャンネルの第３のトランジスタＴ１の閾値電圧
。
、はＮチャンネルの第３のトランジスタＴ１の閾値電圧
。
ＶＴ工、はＰチャンネルの第４のトランジスタＴ、の閾
値電圧である。
値電圧である。
いま、入力電圧ＶｉがＯｖのとき、トランジはＶａａに
なり、トランジスタＴ４はオンになり、出力ノードＢの
電圧ｖＯはＶｃａとなる。このとき、トランジスタＴｓ
ｋ通じて第１伝送ラインＬｓ の電圧ＶＬ、ハＶ、−
Ｖ ＴＮ、まで上昇する。この電圧上昇に際してｓ ／
Ｅ電圧回路２０を通じての元電が行なわれるので、」二
昇速灰が同上すると共に第３のトランジスタＴ、の駆動
能力は小さくて済む。
なり、トランジスタＴ４はオンになり、出力ノードＢの
電圧ｖＯはＶｃａとなる。このとき、トランジスタＴｓ
ｋ通じて第１伝送ラインＬｓ の電圧ＶＬ、ハＶ、−
Ｖ ＴＮ、まで上昇する。この電圧上昇に際してｓ ／
Ｅ電圧回路２０を通じての元電が行なわれるので、」二
昇速灰が同上すると共に第３のトランジスタＴ、の駆動
能力は小さくて済む。
Ｖｉが太きくなつ−ＣＶ １＝ｖＴ１Ｊ、ＣＶＴＮ、は
トランジスタＴ、の闇値電圧であり、ＶＴＮ、＝ｑＨＴ
′ｙ３１＋ｐＱある）になると、トランジスタＴ、はオ
ンになり、第１伝送ラインＬ、の電圧ＶＬ、はＯｖにな
り、！−ジンジスタＴ３は導通し出力ノードＥの電圧Ｖ
Ｏは低下し始める。
トランジスタＴ、の闇値電圧であり、ＶＴＮ、＝ｑＨＴ
′ｙ３１＋ｐＱある）になると、トランジスタＴ、はオ
ンになり、第１伝送ラインＬ、の電圧ＶＬ、はＯｖにな
り、！−ジンジスタＴ３は導通し出力ノードＥの電圧Ｖ
Ｏは低下し始める。
Ｖｉがサラニ太きくｎって、ＶＣＯ−ＩＶｒＰ、＋１（
ＶＴＦ、は概２のトランジスタＴ２の闇値電圧であり、
ＶＴ Ｐ、 ＝ＶＴＰ、である）になると、トランジ
スタＴ、はオフになり、第２伝送ラインＬ２の電圧ＶＬ
、はシ、、＋１ＶＴＰ、ｌに低下し、出力ノードＥの電
圧ｖｏはＯｖとなる。
ＶＴＦ、は概２のトランジスタＴ２の闇値電圧であり、
ＶＴ Ｐ、 ＝ＶＴＰ、である）になると、トランジ
スタＴ、はオフになり、第２伝送ラインＬ２の電圧ＶＬ
、はシ、、＋１ＶＴＰ、ｌに低下し、出力ノードＥの電
圧ｖｏはＯｖとなる。
そして、Ｖｉ＝Ｖｃｏ のときには、トランジスタＴ、
はオン、トランジスタＴ、はオフ、トランジスタＴ、は
オン、トランジスタ１゛番はオフの状態に・よっている
。
はオン、トランジスタＴ、はオフ、トランジスタＴ、は
オン、トランジスタ１゛番はオフの状態に・よっている
。
即ち、伝送ラインＬＩＨＴｉｌの電圧ＶＬｌ。
ＶＬ２は、ぞれぞれ次の範囲に１定される力ζ出力電圧
πは入力′電圧ｖｉの変化に伴ってｏ ＰＶｃｃの全範
囲の振幅で変化する。
πは入力′電圧ｖｉの変化に伴ってｏ ＰＶｃｃの全範
囲の振幅で変化する。
Ｖ、＋１ＶＴＦ、１（ＶＬ、（Ｖ’ＯＯ＝−（３１０（
Ｖ Ｔ−８（Ｖ、 −Ｖ Ｔ Ｎａ −（４）したがっ
て、伝送ラインＩ、、、ｌ、、の電圧変化振幅が少ない
ので、寄生容柘ＣＸ 、Ｃ：、の充放電に要する時間が
少なく、高速伝速か可能で。
Ｖ Ｔ−８（Ｖ、 −Ｖ Ｔ Ｎａ −（４）したがっ
て、伝送ラインＩ、、、ｌ、、の電圧変化振幅が少ない
ので、寄生容柘ＣＸ 、Ｃ：、の充放電に要する時間が
少なく、高速伝速か可能で。
消費電力が低い。
なお、第４し」は他の芙施例葡示しＣおり、電圧制限用
のｌ５１０Ｓ＋・ランジスタＴＩｌ＊Ｔ１１ としてデ
ィプレーション型を用いたものである。この回路は、第
１基準電圧ｖ１としてＶｓｓ″直源。
のｌ５１０Ｓ＋・ランジスタＴＩｌ＊Ｔ１１ としてデ
ィプレーション型を用いたものである。この回路は、第
１基準電圧ｖ１としてＶｓｓ″直源。
第２基準電圧ｖ２としてＶｃａ電１゛原？用いることが
でき、そのイａの部分は第２図中と同一符号を７− 付しており、動作は前述の動作に準じて行なわれ、その
特性は第５図に示すようになる。
でき、そのイａの部分は第２図中と同一符号を７− 付しており、動作は前述の動作に準じて行なわれ、その
特性は第５図に示すようになる。
なお、上記各実施例において、定電圧回路２０は、第６
図に示すようにダイオードＤヲ１個もしくはｍ数個直列
接続して使用してもよく。
図に示すようにダイオードＤヲ１個もしくはｍ数個直列
接続して使用してもよく。
あるいは第７図に示すようにゲートに第２基準電圧ｖ８
が印加されたＰチャンネルトランジスタＴ、とゲートに
第１基準電圧Ｖ、が印加されたＮチャンネルトランジス
タＴｌとｔそれぞれのドレイン相互が接続されるように
直列接続して使用してもよい。
が印加されたＰチャンネルトランジスタＴ、とゲートに
第１基準電圧Ｖ、が印加されたＮチャンネルトランジス
タＴｌとｔそれぞれのドレイン相互が接続されるように
直列接続して使用してもよい。
上述したように本発明のＣＭＯ８伝送回路によれば、伝
送ジイン上の信号伝送の高速化および低消費電力化＝”
Ｚ現することができる。
送ジイン上の信号伝送の高速化および低消費電力化＝”
Ｚ現することができる。
第１図は従来のＣＭ（３８伝送回路會示す回路図、第２
図は本発明に係るＣＭＯＢ伝送回路の一実施例を示す回
路図、第３図は第２図の動作説明のために示す特性図、
第４図は本発明の他８− の実施例を示す回路図、第５図は第４図の動作説明のた
めに示す特性図、第６図および第７図はそれぞれ定′醒
圧回路を取り出して変形例を示す回路図である。 Ｔ１−Ｔ１・・・Ｍ（Ｊ８トランジスタ、Ｌ、、Ｌ！・
・・伝送ライン、Ａ・・・入力ノード、Ｅ・・・出力ノ
ード、Ｖｃａ、Ｖｓｓ・・・電源＠ ｖｌ １ ｖｍ−
２＆＄ｍ圧。 ２０・・・定′醒圧回路。
図は本発明に係るＣＭＯＢ伝送回路の一実施例を示す回
路図、第３図は第２図の動作説明のために示す特性図、
第４図は本発明の他８− の実施例を示す回路図、第５図は第４図の動作説明のた
めに示す特性図、第６図および第７図はそれぞれ定′醒
圧回路を取り出して変形例を示す回路図である。 Ｔ１−Ｔ１・・・Ｍ（Ｊ８トランジスタ、Ｌ、、Ｌ！・
・・伝送ライン、Ａ・・・入力ノード、Ｅ・・・出力ノ
ード、Ｖｃａ、Ｖｓｓ・・・電源＠ ｖｌ １ ｖｍ−
２＆＄ｍ圧。 ２０・・・定′醒圧回路。
Claims (2)
- （１） ゲートがへカソードに接続されソースが第１電
源に接読された第１導電形の第１（ｉｌ）ＭＵ８トラン
ジスタＴ１と、ゲートが前記へカソードに接続され、ソ
ースが第２電源に接続された嬉２導電形の第２のＭＬ＋
８）ランジスタＴ、と。 前６己ｍｌのＭＯＳ）ランジスタＴ１のドレインに始端
が接続されたｆｌ、 ｌの伝送ラインと、この第１の伝
送フィンの終端にソースが接続され。 ゲートに第１基準゛ｉｄ圧が印加され、ドレインが出力
ノードに接続された第１導電形の第３のＭＯＳトランジ
スタ″ｒ、と、前記第２のｉ＋！ ＯＳ トランジスタ
Ｔ、のドレインに始端が接続された第２の伝送ラインと
、この第２の伝送ラインの終端にソースが接続され、ゲ
ートに第２基準電圧が印加さｎ、ドレインが前記出力ノ
ードに接°続された第２導電形の第４のＩａＯ８トラン
ジスタテ４とを具備することを特徴とするＣ Ｍ （Ｊ
Ｓ伝送回路。 - （２） ｆ６１ Ｍｒ：２第２のＭＯＳ）ランジスタＴ
、のドレインと第１のＭＯＳ）ランジスタＴ、のドレイ
ンとの間に挿入接続され九尾電圧回路？さらに具備する
こと全特徴とする前記特許請求の範囲第１項記載のＣＭ
ＯＳ伝送回路。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58159300A JPS6051323A (ja) | 1983-08-31 | 1983-08-31 | Ｃｍｏｓ伝送回路 |
| DE8484106755T DE3483130D1 (de) | 1983-08-31 | 1984-06-13 | Cmos-uebertragungsschaltung. |
| EP84106755A EP0139833B1 (en) | 1983-08-31 | 1984-06-13 | Cmos transmission circuit |
| US06/621,084 US4609836A (en) | 1983-08-31 | 1984-06-15 | CMOS transmission circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58159300A JPS6051323A (ja) | 1983-08-31 | 1983-08-31 | Ｃｍｏｓ伝送回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6051323A true JPS6051323A (ja) | 1985-03-22 |
| JPH0257736B2 JPH0257736B2 (ja) | 1990-12-05 |
Family
ID=15690781
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58159300A Granted JPS6051323A (ja) | 1983-08-31 | 1983-08-31 | Ｃｍｏｓ伝送回路 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US4609836A (ja) |
| EP (1) | EP0139833B1 (ja) |
| JP (1) | JPS6051323A (ja) |
| DE (1) | DE3483130D1 (ja) |
Families Citing this family (12)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4719369A (en) * | 1985-08-14 | 1988-01-12 | Hitachi, Ltd. | Output circuit having transistor monitor for matching output impedance to load impedance |
| JPS62222711A (ja) * | 1986-03-11 | 1987-09-30 | Fujitsu Ltd | ラツチ回路 |
| JPS62243345A (ja) * | 1986-04-15 | 1987-10-23 | Toshiba Corp | 半導体集積回路装置 |
| US4783603A (en) * | 1987-01-08 | 1988-11-08 | Cypress Semiconductor Corporation | TTL to MOS converter with power supply noise rejection |
| US4877980A (en) * | 1988-03-10 | 1989-10-31 | Advanced Micro Devices, Inc. | Time variant drive circuit for high speed bus driver to limit oscillations or ringing on a bus |
| US4918329B1 (en) * | 1988-07-25 | 1993-06-01 | Data transmission system | |
| US5068553A (en) * | 1988-10-31 | 1991-11-26 | Texas Instruments Incorporated | Delay stage with reduced Vdd dependence |
| US4980580A (en) * | 1989-03-27 | 1990-12-25 | Microelectronics And Computer Technology Corporation | CMOS interconnection circuit |
| US5024993A (en) * | 1990-05-02 | 1991-06-18 | Microelectronics & Computer Technology Corporation | Superconducting-semiconducting circuits, devices and systems |
| US5705940A (en) * | 1990-07-16 | 1998-01-06 | Raytheon Company | Logic family for digitally controlled analog monolithic microwave integrated circuits |
| JP3779484B2 (ja) * | 1999-03-08 | 2006-05-31 | 株式会社東芝 | Ｍｏｓ型半導体集積回路 |
| KR100752649B1 (ko) * | 2005-07-07 | 2007-08-29 | 삼성전자주식회사 | 출력신호를 안정화하는 수단을 구비하는 라인구동회로 |
Family Cites Families (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3651340A (en) * | 1970-06-22 | 1972-03-21 | Hamilton Watch Co | Current limiting complementary symmetry mos inverters |
| US3855549A (en) * | 1973-08-24 | 1974-12-17 | Rca Corp | Circuit, such as cmos crystal oscillator, with reduced power consumption |
| US3984703A (en) * | 1975-06-02 | 1976-10-05 | National Semiconductor Corporation | CMOS Schmitt trigger |
| JPS5318377A (en) * | 1976-08-03 | 1978-02-20 | Toshiba Corp | Logical operation circuit |
| JPS54142060A (en) * | 1978-04-27 | 1979-11-05 | Mitsubishi Electric Corp | Complementary fet logic circuit |
| JPS54142061A (en) * | 1978-04-27 | 1979-11-05 | Mitsubishi Electric Corp | Complementary fet logic circuit |
| JPS54142059A (en) * | 1978-04-27 | 1979-11-05 | Mitsubishi Electric Corp | Complementary fet logic circuit |
| JPS5750387A (en) * | 1980-09-10 | 1982-03-24 | Nec Corp | Memory device |
| JPS5949020A (ja) * | 1982-09-13 | 1984-03-21 | Toshiba Corp | 論理回路 |
-
1983
- 1983-08-31 JP JP58159300A patent/JPS6051323A/ja active Granted
-
1984
- 1984-06-13 DE DE8484106755T patent/DE3483130D1/de not_active Expired - Lifetime
- 1984-06-13 EP EP84106755A patent/EP0139833B1/en not_active Expired
- 1984-06-15 US US06/621,084 patent/US4609836A/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| US4609836A (en) | 1986-09-02 |
| JPH0257736B2 (ja) | 1990-12-05 |
| EP0139833A2 (en) | 1985-05-08 |
| EP0139833A3 (en) | 1986-06-11 |
| EP0139833B1 (en) | 1990-09-05 |
| DE3483130D1 (de) | 1990-10-11 |
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