JPH0659761A - 半導体集積回路 - Google Patents
半導体集積回路Info
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- JPH0659761A JPH0659761A JP20989792A JP20989792A JPH0659761A JP H0659761 A JPH0659761 A JP H0659761A JP 20989792 A JP20989792 A JP 20989792A JP 20989792 A JP20989792 A JP 20989792A JP H0659761 A JPH0659761 A JP H0659761A
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- effect transistor
- source
- drain
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Abstract
(57)【要約】
【目的】ＣＭＯＳ素子による定電流回路において、電源
投入からすばやく安定動作状態となる様にすること。 【構成】ＰｃｈＦＥＴ１，２とＮｃｈＦＥＴ３，４と抵
抗５とで構成される定電流回路に、電源投入時に微分パ
ルスを発生させる為のコンデンサ１０とＮｃｈＦＥＴ６
とを縦列に接続し、その微分パルスをゲートに接続した
ＮｃｈＦＥＴ７を有し、ＮｃｈＦＥＴ７のドレインと前
記ＰｃｈＦＥＴ１，２のゲートとを接続する。
投入からすばやく安定動作状態となる様にすること。 【構成】ＰｃｈＦＥＴ１，２とＮｃｈＦＥＴ３，４と抵
抗５とで構成される定電流回路に、電源投入時に微分パ
ルスを発生させる為のコンデンサ１０とＮｃｈＦＥＴ６
とを縦列に接続し、その微分パルスをゲートに接続した
ＮｃｈＦＥＴ７を有し、ＮｃｈＦＥＴ７のドレインと前
記ＰｃｈＦＥＴ１，２のゲートとを接続する。
Description
【０００１】
【産業上の利用分野】本発明は半導体集積回路に関し、
特にＣＭＯＳＩＣに内蔵される定電流回路に関する。
特にＣＭＯＳＩＣに内蔵される定電流回路に関する。
【０００２】
【従来の技術】図３は従来の定電流回路の一例の回路図
である。図３における定電流回路はＰチャネル型電界効
果トランジスタ（以下ＰｃｈＦＥＴと称す）１，２と、
Ｎチャネル型電界効果トランジスタ（以下ＮｃｈＦＥＴ
と称す）３，４と、抵抗５とが、電源（ＶＤＤ）８と接
地（ＶＳＳ）９との間に配置されている。図３における
定電流回路は、ＰｃｈＦＥＴ１，２のサイズ比と、Ｎｃ
ｈＦＥＴ３，４とのサイズ比と、抵抗５の値とにより決
定され、定電流Ｉ１，Ｉ２の値は次の（１），（２）式
であらわされる。
である。図３における定電流回路はＰチャネル型電界効
果トランジスタ（以下ＰｃｈＦＥＴと称す）１，２と、
Ｎチャネル型電界効果トランジスタ（以下ＮｃｈＦＥＴ
と称す）３，４と、抵抗５とが、電源（ＶＤＤ）８と接
地（ＶＳＳ）９との間に配置されている。図３における
定電流回路は、ＰｃｈＦＥＴ１，２のサイズ比と、Ｎｃ
ｈＦＥＴ３，４とのサイズ比と、抵抗５の値とにより決
定され、定電流Ｉ１，Ｉ２の値は次の（１），（２）式
であらわされる。
【０００３】
【０００４】従って、動作が安定した状態では、前記
（２）式より、電源電圧に依存しない定電流が得られる
ことがわかる。
（２）式より、電源電圧に依存しない定電流が得られる
ことがわかる。
【０００５】
【発明が解決しようとする課題】しかし、前述した定電
流回路の動作が、電源投入時から安定状態となるまでの
時間を考えてみると、電源投入時は各ＦＥＴのゲート容
量を主とする寄生容量により、図４に示す様に、ａ点は
電源（ＶＤＤ），ｂ点は接地（ＶＳＳ）に近い電位（す
なわち各ＦＥＴがオフした状態）から動作を開始する
為、定電流回路として安定状態となる電位になるまでに
は、各ＦＥＴのオフリークや外来ノイズ等により徐々に
立上っており、図４に示す電源投入ｔ１から安定状態ｔ
４までの長い時間を必要とする欠点があった。
流回路の動作が、電源投入時から安定状態となるまでの
時間を考えてみると、電源投入時は各ＦＥＴのゲート容
量を主とする寄生容量により、図４に示す様に、ａ点は
電源（ＶＤＤ），ｂ点は接地（ＶＳＳ）に近い電位（す
なわち各ＦＥＴがオフした状態）から動作を開始する
為、定電流回路として安定状態となる電位になるまでに
は、各ＦＥＴのオフリークや外来ノイズ等により徐々に
立上っており、図４に示す電源投入ｔ１から安定状態ｔ
４までの長い時間を必要とする欠点があった。
【０００６】本発明の目的は、前記欠点を解決し、短い
時間で定電流回路が安定状態となる様な半導体集積回路
を提供することにある。
時間で定電流回路が安定状態となる様な半導体集積回路
を提供することにある。
【０００７】
【課題を解決するための手段】本発明の半導体集積回路
の第１の構成は、第１の電源に第１導電型の第１及び第
２の電界効果トランジスタのソース又はドレインを接続
し、前記第１の電界効果トランジスタのゲートとドレイ
ン又はソースと、前記第２の電界効果トランジスタのゲ
ートと、第２導電型の第３の電界効果トランジスタのド
レイン又はソースとを接続し、前記第３の電界効果トラ
ンジスタのゲートと、前記第２の電界効果トランジスタ
のドレイン又はソースと、第２導電型の第４の電界効果
トランジスタのゲートとドレイン又はソースとを接続
し、前記第３の電界効果トランジスタのソース又はドレ
インと抵抗の一方の端子とを接続し、前記抵抗の他方の
端子と前記第４の電界効果トランジスタのソース又はド
レインと第２の電源とを接続した定電流回路を設け、前
記第１，第３の電界効果トランジスタの共通接続点又は
前記第２，第４の電界効果トランジスタの共通接続点
と、第２導電型又は第１導電型の第５の電界効果トラン
ジスタのドレイン又はソースとを接続し、前記第５の電
界効果トランジスタのゲートと、コンデンサの一方の端
子と、第２導電型又は第１導電型の第６の電界効果トラ
ンジスタのドレイン又はソースとを接続し、前記第６の
電界効果トランジスタのゲートと、前記コンデンサの他
方の端子と、前記第１の電源又は第２の電源とを接続
し、前記第５の電界効果トランジスタのソース又はドレ
インと、前記第６の電界効果トランジスタのソース又は
ドレインと、前記第２の電源又は第１の電源とを接続し
たことを特徴とする。
の第１の構成は、第１の電源に第１導電型の第１及び第
２の電界効果トランジスタのソース又はドレインを接続
し、前記第１の電界効果トランジスタのゲートとドレイ
ン又はソースと、前記第２の電界効果トランジスタのゲ
ートと、第２導電型の第３の電界効果トランジスタのド
レイン又はソースとを接続し、前記第３の電界効果トラ
ンジスタのゲートと、前記第２の電界効果トランジスタ
のドレイン又はソースと、第２導電型の第４の電界効果
トランジスタのゲートとドレイン又はソースとを接続
し、前記第３の電界効果トランジスタのソース又はドレ
インと抵抗の一方の端子とを接続し、前記抵抗の他方の
端子と前記第４の電界効果トランジスタのソース又はド
レインと第２の電源とを接続した定電流回路を設け、前
記第１，第３の電界効果トランジスタの共通接続点又は
前記第２，第４の電界効果トランジスタの共通接続点
と、第２導電型又は第１導電型の第５の電界効果トラン
ジスタのドレイン又はソースとを接続し、前記第５の電
界効果トランジスタのゲートと、コンデンサの一方の端
子と、第２導電型又は第１導電型の第６の電界効果トラ
ンジスタのドレイン又はソースとを接続し、前記第６の
電界効果トランジスタのゲートと、前記コンデンサの他
方の端子と、前記第１の電源又は第２の電源とを接続
し、前記第５の電界効果トランジスタのソース又はドレ
インと、前記第６の電界効果トランジスタのソース又は
ドレインと、前記第２の電源又は第１の電源とを接続し
たことを特徴とする。
【０００８】本発明の半導体集積回路の第２の構成は、
第１の電源に第１導電型の第１及び第２の電界効果トラ
ンジスタのソース又はドレインを接続し、前記第１の電
界効果トランジスタのゲートとドレイン又はソースと、
前記第２の電界効果トランジスタのゲートと、第２導電
型の第３の電界効果トランジスタのドレイン又はソース
とを接続し、前記第３の電界効果トランジスタのゲート
と、前記第２の電界効果トランジスタのドレイン又はソ
ースと、第２導電型の第４の電界効果トランジスタのゲ
ートとドレイン又はソースとを接続し、前記第３の電界
効果トランジスタのソース又はドレインと抵抗の一方の
端子とを接続し、前記抵抗の他方の端子と前記第４の電
界効果トランジスタのソース又はドレインと第２の電源
とを接続した定電流回路を設け、前記第１，第３の電界
効果トランジスタの共通接続点又は前記第２，第４の電
界効果トランジスタの共通接続点と、第２導電型又は第
１導電型の第５の電界効果トランジスタのドレイン又は
ソースとを接続し、前記第５の電界効果トランジスタの
ゲートと、コンデンサの一方の端子と、第２導電型又は
第１導電型の第６の電界効果トランジスタのドレイン又
はソースとを接続し、前記第６の電界効果トランジスタ
のゲートと、前記第１の電源又は第２の電源とを接続
し、前記第５の電界効果トランジスタのソース又はドレ
インと、前記第６の電界効果トランジスタのソース又は
ドレインと、前記第２の電源又は第１の電源とを接続
し、前記コンデンサの他方の端子には、リセット信号が
入力されるバッファの出力が接続されていることを特徴
とする。
第１の電源に第１導電型の第１及び第２の電界効果トラ
ンジスタのソース又はドレインを接続し、前記第１の電
界効果トランジスタのゲートとドレイン又はソースと、
前記第２の電界効果トランジスタのゲートと、第２導電
型の第３の電界効果トランジスタのドレイン又はソース
とを接続し、前記第３の電界効果トランジスタのゲート
と、前記第２の電界効果トランジスタのドレイン又はソ
ースと、第２導電型の第４の電界効果トランジスタのゲ
ートとドレイン又はソースとを接続し、前記第３の電界
効果トランジスタのソース又はドレインと抵抗の一方の
端子とを接続し、前記抵抗の他方の端子と前記第４の電
界効果トランジスタのソース又はドレインと第２の電源
とを接続した定電流回路を設け、前記第１，第３の電界
効果トランジスタの共通接続点又は前記第２，第４の電
界効果トランジスタの共通接続点と、第２導電型又は第
１導電型の第５の電界効果トランジスタのドレイン又は
ソースとを接続し、前記第５の電界効果トランジスタの
ゲートと、コンデンサの一方の端子と、第２導電型又は
第１導電型の第６の電界効果トランジスタのドレイン又
はソースとを接続し、前記第６の電界効果トランジスタ
のゲートと、前記第１の電源又は第２の電源とを接続
し、前記第５の電界効果トランジスタのソース又はドレ
インと、前記第６の電界効果トランジスタのソース又は
ドレインと、前記第２の電源又は第１の電源とを接続
し、前記コンデンサの他方の端子には、リセット信号が
入力されるバッファの出力が接続されていることを特徴
とする。
【０００９】
【実施例】図１は本発明の第１の実施例の半導体集積回
路の回路図である。図１において、本実施例の半導体集
積回路は、ＰｃｈＦＥＴ１，２と、ＮｃｈＦＥＴ３，４
と、抵抗５とで構成される定電流回路に、ＮｃｈＦＥＴ
６，７と、コンデンサ１０とを付加している。
路の回路図である。図１において、本実施例の半導体集
積回路は、ＰｃｈＦＥＴ１，２と、ＮｃｈＦＥＴ３，４
と、抵抗５とで構成される定電流回路に、ＮｃｈＦＥＴ
６，７と、コンデンサ１０とを付加している。
【００１０】図１の実施例を、図２の（ａ），（ｂ）に
示す電圧／時間の特性図を用いて説明する。図２（ａ）
のｔ０〜ｔ１が電源ＯＦＦ，ｔ１で電源投入、この後電
源（ＶＤＤ）を一定電圧に保った状態を示している。こ
こで、ｔ１で電源投入すると同時に、図１に示すＮｃｈ
ＦＥＴ６がＯＮし、ＮｃｈＦＥＴ６のドレインとコンデ
ンサ１０の共通接続点ｃ点には図２の（ｂ）に示す様な
微分パルスが発生する。また、このｃ点はＮｃｈＦＥＴ
７のゲートにも入力されており、電源投入と同時に瞬間
的にＮｃｈＣＥＴ７がＯＮする。従って、ＮｃｈＦＥＴ
７がＯＮする事によって、図１のａ点電位はＶＳＳ電位
側に引かれ、ＰｃｈＦＥＴ１，２は瞬間的にＯＮする。
また、ＰｃｈＦＥＴ１，２がＯＮする事により、ｂ点電
位がＶＤＤ電位側に引かれ、ＮｃｈＦＥＴ３，４を瞬間
的にＯＮする。
示す電圧／時間の特性図を用いて説明する。図２（ａ）
のｔ０〜ｔ１が電源ＯＦＦ，ｔ１で電源投入、この後電
源（ＶＤＤ）を一定電圧に保った状態を示している。こ
こで、ｔ１で電源投入すると同時に、図１に示すＮｃｈ
ＦＥＴ６がＯＮし、ＮｃｈＦＥＴ６のドレインとコンデ
ンサ１０の共通接続点ｃ点には図２の（ｂ）に示す様な
微分パルスが発生する。また、このｃ点はＮｃｈＦＥＴ
７のゲートにも入力されており、電源投入と同時に瞬間
的にＮｃｈＣＥＴ７がＯＮする。従って、ＮｃｈＦＥＴ
７がＯＮする事によって、図１のａ点電位はＶＳＳ電位
側に引かれ、ＰｃｈＦＥＴ１，２は瞬間的にＯＮする。
また、ＰｃｈＦＥＴ１，２がＯＮする事により、ｂ点電
位がＶＤＤ電位側に引かれ、ＮｃｈＦＥＴ３，４を瞬間
的にＯＮする。
【００１１】しかし、この様な状態は、ｃ点の微分パル
スが出てＮｃｈＦＥＴ７がＯＮしている間だけで、この
ＮｃｈＦＥＴ７がＯＦＦすると、ＰｃｈＦＥＴ１，２と
ＮｃｈＦＥＴ３，４と抵抗５とで構成される定電流回路
のａ点，ｂ点は、すばやく安定動作状態（図２（ａ）の
ｔ２以降）となるのがわかる。
スが出てＮｃｈＦＥＴ７がＯＮしている間だけで、この
ＮｃｈＦＥＴ７がＯＦＦすると、ＰｃｈＦＥＴ１，２と
ＮｃｈＦＥＴ３，４と抵抗５とで構成される定電流回路
のａ点，ｂ点は、すばやく安定動作状態（図２（ａ）の
ｔ２以降）となるのがわかる。
【００１２】図５は本発明の第２の実施例の半導体集積
回路を示す回路図である。図５において、本実施例は、
図１のＮｃｈＦＥＴ６，７とコンデンサ１０とを、Ｐｃ
ｈＦＥＴ１１，１２とコンデンサ１３に置き換えた回路
であり、その他の部分は図１と同様である。
回路を示す回路図である。図５において、本実施例は、
図１のＮｃｈＦＥＴ６，７とコンデンサ１０とを、Ｐｃ
ｈＦＥＴ１１，１２とコンデンサ１３に置き換えた回路
であり、その他の部分は図１と同様である。
【００１３】図６は本発明の第３の実施例の半導体集積
回路を示す回路図である。図６において、本実施例は、
図１のコンデンタ１０の一端を定電源から離し、ここに
バッファ１５の出力を接続している。バッファ１５の入
力にはリセット信号入力端子１６が接続されている。
回路を示す回路図である。図６において、本実施例は、
図１のコンデンタ１０の一端を定電源から離し、ここに
バッファ１５の出力を接続している。バッファ１５の入
力にはリセット信号入力端子１６が接続されている。
【００１４】図１の第１の実施例が電源投入時のみであ
った効果を、本実施例では、リセット信号によって任意
の時間に効果が得られる様にした。
った効果を、本実施例では、リセット信号によって任意
の時間に効果が得られる様にした。
【００１５】尚、図６は図１の応用令であるが、同様に
図５についても、図６のようにバッファ１５を介しても
よい。
図５についても、図６のようにバッファ１５を介しても
よい。
【００１６】
【発明の効果】以上説明した様に、本発明は、電源投入
時やリセット信号等に微分パルスを発生し利用する事
で、従来ＦＥＴのオフリークや外来ノイズ等で動作が立
上る為に安定動作状態になるまでの時間が長かった定電
流回路を、すばやく安定動作状態にできるという効果が
ある。
時やリセット信号等に微分パルスを発生し利用する事
で、従来ＦＥＴのオフリークや外来ノイズ等で動作が立
上る為に安定動作状態になるまでの時間が長かった定電
流回路を、すばやく安定動作状態にできるという効果が
ある。
【図１】本発明の第１の実施例の定電流回路を示す回路
図である。
図である。
【図２】（ａ），（ｂ）は図１の実施例の電圧／時間関
係を示す特性図である。
係を示す特性図である。
【図３】従来の定電流回路を示す回路図である。
【図４】図３に示す回路の電圧／時間関係を示す特性図
である。
である。
【図５】本発明の第２の実施例を示す回路図である。
【図６】本発明の第３の実施例を示す回路図である。
１，２，１１，１２ Ｐチャネル型電界効果トランジ
スタ ３，４，６，７ Ｎチャネル型電界効果トランジスタ ５ 抵抗 ８ 電源（ＶＤＤ） ９ 接地（ＶＳＳ） １０，１３，１４ コンデンサ １５ バッファ １６ リセット信号入力端子
スタ ３，４，６，７ Ｎチャネル型電界効果トランジスタ ５ 抵抗 ８ 電源（ＶＤＤ） ９ 接地（ＶＳＳ） １０，１３，１４ コンデンサ １５ バッファ １６ リセット信号入力端子
Claims (2)
- 【請求項１】 第１の電源に第１導電型の第１及び第２
の電界効果トランジスタのソース又はドレインを接続
し、前記第１の電界効果トランジスタのゲートとドレイ
ン又はソースと、前記第２の電界効果トランジスタのゲ
ートと、第２導電型の第３の電界効果トランジスタのド
レイン又はソースとを接続し、前記第３の電界効果トラ
ンジスタのゲートと、前記第２の電界効果トランジスタ
のドレイン又はソースと、第２導電型の第４の電界効果
トランジスタのゲートとドレイン又はソースとを接続
し、前記第３の電界効果トランジスタのソース又はドレ
インと抵抗の一方の端子とを接続し、前記抵抗の他方の
端子と前記第４の電界効果トランジスタのソース又はド
レインと第２の電源とを接続した定電流回路を設け、前
記第１，第３の電界効果トランジスタの共通接続点又は
前記第２，第４の電界効果トランジスタの共通接続点
と、第２導電型又は第１導電型の第５の電界効果トラン
ジスタのドレイン又はソースとを接続し、前記第５の電
界効果トランジスタのゲートと、コンデンサの一方の端
子と、第２導電型又は第１導電型の第６の電界効果トラ
ンジスタのドレイン又はソースとを接続し、前記第６の
電界効果トランジスタのゲートと、前記コンデンサの他
方の端子と、前記第１の電源又は第２の電源とを接続
し、前記第５の電界効果トランジスタのソース又はドレ
インと、前記第６の電界効果トランジスタのソース又は
ドレインと、前記第２の電源又は第１の電源とを接続し
たことを特徴とする半導体集積回路。 - 【請求項２】 第１の電源に第１導電型の第１及び第２
の電界効果トランジスタのソース又はドレインを接続
し、前記第１の電界効果トランジスタのゲートとドレイ
ン又はソースと、前記第２の電界効果トランジスタのゲ
ートと、第２導電型の第３の電界効果トランジスタのド
レイン又はソースとを接続し、前記第３の電界効果トラ
ンジスタのゲートと、前記第２の電界効果トランジスタ
のドレイン又はソースと、第２導電型の第４の電界効果
トランジスタのゲートとドレイン又はソースとを接続
し、前記第３の電界効果トランジスタのソース又はドレ
インと抵抗の一方の端子とを接続し、前記抵抗の他方の
端子と前記第４の電界効果トランジスタのソース又はド
レインと第２の電源とを接続した定電流回路を設け、前
記第１，第３の電界効果トランジスタの共通接続点又は
前記第２，第４の電界効果トランジスタの共通接続点
と、第２導電型又は第１導電型の第５の電界効果トラン
ジスタのドレイン又はソースとを接続し、前記第５の電
界効果トランジスタのゲートと、コンデンサの一方の端
子と、第２導電型又は第１導電型の第６の電界効果トラ
ンジスタのドレイン又はソースとを接続し、前記第６の
電界効果トランジスタのゲートと、前記第１の電源又は
第２の電源とを接続し、前記第５の電界効果トランジス
タのソース又はドレインと、前記第６の電界効果トラン
ジスタのソース又はドレインと、前記第２の電源又は第
１の電源とを接続し、前記コンデンサの他方の端子に
は、リセット信号が入力されるバッファの出力が接続さ
れていることを特徴とする半導体集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP20989792A JP3149992B2 (ja) | 1992-08-06 | 1992-08-06 | 半導体集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP20989792A JP3149992B2 (ja) | 1992-08-06 | 1992-08-06 | 半導体集積回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0659761A true JPH0659761A (ja) | 1994-03-04 |
| JP3149992B2 JP3149992B2 (ja) | 2001-03-26 |
Family
ID=16580459
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP20989792A Expired - Fee Related JP3149992B2 (ja) | 1992-08-06 | 1992-08-06 | 半導体集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3149992B2 (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6586975B2 (en) | 2000-10-18 | 2003-07-01 | Oki Electric Industry, Co., Ltd. | Semiconductor device |
| JP2009140261A (ja) * | 2007-12-06 | 2009-06-25 | Oki Semiconductor Co Ltd | 半導体集積回路 |
| JP2010231356A (ja) * | 2009-03-26 | 2010-10-14 | Oki Semiconductor Co Ltd | 半導体メモリの基準電位発生回路 |
| JP2013225339A (ja) * | 2013-07-18 | 2013-10-31 | Lapis Semiconductor Co Ltd | 半導体メモリの基準電位発生回路及び半導体メモリ |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4627651B2 (ja) | 2004-09-30 | 2011-02-09 | シチズンホールディングス株式会社 | 定電圧発生回路 |
-
1992
- 1992-08-06 JP JP20989792A patent/JP3149992B2/ja not_active Expired - Fee Related
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6586975B2 (en) | 2000-10-18 | 2003-07-01 | Oki Electric Industry, Co., Ltd. | Semiconductor device |
| JP2009140261A (ja) * | 2007-12-06 | 2009-06-25 | Oki Semiconductor Co Ltd | 半導体集積回路 |
| JP2010231356A (ja) * | 2009-03-26 | 2010-10-14 | Oki Semiconductor Co Ltd | 半導体メモリの基準電位発生回路 |
| JP2013225339A (ja) * | 2013-07-18 | 2013-10-31 | Lapis Semiconductor Co Ltd | 半導体メモリの基準電位発生回路及び半導体メモリ |
Also Published As
| Publication number | Publication date |
|---|---|
| JP3149992B2 (ja) | 2001-03-26 |
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