JP3149992B2 - 半導体集積回路 - Google Patents
半導体集積回路Info
- Publication number
- JP3149992B2 JP3149992B2 JP20989792A JP20989792A JP3149992B2 JP 3149992 B2 JP3149992 B2 JP 3149992B2 JP 20989792 A JP20989792 A JP 20989792A JP 20989792 A JP20989792 A JP 20989792A JP 3149992 B2 JP3149992 B2 JP 3149992B2
- Authority
- JP
- Japan
- Prior art keywords
- effect transistor
- field effect
- field
- source
- drain
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Landscapes
- Control Of Electrical Variables (AREA)
Description
【０００１】
【産業上の利用分野】本発明は半導体集積回路に関し、
特にＣＭＯＳＩＣに内蔵される定電流回路に関する。
特にＣＭＯＳＩＣに内蔵される定電流回路に関する。
【０００２】
【従来の技術】図３は従来の定電流回路の一例の回路図
である。図３における定電流回路はＰチャネル型電界効
果トランジスタ（以下ＰｃｈＦＥＴと称す）１，２と、
Ｎチャネル型電界効果トランジスタ（以下ＮｃｈＦＥＴ
と称す）３，４と、抵抗５とが、電源（ＶＤＤ）８と接
地（ＶＳＳ）９との間に配置されている。図３における
定電流回路は、ＰｃｈＦＥＴ１，２のサイズ比と、Ｎｃ
ｈＦＥＴ３，４とのサイズ比と、抵抗５の値とにより決
定され、定電流Ｉ１，Ｉ２の値は次の（１），（２）式
であらわされる。
である。図３における定電流回路はＰチャネル型電界効
果トランジスタ（以下ＰｃｈＦＥＴと称す）１，２と、
Ｎチャネル型電界効果トランジスタ（以下ＮｃｈＦＥＴ
と称す）３，４と、抵抗５とが、電源（ＶＤＤ）８と接
地（ＶＳＳ）９との間に配置されている。図３における
定電流回路は、ＰｃｈＦＥＴ１，２のサイズ比と、Ｎｃ
ｈＦＥＴ３，４とのサイズ比と、抵抗５の値とにより決
定され、定電流Ｉ１，Ｉ２の値は次の（１），（２）式
であらわされる。
【０００３】
【０００４】従って、動作が安定した状態では、前記
（２）式より、電源電圧に依存しない定電流が得られる
ことがわかる。
（２）式より、電源電圧に依存しない定電流が得られる
ことがわかる。
【０００５】
【発明が解決しようとする課題】しかし、前述した定電
流回路の動作が、電源投入時から安定状態となるまでの
時間を考えてみると、電源投入時は各ＦＥＴのゲート容
量を主とする寄生容量により、図４に示す様に、ａ点は
電源（ＶＤＤ），ｂ点は接地（ＶＳＳ）に近い電位（す
なわち各ＦＥＴがオフした状態）から動作を開始する
為、定電流回路として安定状態となる電位になるまでに
は、各ＦＥＴのオフリークや外来ノイズ等により徐々に
立上っており、図４に示す電源投入ｔ１から安定状態ｔ
４までの長い時間を必要とする欠点があった。
流回路の動作が、電源投入時から安定状態となるまでの
時間を考えてみると、電源投入時は各ＦＥＴのゲート容
量を主とする寄生容量により、図４に示す様に、ａ点は
電源（ＶＤＤ），ｂ点は接地（ＶＳＳ）に近い電位（す
なわち各ＦＥＴがオフした状態）から動作を開始する
為、定電流回路として安定状態となる電位になるまでに
は、各ＦＥＴのオフリークや外来ノイズ等により徐々に
立上っており、図４に示す電源投入ｔ１から安定状態ｔ
４までの長い時間を必要とする欠点があった。
【０００６】本発明の目的は、前記欠点を解決し、短い
時間で定電流回路が安定状態となる様な半導体集積回路
を提供することにある。
時間で定電流回路が安定状態となる様な半導体集積回路
を提供することにある。
【０００７】
【課題を解決するための手段】本発明の半導体集積回路
の第１の構成は、第１の電源にソースを接続した第１導
電型の第１及び第２の電界効果トランジスタと、第２の
電源に抵抗を介してソースを接続した第２導電型の第３
の電界効果トランジスタと、前記第２の電源にソースを
接続した第２導電型の第４の電界効果トランジスタとを
有し、前記第１の電界効果トランジスタのドレインと前
記第３の電界効果トランジスタのドレインと前記第１及
び第２の電界効果トランジスタのゲートとを共通接続し
た第１の接続ノードと、前記第２の電界効果トランジス
タのドレインと前記第４の電界効果トランジスタのドレ
インと前記第３及び第４の電界効果トランジスタのゲー
トとを共通接続した第２の接続ノードとを有する定電流
回路を設けた半導体集積回路において、前記第２の電源
にソースを接続した第２導電型の第５及び第６の電界効
果トランジスタと、前記第１の電源に一端を接続したコ
ンデンサとを有し、前記第５の電界効果トランジスタの
ドレインを前記第１の接続ノードに接続し、前記第６の
電界効果トランジスタのドレインと前記第５の電界効果
トランジスタのゲートと前記コンデンサの他端とを接続
し、前記第６の電界効果トランジスタのゲートを前記第
１の電源に接続したことを特徴とする。本発明の半導体
集積回路の第２の構成は、第１の電源にソースを接続し
た第１導電型の第１及び第２の電界効果トランジスタ
と、第２の電源に抵抗を介してソースを接続した第２導
電型の第３の電界効果トランジスタと、前記第２の電源
にソースを接続した第２導電型の第４の電界効果トラン
ジスタとを有し、前記第１の電界効果トランジスタのド
レインと前記第３の電界効果トランジスタのドレインと
前記第１及び第２の電界効果トランジスタのゲートとを
共通接続した第１の接続ノードと、前記第２の電界効果
トランジスタのドレインと前記第４の電界効果トランジ
スタのドレインと前記第３及び第４の電界効果トランジ
スタのゲートとを共通接続した第２の接続ノードとを有
する定電流回路を設けた半導体集積回路において、前記
第１の電源にソースを接続した第１導電型の第５及び第
６の電界効果トランジスタと、前記第２の電源に一端を
接続したコンデンサとを有し、前記第５の電界効果トラ
ンジスタのドレインを前記第２の接続ノードに接続し、
前記第６の電界効果トランジスタのドレインと前記第５
の電界効果トランジスタのゲートと前記コンデンサの他
端とを接続し、前記第６の電界効果トランジスタのゲー
トを前記第２の電源に接続したことを特徴とする。
の第１の構成は、第１の電源にソースを接続した第１導
電型の第１及び第２の電界効果トランジスタと、第２の
電源に抵抗を介してソースを接続した第２導電型の第３
の電界効果トランジスタと、前記第２の電源にソースを
接続した第２導電型の第４の電界効果トランジスタとを
有し、前記第１の電界効果トランジスタのドレインと前
記第３の電界効果トランジスタのドレインと前記第１及
び第２の電界効果トランジスタのゲートとを共通接続し
た第１の接続ノードと、前記第２の電界効果トランジス
タのドレインと前記第４の電界効果トランジスタのドレ
インと前記第３及び第４の電界効果トランジスタのゲー
トとを共通接続した第２の接続ノードとを有する定電流
回路を設けた半導体集積回路において、前記第２の電源
にソースを接続した第２導電型の第５及び第６の電界効
果トランジスタと、前記第１の電源に一端を接続したコ
ンデンサとを有し、前記第５の電界効果トランジスタの
ドレインを前記第１の接続ノードに接続し、前記第６の
電界効果トランジスタのドレインと前記第５の電界効果
トランジスタのゲートと前記コンデンサの他端とを接続
し、前記第６の電界効果トランジスタのゲートを前記第
１の電源に接続したことを特徴とする。本発明の半導体
集積回路の第２の構成は、第１の電源にソースを接続し
た第１導電型の第１及び第２の電界効果トランジスタ
と、第２の電源に抵抗を介してソースを接続した第２導
電型の第３の電界効果トランジスタと、前記第２の電源
にソースを接続した第２導電型の第４の電界効果トラン
ジスタとを有し、前記第１の電界効果トランジスタのド
レインと前記第３の電界効果トランジスタのドレインと
前記第１及び第２の電界効果トランジスタのゲートとを
共通接続した第１の接続ノードと、前記第２の電界効果
トランジスタのドレインと前記第４の電界効果トランジ
スタのドレインと前記第３及び第４の電界効果トランジ
スタのゲートとを共通接続した第２の接続ノードとを有
する定電流回路を設けた半導体集積回路において、前記
第１の電源にソースを接続した第１導電型の第５及び第
６の電界効果トランジスタと、前記第２の電源に一端を
接続したコンデンサとを有し、前記第５の電界効果トラ
ンジスタのドレインを前記第２の接続ノードに接続し、
前記第６の電界効果トランジスタのドレインと前記第５
の電界効果トランジスタのゲートと前記コンデンサの他
端とを接続し、前記第６の電界効果トランジスタのゲー
トを前記第２の電源に接続したことを特徴とする。
【０００８】本発明の半導体集積回路の第３の構成は、
第１の電源にソースを接続した第１導電型の第１及び第
２の電界効果トランジスタと、第２の電源に抵抗を介し
てソースを接続した第２導電型の第３の電界効果トラン
ジスタと、前記第２の電源にソースを接続した第２導電
型の第４の電界効果トランジスタとを有し、前記第１の
電界効果トランジスタのドレインと前記第３の電界効果
トランジスタのドレインと前記第１及び第２の電界効果
トランジスタのゲートとを共通接続した第１の接続ノー
ドと、前記第２の電界効果トランジスタのドレインと前
記第４の電界効果トランジスタのドレインと前記第３及
び第４の電界効果トランジスタのゲートとを共通接続し
た第２の接続ノードとを有する定電流回路を設けた半導
体集積回路において、前記第２の電源もしくは前記第１
の電源にソース接続した第２導電型もしくは第１導電型
の第５及び第６の電界効果トランジスタを有し、前記第
５の電界効果トランジスタのドレインを前記第１の接続
ノードもしくは前記第２の接続ノードに接続し、前記第
６の電界効果トランジスタのドレインと前記第５の電界
効果トランジスタのゲートとコンデンサの一端とを接続
し、前記第６の電界効果トランジスタのゲートを前記第
１の電源もしくは前記第２の電源に接続し、前記コンデ
ンサの他端をリセット信号が入力されるバッファの出力
に接続したことを特徴とする。
第１の電源にソースを接続した第１導電型の第１及び第
２の電界効果トランジスタと、第２の電源に抵抗を介し
てソースを接続した第２導電型の第３の電界効果トラン
ジスタと、前記第２の電源にソースを接続した第２導電
型の第４の電界効果トランジスタとを有し、前記第１の
電界効果トランジスタのドレインと前記第３の電界効果
トランジスタのドレインと前記第１及び第２の電界効果
トランジスタのゲートとを共通接続した第１の接続ノー
ドと、前記第２の電界効果トランジスタのドレインと前
記第４の電界効果トランジスタのドレインと前記第３及
び第４の電界効果トランジスタのゲートとを共通接続し
た第２の接続ノードとを有する定電流回路を設けた半導
体集積回路において、前記第２の電源もしくは前記第１
の電源にソース接続した第２導電型もしくは第１導電型
の第５及び第６の電界効果トランジスタを有し、前記第
５の電界効果トランジスタのドレインを前記第１の接続
ノードもしくは前記第２の接続ノードに接続し、前記第
６の電界効果トランジスタのドレインと前記第５の電界
効果トランジスタのゲートとコンデンサの一端とを接続
し、前記第６の電界効果トランジスタのゲートを前記第
１の電源もしくは前記第２の電源に接続し、前記コンデ
ンサの他端をリセット信号が入力されるバッファの出力
に接続したことを特徴とする。
【０００９】
【実施例】図１は本発明の第１の実施例の半導体集積回
路の回路図である。図１において、本実施例の半導体集
積回路は、ＰｃｈＦＥＴ１，２と、ＮｃｈＦＥＴ３，４
と、抵抗５とで構成される定電流回路に、ＮｃｈＦＥＴ
６，７と、コンデンサ１０とを付加している。
路の回路図である。図１において、本実施例の半導体集
積回路は、ＰｃｈＦＥＴ１，２と、ＮｃｈＦＥＴ３，４
と、抵抗５とで構成される定電流回路に、ＮｃｈＦＥＴ
６，７と、コンデンサ１０とを付加している。
【００１０】図１の実施例を、図２の（ａ），（ｂ）に
示す電圧／時間の特性図を用いて説明する。図２（ａ）
のｔ０〜ｔ１が電源ＯＦＦ，ｔ１で電源投入、この後電
源（ＶＤＤ）を一定電圧に保った状態を示している。こ
こで、ｔ１で電源投入すると同時に、図１に示すＮｃｈ
ＦＥＴ６がＯＮし、ＮｃｈＦＥＴ６のドレインとコンデ
ンサ１０の共通接続点ｃ点には図２の（ｂ）に示す様な
微分パルスが発生する。また、このｃ点はＮｃｈＦＥＴ
７のゲートにも入力されており、電源投入と同時に瞬間
的にＮｃｈＣＥＴ７がＯＮする。従って、ＮｃｈＦＥＴ
７がＯＮする事によって、図１のａ点電位はＶＳＳ電位
側に引かれ、ＰｃｈＦＥＴ１，２は瞬間的にＯＮする。
また、ＰｃｈＦＥＴ１，２がＯＮする事により、ｂ点電
位がＶＤＤ電位側に引かれ、ＮｃｈＦＥＴ３，４を瞬間
的にＯＮする。
示す電圧／時間の特性図を用いて説明する。図２（ａ）
のｔ０〜ｔ１が電源ＯＦＦ，ｔ１で電源投入、この後電
源（ＶＤＤ）を一定電圧に保った状態を示している。こ
こで、ｔ１で電源投入すると同時に、図１に示すＮｃｈ
ＦＥＴ６がＯＮし、ＮｃｈＦＥＴ６のドレインとコンデ
ンサ１０の共通接続点ｃ点には図２の（ｂ）に示す様な
微分パルスが発生する。また、このｃ点はＮｃｈＦＥＴ
７のゲートにも入力されており、電源投入と同時に瞬間
的にＮｃｈＣＥＴ７がＯＮする。従って、ＮｃｈＦＥＴ
７がＯＮする事によって、図１のａ点電位はＶＳＳ電位
側に引かれ、ＰｃｈＦＥＴ１，２は瞬間的にＯＮする。
また、ＰｃｈＦＥＴ１，２がＯＮする事により、ｂ点電
位がＶＤＤ電位側に引かれ、ＮｃｈＦＥＴ３，４を瞬間
的にＯＮする。
【００１１】しかし、この様な状態は、ｃ点の微分パル
スが出てＮｃｈＦＥＴ７がＯＮしている間だけで、この
ＮｃｈＦＥＴ７がＯＦＦすると、ＰｃｈＦＥＴ１，２と
ＮｃｈＦＥＴ３，４と抵抗５とで構成される定電流回路
のａ点，ｂ点は、すばやく安定動作状態（図２（ａ）の
ｔ２以降）となるのがわかる。
スが出てＮｃｈＦＥＴ７がＯＮしている間だけで、この
ＮｃｈＦＥＴ７がＯＦＦすると、ＰｃｈＦＥＴ１，２と
ＮｃｈＦＥＴ３，４と抵抗５とで構成される定電流回路
のａ点，ｂ点は、すばやく安定動作状態（図２（ａ）の
ｔ２以降）となるのがわかる。
【００１２】図５は本発明の第２の実施例の半導体集積
回路を示す回路図である。図５において、本実施例は、
図１のＮｃｈＦＥＴ６，７とコンデンサ１０とを、Ｐｃ
ｈＦＥＴ１１，１２とコンデンサ１３に置き換えた回路
であり、その他の部分は図１と同様である。
回路を示す回路図である。図５において、本実施例は、
図１のＮｃｈＦＥＴ６，７とコンデンサ１０とを、Ｐｃ
ｈＦＥＴ１１，１２とコンデンサ１３に置き換えた回路
であり、その他の部分は図１と同様である。
【００１３】図６は本発明の第３の実施例の半導体集積
回路を示す回路図である。図６において、本実施例は、
図１のコンデンタ１０の一端を定電源から離し、ここに
バッファ１５の出力を接続している。バッファ１５の入
力にはリセット信号入力端子１６が接続されている。
回路を示す回路図である。図６において、本実施例は、
図１のコンデンタ１０の一端を定電源から離し、ここに
バッファ１５の出力を接続している。バッファ１５の入
力にはリセット信号入力端子１６が接続されている。
【００１４】図１の第１の実施例が電源投入時のみであ
った効果を、本実施例では、リセット信号によって任意
の時間に効果が得られる様にした。
った効果を、本実施例では、リセット信号によって任意
の時間に効果が得られる様にした。
【００１５】尚、図６は図１の応用例であるが、同様に
図５についても、図６のようにバッファ１５を介しても
よい。
図５についても、図６のようにバッファ１５を介しても
よい。
【００１６】
【発明の効果】以上説明した様に、本発明は、電源投入
時やリセット信号等に微分パルスを発生し利用する事
で、従来ＦＥＴのオフリークや外来ノイズ等で動作が立
上る為に安定動作状態になるまでの時間が長かった定電
流回路を、すばやく安定動作状態にできるという効果が
ある。
時やリセット信号等に微分パルスを発生し利用する事
で、従来ＦＥＴのオフリークや外来ノイズ等で動作が立
上る為に安定動作状態になるまでの時間が長かった定電
流回路を、すばやく安定動作状態にできるという効果が
ある。
【図１】本発明の第１の実施例の定電流回路を示す回路
図である。
図である。
【図２】（ａ），（ｂ）は図１の実施例の電圧／時間関
係を示す特性図である。
係を示す特性図である。
【図３】従来の定電流回路を示す回路図である。
【図４】図３に示す回路の電圧／時間関係を示す特性図
である。
である。
【図５】本発明の第２の実施例を示す回路図である。
【図６】本発明の第３の実施例を示す回路図である。
１，２，１１，１２ Ｐチャネル型電界効果トランジ
スタ ３，４，６，７ Ｎチャネル型電界効果トランジスタ ５ 抵抗 ８ 電源（ＶＤＤ） ９ 接地（ＶＳＳ） １０，１３，１４ コンデンサ １５ バッファ １６ リセット信号入力端子
スタ ３，４，６，７ Ｎチャネル型電界効果トランジスタ ５ 抵抗 ８ 電源（ＶＤＤ） ９ 接地（ＶＳＳ） １０，１３，１４ コンデンサ １５ バッファ １６ リセット信号入力端子
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.7，ＤＢ名) G05F 3/30 G05F 3/26
Claims (3)
- 【請求項１】 第１の電源にソースを接続した第１導電
型の第１及び第２の電界効果トランジスタと、第２の電
源に抵抗を介してソースを接続した第２導電型の第３の
電界効果トランジスタと、前記第２の電源にソースを接
続した第２導電型の第４の電界効果トランジスタとを有
し、前記第１の電界効果トランジスタのドレインと前記
第３の電界効果トランジスタのドレインと前記第１及び
第２の電界効果トランジスタのゲートとを共通接続した
第１の接続ノードと、前記第２の電界効果トランジスタ
のドレインと前記第４の電界効果トランジスタのドレイ
ンと前記第３及び第４の電界効果トランジスタのゲート
とを共通接続した第２の接続ノードとを有する定電流回
路を設けた半導体集積回路において、 前記第２の電源にソースを接続した第２導電型の第５及
び第６の電界効果トランジスタと、前記第１の電源に一
端を接続したコンデンサとを有し、前記第５の電界効果
トランジスタのドレインを前記第１の接続ノードに接続
し、前記第６の電界効果トランジスタのドレインと前記
第５の電界効果トランジスタのゲートと前記コンデンサ
の他端とを接続し、前記第６の電界効果トランジスタの
ゲートを前記第１の電源に 接続したことを特徴とする半
導体集積回路。 - 【請求項２】 第１の電源にソースを接続した第１導電
型の第１及び第２の電界効果トランジスタと、第２の電
源に抵抗を介してソースを接続した第２導電型の第３の
電界効果トランジスタと、前記第２の電源にソースを接
続した第２導電型の第４の電界効果トランジスタとを有
し、前記第１の電界効果トランジスタのドレインと前記
第３の電界効果トランジスタのドレインと前記第１及び
第２の電界効果トランジスタのゲートとを共通接続した
第１の接続ノードと、前記第２の電界効果トランジスタ
のドレインと前記第４の電界効果トランジスタのドレイ
ンと前記第３及び第４の電界効果トランジスタのゲート
とを共通接続した第２の接続ノードとを有する定電流回
路を設けた半導体集積回路において、 前記第１の電源にソースを接続した第１導電型の第５及
び第６の電界効果トランジスタと、前記第２の電源に一
端を接続したコンデンサとを有し、前記第５の電界効果
トランジスタのドレインを前記第２の接続ノードに接続
し、前記第６の電界効果トランジスタのドレインと前記
第５の電界効果トランジスタのゲートと 前記コンデンサ
の他端とを接続し、前記第６の電界効果トランジスタの
ゲートを前記第２の電源に接続したことを特徴とする半
導体集積回路。 - 【請求項３】 第１の電源にソースを接続した第１導電
型の第１及び第２の電界効果トランジスタと、第２の電
源に抵抗を介してソースを接続した第２導電型の第３の
電界効果トランジスタと、前記第２の電源にソースを接
続した第２導電型の第４の電界効果トランジスタとを有
し、前記第１の電界効果トランジスタのドレインと前記
第３の電界効果トランジスタのドレインと前記第１及び
第２の電界効果トランジスタのゲートとを共通接続した
第１の接続ノードと、前記第２の電界効果トランジスタ
のドレインと前記第４の電界効果トランジスタのドレイ
ンと前記第３及び第４の電界効果トランジスタのゲート
とを共通接続した第２の接続ノードとを有する定電流回
路を設けた半導体集積回路において、 前記第２の電源もしくは前記第１の電源にソース接続し
た第２導電型もしくは第１導電型の第５及び第６の電界
効果トランジスタを有し、前記第５の電界効果トランジ
スタのドレインを前記第１の接続ノードもしくは前記第
２の接続ノードに接続し、前記第６の電界効果トランジ
スタのドレインと前記第５の電界効果トランジスタのゲ
ートとコンデンサの一端とを接続し、前記第６の電界効
果トランジスタのゲートを前記第１の電源もしくは前記
第２の電源に接続し、前記コンデンサの他端を リセット
信号が入力されるバッファの出力に接続したことを特徴
とする半導体集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP20989792A JP3149992B2 (ja) | 1992-08-06 | 1992-08-06 | 半導体集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP20989792A JP3149992B2 (ja) | 1992-08-06 | 1992-08-06 | 半導体集積回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0659761A JPH0659761A (ja) | 1994-03-04 |
| JP3149992B2 true JP3149992B2 (ja) | 2001-03-26 |
Family
ID=16580459
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP20989792A Expired - Fee Related JP3149992B2 (ja) | 1992-08-06 | 1992-08-06 | 半導体集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3149992B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7560980B2 (en) | 2004-09-30 | 2009-07-14 | Citizen Holdings Co., Ltd. | Constant voltage generating circuit |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3423282B2 (ja) | 2000-10-18 | 2003-07-07 | 株式会社 沖マイクロデザイン | 半導体集積回路 |
| JP5090884B2 (ja) * | 2007-12-06 | 2012-12-05 | ラピスセミコンダクタ株式会社 | 半導体集積回路 |
| JP5325628B2 (ja) * | 2009-03-26 | 2013-10-23 | ラピスセミコンダクタ株式会社 | 半導体メモリの基準電位発生回路 |
| JP5749299B2 (ja) * | 2013-07-18 | 2015-07-15 | ラピスセミコンダクタ株式会社 | 半導体メモリの基準電位発生回路及び半導体メモリ |
-
1992
- 1992-08-06 JP JP20989792A patent/JP3149992B2/ja not_active Expired - Fee Related
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7560980B2 (en) | 2004-09-30 | 2009-07-14 | Citizen Holdings Co., Ltd. | Constant voltage generating circuit |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0659761A (ja) | 1994-03-04 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP3037031B2 (ja) | パワーオン信号発生回路 | |
| JPS6161295B2 (ja) | ||
| JPH0812986B2 (ja) | 遅延回路 | |
| JP3047869B2 (ja) | 出力振幅調整回路 | |
| EP0902517B1 (en) | Circuit with hot-electron protection and method | |
| JPH0220017B2 (ja) | ||
| JP3149992B2 (ja) | 半導体集積回路 | |
| JP2968826B2 (ja) | カレントミラー型増幅回路及びその駆動方法 | |
| WO2002027728A3 (en) | Method and apparatus for coupling noise reduction in a semiconductor device | |
| JP2528091B2 (ja) | 集積回路 | |
| EP1211591A2 (en) | Power on circuit for generating reset signal | |
| JPH0612856B2 (ja) | 増幅回路 | |
| JPH03166806A (ja) | 振幅安定化反転増幅器 | |
| KR970013312A (ko) | 반도체 집적회로 | |
| JP2707667B2 (ja) | 比較回路 | |
| JP2803448B2 (ja) | 出力回路 | |
| JP3361605B2 (ja) | 半導体集積回路装置 | |
| JPS5842659B2 (ja) | トランジスタカイロ | |
| JPH0344692B2 (ja) | ||
| JPH0575205B2 (ja) | ||
| JP2757632B2 (ja) | テスト信号発生回路 | |
| JP2745697B2 (ja) | 半導体集積回路 | |
| JP3052039B2 (ja) | 入力アンプ回路 | |
| JP2808784B2 (ja) | 入力回路 | |
| JPS613516A (ja) | インタ−フエ−ス回路 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20001212 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313113 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080119 Year of fee payment: 7 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090119 Year of fee payment: 8 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100119 Year of fee payment: 9 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110119 Year of fee payment: 10 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110119 Year of fee payment: 10 |
|
| S533 | Written request for registration of change of name |
Free format text: JAPANESE INTERMEDIATE CODE: R313533 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110119 Year of fee payment: 10 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110119 Year of fee payment: 10 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120119 Year of fee payment: 11 |
|
| LAPS | Cancellation because of no payment of annual fees |