JP2808784B2 - 入力回路 - Google Patents
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Description
入力バッファ回路を備え、この入力バッファ回路の入力
側にはプルアップトランジスタが接続された入力回路に
関するものである。
路の一例を示す回路図である。
路における内部回路(いずれも図示していない)との間
に構成された入力回路であり、この入力回路(10)は、
外部信号ラインに接続される入力端子(11)と、内部回
路に接続される出力端子(12)と、入力端子(11)と出
力端子(12)との間に介挿された入力バッファ回路(1
3)と、この入力バッファ回路(13)に対するプルアッ
プトランジスタ(14)とから構成されている。
ランジスタ(15)(以下、PMOS-FET(15)という)と、
Nチャネル型電界効果トランジスタ(16)(以下、NMOS
-FET(16)という)とを備えている。そして、PMOS-FET
(15)のゲート端子(G)とNMOS-FET(16)のゲート端
子(G)とは互いに接続されたうえ、入力端子(11)に
接続されている。また、PMOS-FET(15)のドレイン端子
(D)とNMOS-FET(16)のドレイン端子(D)とは互い
に接続されたうえ、出力端子(12)に接続されている。
一方、PMOS-FET(15)のソース端子(S)は高電位側電
源(VDD)に、また、NMOS-FET(16)のソース端子
(S)は低電位側電源(VGND)にそれぞれ接続されてい
る。
よって構成されており、そのソース端子(S)は高電位
側電源(VDD)に接続される一方、ゲート端子(G)は
低電位側電源(VGND)に接続されている。そして、その
ドレイン端子(D)は、入力端子(11)と、入力バッフ
ァ回路(13)を構成するPMOS-FET(15)およびNMOS-FET
(16)の各ゲート端子(G)とに接続されている。な
お、以下の説明では、このプルアップトランジスタ(1
4)をプルアップ用PMOS-FET(14)と記載する。
力バッファ回路(13)の遷移電圧(VIT)よりも高いと
き(VIN>VIT)、入力バッファ回路(13)のPMOS-FET
(15)が遮断状態となり、NMOS-FET(16)が導通状態と
なる結果、出力端子(12)は低電位側電源(VGND)と接
続されて内部回路に低電位レベルを伝達する。また、逆
に、入力端子(11)に印加された信号レベル(VIN)が
入力バッファ回路(13)の遷移電圧(VIT)よりも低い
とき(VIN<VIT)には、PMOS-FET(15)が導通状態とな
り、NMOS-FET(16)が遮断状態となる結果、出力端子
(12)は高電位側電源(VDD)と接続されて内部回路に
高電位レベルを伝達する。
路(13)はインバータとして機能するが、この場合にお
けるプルアップ用PMOS-FET(14)は、そのゲート端子
(G)が低電位レベルに固定されているため、常に導通
状態となっている。したがって、入力端子(11)の電位
は、これに対して外部信号ラインを介して信号を供給す
る信号源の出力抵抗と、プルアップ用PMOS-FET(14)の
導通状態での抵抗(オン抵抗)との抵抗分割によって定
まることになる。
正常に機能させるべく入力回路(10)におけるハイレベ
ル入力電圧規格(VIH)とローレベル入力電圧規格
(VIL)とを考えた際には、外部から印加された信号レ
ベル(VIN)がハイレベル入力電圧規格(VIH)以上の高
電位レベルであるときに入力端子(11)の電位が遷移電
圧(VIT)よりも高くなり、かつ、信号レベル(VIN)が
ローレベル入力電圧規格(VIL)以下の低電位レベルで
あるときに入力端子(11)の電位が遷移電圧(VIT)よ
りも低くなるようにプルアップ用PMOS-FET(14)のトラ
ンジスタサイズを設計している。
を構成しているPMOS-FET(15)およびNMOS-FET(16)の
トランジスタサイズは、前述したように設計されたプル
アップ用PMOS-FET(14)を接続した状態で、入力回路
(10)のハイレベル入力電圧規格(VIH)およびローレ
ベル入力電圧規格(VIL)を満足するように設計されて
いる。すなわち、遷移電圧(VIT)、ハイレベル入力電
圧規格(VIH)およびローレベル入力電圧規格(VIL)の
関係は、 VIH>VIT>VIL となっている。
ずに入力端子(11)がハイインピーダンス状態になった
ときには、プルアップ用PMOS-FET(14)が常に導通状態
となっているため、入力バッファ回路(13)におけるPM
OS-FET(15)およびNMOS-FET(16)のゲート端子(G)
に対してプルアップ用PMOS-FET(14)を介して高電位レ
ベルが供給されることになる結果、PMOS-FET(15)が遮
断状態となり、NMOS-FET(16)が導通状態となって出力
端子(12)は内部回路に低電位レベルを伝達する。
と、入力端子(11)がハイインピーダンス状態になった
ときに、入力バッファ回路(13)におけるPMOS-FET(1
5)およびNMOS-FET(16)がともに導通状態となり、こ
れら両FET(15),(16)に多大な貫通電流が流れて両F
ET(15),(16)が破壊されてしまう。つまり、プルア
ップ用PMOS-FET(14)は、ハイインピーダンス状態のと
きに、入力端子(11)の電位を強制的に高電位レベルと
することにより、NMOS-FET(16)を導通状態とする一
方、PMOS-FET(15)を遮断状態とすることによって貫通
電流を防止しているのである。
路(10)は、入力端子(11)に外部から信号が印加され
ずに入力端子(11)がハイインピーダンス状態となった
とき、入力端子(11)の電位をプルアップ用PMOS-FET
(14)によって強制的に高電位レベルとするように構成
されているため、ハイインピーダンス状態になったとき
には、その直前まで入力端子(11)に印加されていた信
号レベル(VIN)が高電位レベルであっても低電位レベ
ルであっても、内部回路に伝達するレベルを低電位レベ
ルに固定化してしまう。したがって、このような入力回
路(10)を、例えば、フリップフロップ回路のクロック
入力やリセット入力のように、ハイインピーダンス状態
になったときでも状態が変化してはならない内部回路に
対して適用することはできないという不都合があった。
であって、入力端子に外部信号が入力されず、この入力
端子がハイインピーダンス状態となったとき、その直前
における信号レベルを保持しておくことができる入力回
路を提供することを目的としている。
間に介挿された入力バッファ回路と、この入力バッファ
回路の入力側と高電位側電源との間に接続されたプルア
ップ用PMOS-FETと、前記入力バッファ回路の入力側と低
電位側電源との間に接続されたプルダウン用NMOS-FET
と、前記入力端子と前記プルアップ用PMOS-FETのゲート
端子との間に接続された第1の論理反転回路と、前記入
力端子と前記プルダウン用NMOS-FETのゲート端子との間
に接続された第2の論理反転回路とを備え、前記第1の
論理反転回路の遷移電圧が前記入力バッファ回路の遷移
電圧よりも低く設定され、かつ、前記第2の論理反転回
路の遷移電圧が前記入力バッファ回路の遷移電圧よりも
高く設定されていることを特徴とするものである。
のとおりである。
計されたハイレベル入力電圧規格よりも入力端子に印加
されている信号レベルの方が高いとき、この印加された
信号レベルは当然に第1および第2の論理反転回路の各
遷移電圧よりも高くなる。そこで、第1および第2の論
理反転回路からプルアップ用PMOS-FETおよびプルダウン
用NMOS-FETの各ゲート端子に対して供給される電位は低
電位レベルとなり、プルアップ用PMOS-FETが導通状態と
なるのに対し、プルダウン用NMOS-FETは遮断状態とな
る。そして、この状態から信号が供給されなくなって入
力端子がハイインピーダンス状態となった場合には、そ
の直前における入力端子に印加された信号レベルがハイ
レベル入力電圧規格よりも高い状態であったため、第1
および第2の論理反転回路は、その出力を直前における
低電位レベルのままで保つことになり、プルアップ用PM
OS-FETの導通状態およびプルダウン用NMOS-FETの遮断状
態はそのまま維持されることになる。
入力バッファ回路を他方の状態へ遷移させるように設計
されたローレベル入力電圧規格よりも低いとき、この印
加された信号レベルは当然に第1および第2の論理反転
回路の各遷移電圧よりも低いので、第1および第2の論
理反転回路からプルアップ用PMOS-FETおよびプルダウン
用NMOS-FETの各ゲート端子に供給される電位は高電位レ
ベルとなり、プルアップ用PMOS-FETが遮断状態となるの
に対し、プルダウン用NMOS-FETは導通状態となる。そし
て、この状態から信号が供給されなくなり、入力端子が
ハイインピーダンス状態となった場合でも、その直前に
おける入力端子に対して印加された信号レベルがローレ
ベル入力電圧規格よりも低い状態であったため、第1お
よび第2の論理反転回路は、その出力を直前の高電位レ
ベルで保つことになり、プルアップ用PMOS-FETの遮断状
態およびプルダウン用NMOS-FETの導通状態はそのまま維
持されることになる。
する。
を示している。
路における内部回路(いずれも図示していない)との間
に構成された入力回路、(11)は入力回路(1)が外部
信号ラインに接続される入力端子、(12)は入力回路
(1)が内部回路に接続される出力端子、(13)は入力
端子(11)と出力端子(12)との間に介挿された入力バ
ッファ回路である。そして、この入力バッファ回路(1
3)は、PMOS-FET(15)とNMOS-FET(16)とによってイ
ンバータ機能をもつものとして構成されている。なお、
この入力バッファ回路(13)の回路構成は第3図で説明
した従来例と同様であるので、ここでは同一符号を付す
にとどめ、その説明は省略する。
り、そのソース端子(S)は高電位側電源(VDD)に接
続されるとともに、そのドレイン端子(D)は入力端子
(11)および入力バッファ回路(13)を構成するPMOS-F
ET(15)とNMOS-FET(16)との各ゲート端子(G)にそ
れぞれ接続されている。なお、このプルアップ用PMOS-F
ET(14)のゲート端子(G)は、従来例では低電位側電
源(VGND)に接続されていたにも拘わらず、本実施例に
おいては、第1の論理反転回路(2)の出力端子に接続
されている。そして、この第1の論理反転回路(2)の
入力端子は、入力回路(1)の入力端子(11)に接続さ
れている。
(3)および第2の論理反転回路(4)が用いられてい
る。そして、このプルダウン用NMOS-FET(3)は、その
ソース端子(S)が低電位側電源(VGND)に、また、そ
のドレイン端子(D)が入力端子(11)および入力バッ
ファ回路(13)におけるPMOS-FET(15)とNMOS-FET(1
6)の各ゲート端子(G)にそれぞれ接続されており、
そのゲート端子(G)は第2の論理反転回路(4)の出
力端子に接続されている。一方、この第2の論理反転回
路(4)の入力端子は、入力端子(11)に接続されてい
る。
実施例における第1の論理反転回路(2)の遷移電圧
(VR2)は、入力バッファ回路(13)の遷移電圧(VIT)
よりも低く、かつ、入力回路(1)のローレベル入力電
圧規格(VIL)よりも高く設計されている。そして、第
2の論理反転回路(4)の遷移電圧(VR4)は、入力バ
ッファ回路(13)の遷移電圧(VIT)よりも高く、しか
も、入力回路(1)のハイレベル入力電圧規格(VIH)
よりも低く設計されている。すなわち、 VIH>VR4>VIT>VR2>VIL となっている。
CMOS構造のインバータの遷移電圧は、次の式で概略値を
得ることができる。
ベルを基準にしている。
S-FETのゲート幅をW、ゲート長をLとすると、W/Lにほ
ぼ比例している。したがって、インバータを構成するPM
OS-FET、NMOS-FETのトランジスタサイズ(ゲート幅、ゲ
ート長)を適当に設計することにより、インバータの遷
移電圧を制御することが可能となる。
説明する。
れている場合の動作を説明する。
力回路(1)のハイレベル入力電圧規格(VIH)よりも
高く、したがって、その信号レベル(VIN)が入力バッ
ファ回路(13)の遷移電圧(VIT)よりも高いときに
は、入力バッファ回路(13)を構成するPMOS-FET(15)
が遮断状態となり、NMOS-FET(16)が導通状態となる。
そこで、出力端子(12)は低電位側電源(VGND)に接続
されることになり、内部回路に対しては低電圧レベルを
伝達する。なお、この動作は従来例と同様である。
号レベル(VIN)が第1の論理反転回路(2)の遷移電
圧(VR2)および第2の論理反転回路(4)の遷移電圧
(VR4)よりも高いので、第1の論理反転回路(2)か
らプルアップ用PMOS-FET(14)のゲート端子(G)に供
給される電位は低電位レベルとなる。そこで、プルアッ
プ用PMOS-FET(14)が導通状態となり、第2の論理反転
回路(4)からプルダウン用NMOS-FET(3)のゲート端
子(G)に供給される電位も低電位レベルとなってプル
ダウン用NMOS-FET(3)が遮断状態となる。
れた信号レベル(VIN)が入力回路(1)のローレベル
入力電圧規格(VIL)よりも低く、したがって、その信
号レベル(VIN)が入力バッファ回路(13)の遷移電圧
(VIT)よりも低いときには、入力バッファ回路(13)
におけるPMOS-FET(15)が導通状態となり、NMOS-FET
(16)が遮断状態となる。そこで、出力端子(12)は高
電位側電源(VDD)に接続され、内部回路に対して高電
位レベルを伝達する。なお、この動作も従来例と同様で
ある。
レベル(VIN)が第1の論理反転回路(2)の遷移電圧
(VR2)および第2の論理反転回路(4)の遷移電圧(V
R4)よりも低いので、第1の論理反転回路(2)からプ
ルアップ用PMOS-FET(14)のゲート端子(G)に供給さ
れる電位は高電位レベルとなる。その結果、プルアップ
用PMOS-FET(14)が遮断状態となり、第2の論理反転回
路(4)からプルダウン用NMOS-FET(3)のゲート端子
(G)に供給される電位も高電位レベルとなってプルダ
ウン用NMOS-FET(4)が導通状態となる。
なり、入力端子(11)がハイインピーダンス状態になっ
た場合の動作について説明する。
イレベル入力電圧規格(VIH)よりも高い状態(この状
態における出力端子(12)の電位は低電位レベルであ
る)からハイインピーダンス状態になった際、第1およ
び第2の論理反転回路(2),(4)は、その出力を直
前の低電位レベルに保ち、プルアップ用PMOS-FET(14)
の導通状態およびプルダウン用NMOS-FET(3)の遮断状
態をそのまま維持することとなる。
(14)を介して高電位側電源(VDD)に接続されるた
め、入力バッファ回路(13)におけるPMOS-FET(15)お
よびNMOS-FET(16)のゲート端子(G)に対しては引き
続き高電位レベルが供給され、PMOS-FET(15)の遮断状
態およびNMOS-FET(16)の導通状態が維持される。そこ
で、出力端子(12)から内部回路へ伝達される電位は、
ハイインピーダンス状態になる前と同じ低電位レベルの
ままで維持されることになる。なお、上記のように、NM
OS-FET(16)が導通状態のときにPMOS-FET(15)が遮断
状態となることから、両FET(15),(16)に貫通電流
が流れることを防止するという本来の機能も発揮される
ことになる。
れた信号レベル(VIN)がローレベル入力電圧規格
(VIL)よりも低い状態(この状態における出力端子(1
2)の電位は高電位レベルである)からハイインピーダ
ンス状態になった際、第1および第2の論理反転回路
(2),(4)は、その出力を直前の高電位レベルに保
ち、プルアップ用PMOS-FET(14)の遮断状態およびプル
ダウン用NMOS-FET(3)の導通状態をそのまま維持する
ことになる。
(3)を介して低電位側電源(VGND)に接続されるた
め、入力バッファ回路(13)におけるPMOS-FET(15)お
よびNMOS-FET(16)のゲート端子(G)に対しては引き
続き低電位レベルが供給され、PMOS-FET(15)の導通状
態およびNMOS-FET(16)の遮断状態が維持されるので、
出力端子(12)から内部回路へ伝達される電位は、ハイ
インピーダンス状態になる前と同じ高電位レベルに維持
されることになる。なお、この場合、PMOS-FET(15)が
導通状態のときにNMOS-FET(16)が遮断状態となるか
ら、両FET(15),(16)に貫通電流が流れることを防
止するという本来の機能も発揮されている。
外部信号が入力されなくなり、入力端子(11)がハイイ
ンピーダンス状態となった場合でも、プルアップ用PMOS
-FET(14)、プルダウン用NMOS-FET(3)およびこれら
に接続された第1および第2の論理反転回路(2),
(4)の自己保持機能によって入力端子(11)の電位レ
ベルを直前の信号レベルに保持する結果、出力端子(1
2)から内部回路に伝達する電位も直前と同一レベルで
維持することができるのである。
1)に外部信号が入力されなくなった場合の直前におけ
る信号レベル(VIN)がハイレベル入力電圧規格(VIH)
よりも高いか、あるいは、ローレベル入力電圧規格(V
IL)よりも低い場合について説明したが、例外的な動作
として、入力端子(11)に信号が入力されていない状態
で、この入力回路(1)を含む集積回路の電源が投入さ
れた場合などには、入力端子(11)の電位レベル
(VIN)が、 VR4≧VIN≧VR2 となる可能性がある。
回路(2)の出力が低電位レベルとなってプルアップ用
PMOS-FET(14)が導通状態になると同時に、第2の論理
反転回路(4)の出力が高電位レベルとなってプルダウ
ン用NMOS-FET(3)も導通状態になり、両FET(14),
(3)に多大な貫通電流が流れて両FET(14),(3)
が破壊される恐れや出力端子(12)から内部回路に伝達
される電位が常に強制的に高電位レベルとされてしまう
という恐れがある。しかし、プルアップ用PMOS-FET(1
4)およびプルダウン用NMOS-FET(3)の導通状態にお
ける抵抗(オン抵抗)を適正に設計することにより、上
記の問題を解決することができる。
を(R14),(R3)とすると、入力端子(11)の電位レ
ベル(VIN)は、 で表される。
レベル(VIN)が第1の論理反転回路(2)の遷移電圧
(VR2)よりも低く、すなわち、(VIN<VR2)となるよ
うに、両FET(14),(3)のオン抵抗(R14),(R3)
を設計することにより、第1および第2の論理反転回路
(2),(4)の出力がともに高電位レベルとなってプ
ルアップ用PMOS-FET(14)を遮断状態に、プルダウン用
NMOS-FET(3)を導通状態にすることができる。
(4)の遷移電圧(VR4)よりも高く、すなわち、(VIN
>VR4)となるように、プルアップ用PMOS-FET(14)お
よびプルダウン用NMOS-FET(3)のオン抵抗(R14),
(R3)を設計することにより、電源投入時などには、第
1および第2の論理反転回路(2),(4)の出力がと
もに低電位レベルとなってプルアップ用PMOS-FET(14)
は導通状態に、プルダウン用NMOS-FET(3)を遮断状態
にすることができる。
貫通電流が流れることを防止することができる。そし
て、前者(VIN<VR2)の場合は、出力端子(12)から内
部回路に伝達される電位は強制的に高電位レベルとさ
れ、後者(VIN>VR4)の場合は、内部回路に伝達される
電位が強制的に低電位レベルとされる。
とプルアップ用PMOS-FETのゲート端子との間に入力バッ
ファ回路の遷移電圧よりも低い遷移電圧を有する第1の
論理反転回路を接続し、入力端子とプルダウン用NMOS-F
ETのゲート端子との間に入力バッファ回路の遷移電圧よ
りも高い遷移電圧を有する第2の論理反転回路を接続し
ている。そこで、入力端子に信号が供給されなくなって
入力端子がハイインピーダンス状態となった場合でも、
その直前における入力端子に印加された信号レベルがハ
イレベル入力電圧規格よりも高い状態であるときには、
プルアップ用PMOS-FETの導通状態およびプルダウン用NM
OS-FETの遮断状態をそのまま維持する一方、直前に印加
された信号レベルがローレベル入力電圧規格よりも低い
状態であるときには、プルアップ用PMOS-FETの遮断状態
およびプルダウン用NMOS-FETの導通状態をそのまま維持
することになる結果、入力バッファ回路の出力端子から
内部回路に伝達する電位レベルを直前の状態に保つこと
ができる。
-FETのオン抵抗を、入力端子の電位レベルが第1の論理
反転回路の遷移電圧よりも低くなるように設定した場
合、あるいは、入力端子の電位レベルが第2の論理反転
回路の遷移電圧よりも高くなるように設定した場合に
は、信号が入力されていない状態で電源を投入したとき
などに、プルアップ用PMOS-FETおよびプルダウン用NMOS
-FETに貫通電流が流れることを防止することができると
いう効果を奏する。
第2図は各遷移電圧の関係を示す図、第3図は従来例に
係る入力回路の回路図である。 図における符号(1)は入力回路、(2)は第1の論理
反転回路、(3)はプルダウン用NMOS-FET、(4)は第
2の論理反転回路、(11)は入力端子、(12)は出力端
子、(13)は入力バッファ回路、(14)はプルアップ用
PMOS-FET、(VDD)は高電位側電源、(VGND)は低電位
側電源、(VIT)は入力バッファ回路の遷移電圧、
(VIH)は入力回路のハイレベル入力電圧規格、(VIL)
は入力回路のローレベル入力電圧規格、(VR2)は第1
の論理反転回路の遷移電圧、(VR4)は第2の論理反転
回路の遷移電圧である。 なお、図中の同一符号は、同一もしくは相当する部分を
示している。
Claims (3)
- 【請求項1】入力端子と出力端子との間に介挿された入
力バッファ回路と、この入力バッファ回路の入力側と高
電位側電源との間に接続されたPチャネル型電界効果ト
ランジスタ(以下、プルアップ用PMOS-FETという)と、
前記入力バッファ回路の入力側と低電位側電源との間に
接続されたNチャネル型電界効果トランジスタ(以下、
プルダウン用NMOS-FETという)と、前記入力端子と前記
プルアップ用PMOS-FETのゲート端子との間に接続された
第1の論理反転回路と、前記入力端子と前記プルダウン
用NMOS-FETのゲート端子との間に接続された第2の論理
反転回路とを備え、 前記第1の論理反転回路の遷移電圧を前記入力バッファ
回路の遷移電圧よりも低く設定し、かつ、前記第2の論
理反転回路の遷移電圧を前記入力バッファ回路の遷移電
圧よりも高く設定したことを特徴とする入力回路。 - 【請求項2】前記プルアップ用PMOS-FETおよびプルダウ
ン用NMOS-FETのオン抵抗を、前記入力端子の電位レベル
が第1の論理反転回路の遷移電圧よりも低くなるように
設定したことを特徴とする請求項(1)記載の入力回
路。 - 【請求項3】前記プルアップ用PMOS-FETおよびプルダウ
ン用NMOS-FETのオン抵抗を、前記入力端子の電位レベル
が第2の論理反転回路の遷移電圧よりも高くなるように
設定したことを特徴とする請求項(1)記載の入力回
路。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2026818A JP2808784B2 (ja) | 1990-02-05 | 1990-02-05 | 入力回路 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2026818A JP2808784B2 (ja) | 1990-02-05 | 1990-02-05 | 入力回路 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH03230614A JPH03230614A (ja) | 1991-10-14 |
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Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2026818A Expired - Lifetime JP2808784B2 (ja) | 1990-02-05 | 1990-02-05 | 入力回路 |
Country Status (1)
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- 1990-02-05 JP JP2026818A patent/JP2808784B2/ja not_active Expired - Lifetime
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Publication number | Publication date |
---|---|
JPH03230614A (ja) | 1991-10-14 |
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S111 | Request for change of ownership or part of ownership |
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R350 | Written notification of registration of transfer |
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FPAY | Renewal fee payment (event date is renewal date of database) |
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