JP2002319855A - 電子機器の出力信号制御回路 - Google Patents

Abstract

(57)【要約】 【課題】 外部バスを介し接続される相手機器のバイア
ス電圧を検出する事で、相手機器の電源ＯＮ／ＯＦＦを
判定し、自己のバイアス電圧出力時の電流値を制御し、
過電流に起因する外部バスとの間のインタフェース系回
路の素子の破壊を防止可能な電子機器の出力信号制御回
路の提供。 【解決手段】 バイアス検出回路３ａの制御信号ｓ１が
“Ｌ”で定電圧出力回路２ａの出力段のＰＭＯＳ８のゲ
ートＮ４が電源電圧端子ＶＤＤに接続され、ＰＭＯＳ８
が遮断し出力端子Ｎ２からは接続される大容量コンデン
サを所定時間で充電する最小のソース電流が出力され、
過大電流での出力段のＰＭＯＳ５〜ＰＭＯＳ８の破壊防
止が可能で、電子機器１ｂのケーブル駆動インタフェー
ス回路のＰＭＯＳの寄生ダイオードの順方向電流により
ケーブル駆動インタフェース回路のＰＭＯＳのｐ⁺拡散
面積で決まる電流許容値を越える電流密度は発生せず、
ケーブル駆動インタフェース回路の出力段素子のＰＮ接
合の破壊防止が可能になる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、外部バスを介して
互いに接続される電子機器の外部バスへの出力信号を制
御する電子機器の出力信号制御回路に関する。

【０００２】

【従来の技術】例えばコンピュータとハードディスクド
ライブ間を、ＩＥＥＥ１３９４シリアルバスなどの外部
バスで接続し、これらの電子機器間でデータの授受を行
なって電子機器を作動させることが行なわれており、図
６においては、電子機器１ａが外部バスＢ１を介して電
子機器１ｂと接続され、この電子機器１ｂが外部バスＢ
２を介して、さらに他の電子機器１ｃとも接続された場
合が示されている。この場合、外部バスとして使用され
るＩＥＥＥ１３９４シリアルバスは、２対のシールドツ
イストペアを備えたケーブルで構成されている。

【０００３】電子機器１ａ〜１ｃには、外部バスＢ１、
Ｂ２に対する信号の授受を行なうための基本構成とし
て、バスの初期化、送受信データのエンコード・デコー
ド、バイアス電圧の検出及び出力などのビット単位の伝
送を行なう物理層ＩＣ１０ａ〜１０ｃ、フレーム単位で
の透過的なビット伝送を行なうリンク層ＩＣ１１ａ〜１
１ｃ及び全体の動作を制御するＣＰＵ１２ａ〜１２ｃが
設けられている。また、図示はしないが、物理層ＩＣに
は、相手電子機器が外部バスに出力するバイアス電圧を
検出するバイアス検出回路と、自己の電子機器のバイア
ス電圧を外部バスに出力する定電圧出力回路とが設けら
れている。

【０００４】ここで、電子機器１ａには電源電圧が供給
されていて、電子機器１ａが通常動作状態にあり、この
状態で電子機器１ｂが電源電圧ＯＦＦの状態から、電源
電圧がＯＮの状態となると、電子機器１ｂの物理層ＩＣ
１０ｂ、リンク層ＩＣ１１ｂ及びＣＰＵ１２ｂに電源電
圧が供給され、電子機器１ｂが通常動作を開始する。こ
のようにして、電子機器１ｂが通常動作を開始すると、
電子機器１ｂの定電圧出力回路から、外部バスＢ１にバ
イアス電圧が出力される。この電子機器１ｂから出力さ
れるバイアス電圧が、電子機器１ａのバイアス検出回路
で検出され、電子機器１ａに電子機器１ｂの通常動作開
始の情報が入力される。

【０００５】一方、電子機器１ａ、１ｂが通常動作を行
なっている状態から、電子機器１ｂの電源電圧がＯＦＦ
になると、物理層ＩＣ１０ｂ、リンク層ＩＣ１１ｂ及び
ＣＰＵ１２ｂへの電源電圧の供給が遮断され、電子機器
１ｂは低インピーダンスの負荷として、外部バスＢ１を
構成するケーブルを介して電子機器１ａに接続されるこ
とになる。

【０００６】この場合、通常動作状態にある電子機器１
ａから外部バスＢ１へのバイアス電圧の出力に際して
は、低インピーダンスの負荷が接続される外部バスＢ１
に安定したバイアス電圧を供給するために、出力電流値
が制限されない状態でのバイアス電圧の供給が行なわれ
る。

【０００７】物理層ＩＣ１０ａに設けられている従来の
定電圧出力回路２は、図７に示すように、基準電圧発生
回路から出力される基準電圧が入力端子Ｎ１に入力さ
れ、対応する定電圧が出力端子Ｎ２から出力されるよう
に構成されているが、出力端子Ｎ２には発振を防止する
ために、大容量値のコンデンサが接続されている。

【０００８】また、定電圧出力回路２には、基準電圧発
生回路から出力される基準電圧によって、導通状態が制
御されるｎチャネルＭＯＳトランジスタ（以下ＮＭＯＳ
と略記する）ＮＭＯＳ１と、出力端子Ｎ２から出力され
る定電圧によって、導通状態が制御されるＮＭＯＳ２と
が設けられ、ＮＭＯＳ１と電源電圧端子ＶＤＤとの間に
は、カレントミラー構成のｐチャネルＭＯＳトランジス
タ（以下ＰＭＯＳと略記する）ＰＭＯＳ１、ＰＭＯＳ２
が接続され、ＮＭＯＳ２と電源電圧端子ＶＤＤとの間に
は、カレントミラー構成のＰＭＯＳ３、ＰＭＯＳ４が接
続されている。

【０００９】ここで、ＰＭＯＳ１、ＰＭＯＳ２はコンダ
クタンスｇｍが等しくなるように設計され、ＰＭＯＳ
３、ＰＭＯＳ４については、定電圧出力回路２の出力段
のＰＭＯＳ５、ＰＭＯＳ６、ＮＭＯＳ５及びＮＭＯＳ６
のゲートを速やかに充電或いは放電し、負荷電流の変動
などによる電圧降下に対する定電圧出力回路２の補償動
作を速やかに行なわせるために、ＰＭＯＳ４のコンダク
タンスｇｍ４は、ＰＭＯＳ３のコンダクタンスｇｍ３よ
りも大きく設計されている。

【００１０】バイアス電圧供給端子ＶＢＰから、ＰＭＯ
Ｓ７とＰＭＯＳ８にバイアス電圧が印加され、バイアス
電圧供給端子ＶＢＮから、ＮＭＯＳ７とＮＭＯＳ８にバ
イアス電圧が供給されるが、ＰＭＯＳ７とＰＭＯＳ８に
対しては、（１）式で与えられるバイアス電圧が印加さ
れ、ＮＭＯＳ７とＮＭＯＳ８に対しては、（２）式で与
えられるバイアス電圧が印加される。ここで、Ｖｄｓは
ドレイン−ソース間電圧、Ｖｇｓはゲート−ソース間電
圧、Ｖｔｈｐ、Ｖｔｈｎは閾値電圧である。

【００１１】 −Ｖｄｓ＞−（Ｖｇｓ−Ｖｔｈｐ） ・・（１）

【００１２】 Ｖｄｓ＞Ｖｇｓ−Ｖｔｈｎ ・・（２）

【００１３】また、定電圧出力回路２のバイアス電圧供
給端子ＶＢＰ、ＶＢＮには、図８に示すように、ＰＭＯ
Ｓ１０、ＰＭＯＳ１２及びＮＭＯＳ１１と、ＰＭＯＳ１
１、ＮＭＯＳ１０及びＮＭＯＳ１２とが、電源電圧端子
ＶＤＤとアース間に互いに並列に接続されたバイアス電
圧供給回路が接続されていて、このバイアス電圧供給回
路のＰＭＯＳ１２のゲートからバイアス電圧がバイアス
電圧供給端子ＶＢＰに供給され、ＮＭＯＳ１０のゲート
からバイアス電圧がバイアス電圧供給端子ＶＢＮに供給
される。

【００１４】定電圧出力回路２では、出力端子Ｎ２の電
圧が入力端子Ｎ１の電圧よりも高いと、ＮＭＯＳ２のゲ
ート電圧が高くなり、ＰＭＯＳ３に流れる電流が増加
し、ＰＭＯＳ３とカレントミラーを構成するＰＭＯＳ４
に流れる電流は、ＰＭＯＳ３とＰＭＯＳ４の駆動力比
（チャネル幅Ｗと実効チャネル長Ｌとの比：Ｗ／Ｌ）に
応じて増加する。このために、ＰＭＯＳ５とＰＭＯＳ６
のゲート電圧が高められ、ＰＭＯＳ５とＰＭＯＳ６が遮
断方向に駆動されるので、出力端子Ｎ２の電圧は低下す
る方向に制御される。一方、出力端子Ｎ２の電圧が、入
力端子Ｎ１の電圧よりも低い場合には、ＰＭＯＳ５Ｐと
ＰＭＯＳ６のゲート電圧が低くなり、ＰＭＯＳ５とＰＭ
ＯＳ６が導通方向に駆動れるので、出力端子Ｎ２の電圧
は上昇する。このようにして、定電圧出力回路２は、出
力端子Ｎ２の電圧が入力端子Ｎ１の電圧に等しくなるよ
うに制御され、出力端子Ｎ２からは常に基準電圧発生回
路から出力される基準電圧Ｖ１に等しい定電圧が出力さ
れる。

【００１５】前述したように、定電圧出力回路２の出力
端子Ｎ２には大容量値のコンデンサが接続されているの
で、このコンデンサをＩＥＥＥ１３９４規格で定められ
た所定時間内に充電し安定した出力を得るために、定電
圧出力回路２の出力段のＰＭＯＳ５、ＰＭＯＳ６、ＰＭ
ＯＳ７及びＰＭＯＳ８と、ＮＭＯＳ５、ＮＭＯＳ６、Ｎ
ＭＯＳ７及びＮＭＯＳ８とには、コンダクタンスｇｍの
大きなトランジスタが選択されている。

【００１６】また、図６の物理層ＩＣ１０ａ、１０ｂ、
１０ｃには、図９に出力段の構成を示すプッシュプル型
の出力段回路を備えたケーブル駆動インタフェース回路
が設けられており、この出力段回路は、前述した各シー
ルドツイストペアのケーブルの各線にそれぞれ接続され
る出力端子ＯＵＴ、ＸＯＵＴに電流を供給するソース側
のトランジスタＰＭＯＳ１３、ＰＭＯＳ１４、ＰＭＯＳ
１５及びＰＭＯＳ１６と、出力端子ＯＵＴ、ＸＯＵＴか
らの電流を取り込むシンク側のトランジスタＮＭＯＳ１
３、ＮＭＯＳ１４、ＮＭＯＳ１５及びＮＭＯＳ１６とを
備えている。

【００１７】この場合、ＰＭＯＳ１３とＰＭＯＳ１４の
ゲートには、ケーブル駆動インタフェース回路が駆動可
能か否かを示す制御信号Ｅｎａｂｌｅが入力され、ＰＭ
ＯＳ１３とＰＭＯＳ１４は制御信号Ｅｎａｂｌｅにより
制御され、ＮＭＯＳ１３、ＮＭＯＳ１４のゲートには、
ケーブル駆動データＤａｔａ、ＸＤａｔａがそれぞれ入
力され、ＮＭＯＳ１３はケーブル駆動データＤａｔａで
制御され、ＮＭＯＳ１４はケーブル駆動データＸＤａｔ
ａで制御される。さらに、ＰＭＯＳ１５とＰＭＯＳ１６
のゲートには、バイアス電圧供給端子ＶＢＰから、すで
に説明した（１）式に示すバイアス電圧が供給され、Ｎ
ＭＯＳ１５とＮＭＯＳ１６のゲートには、バイアス電圧
供給端子ＶＢＮから、すでに説明した（２）式に示すバ
イアス電圧が供給され、常にＣＭＯＳトランジスタ技術
における飽和領域で動作している。

【００１８】ところで、ケーブル駆動回路のＰＭＯＳ１
３、ＰＭＯＳ１４、ＰＭＯＳ１５及びＰＭＯＳ１６のバ
ックゲートは、電源電圧端子ＶＤＤに接続されており、
それぞれに寄生ダイオードＤが存在している。通常動作
の場合には、電源電圧端子ＶＤＤに供給される電源電圧
は、出力端子ＯＵＴ、ＸＯＵＴに発生する電圧よりも高
く、寄生ダイオードＤは逆方向にバイアスされており、
回路に対して悪影響が発生することはない。

【００１９】

【発明が解決しようとする課題】以上に説明した従来の
定電圧出力回路では、定電圧出力回路２の出力段のＰＭ
ＯＳ５、ＰＭＯＳ６、ＰＭＯＳ７及びＰＭＯＳ８と、Ｎ
ＭＯＳ５、ＮＭＯＳ６、ＮＭＯＳ７及びＮＭＯＳ８とに
は、コンダクタンスｇｍの大きなトランジスタが選択さ
れ高電流を導通するので、定電圧出力回路２に、外部バ
スを介して電源が遮断された電子機器が接続され、低イ
ンピーダンスの負荷が接続された状態になると、安定し
た電圧を供給するために、無制限に電流を流出するの
で、定電圧出力回路２の出力段のトランジスタが破壊さ
れるおそれがある。

【００２０】また、例えば図６に示す電子機器１ａが通
常動作状態で、電子機器１ｂの電源がＯＦＦの場合に
は、電子機器１ａから出力されるバイアス電圧とその出
力電流によって、電子機器１ｂのケーブル駆動インタフ
ェース回路の出力段のＰＭＯＳの寄生ダイオードＤの順
方向へ電流が流れ込み、バイアス電圧からＰＮ接合の順
方向電圧分だけ降下した電圧が電子機器１ｂの電源電圧
端子ＶＤＤに供給される。 この場合、寄生ダイオード
Ｄは順方向にバイアスされており、流入電流に制限がな
ければ、ケーブル駆動インタエース回路の出力段のＰＭ
ＯＳのｐ⁺拡散面積で決まる電流許容値を越える電流密
度が発生し、ケーブル駆動インタフェース回路の出力段
のトランジスタのＰＮ接合が破壊されるおそれがある。

【００２１】このようにして、図６に示す接続状態の場
合で説明すると、電子機器１ａ、１ｂ、１ｃの物理層Ｉ
Ｃ１０ａ、１０ｂ、１０ｃに設けられる定電圧出力回路
からは、外部バスＢ１、Ｂ２を介して接続される相手電
子機器の電源がＯＦＦで、低インピーダンスの負荷が接
続される状態になると、安定した出力電圧を供給するた
めに、電流値制限のない大電流が出力されることにな
り、大電流の流出によって定電圧出力回路の出力段のト
ランジスタが破壊されるおそれがある。同時に、通常動
作状態にある電子機器が、外部バスＢ１、Ｂ２を介して
電源がＯＦＦの電子機器に接続される場合、定電圧出力
回路から出力される電流値制限のない大電流が、ケーブ
ル駆動インタフェース回路の順方向にバイアスされた寄
生ダイオードに流れるため、ケーブル駆動インタフェー
ス回路の出力段のトランジスタのＰＮ接合が破壊される
おそれがある。

【００２２】本発明は、前述したような外部バスを介し
て互いに接続される電子機器の動作の現状に鑑みてなさ
れたものであり、その目的は、相手機器と外部バスを介
して接続される電子機器で、相手機器のバイアス電圧を
検出して、自己のバイアス電圧の出力時の電流値を制御
することにより、定電圧出力回路の出力段のトランジス
タやケーブル駆動インタフェース回路の出力段のトラン
ジスタの破壊を防止可能な電子機器の出力信号の出力制
御回路を提供することにある。

【００２３】

【課題を解決するための手段】前記目的を達成するため
に、請求項１記載の発明は、外部バスを介して互いに接
続される電子機器にそれぞれ設けられ、前記外部バスへ
の出力信号を制御する電子機器の出力信号制御回路であ
り、相手側の電子機器が、前記外部バスに出力する相手
バイアス電圧を検出するバイアス検出回路と、前記外部
バスへ自己バイアス電圧を出力する定電圧出力回路と、
前記バイアス検出回路によって、前記相手バイアス電圧
が検出されると、前記定電圧出力回路に対して、出力電
流に制限をかけずに、前記自己バイアス電圧を出力する
第１モードを設定し、前記バイアス検出回路によって、
前記相手バイアス電圧が検出されないと、前記定電圧出
力回路に対して、出力電流に制限をかけて、前記自己バ
イアス電圧を出力する第２モードを設定するモード選択
設定回路とを有することを特徴とするものである。

【００２４】このような手段によると、バイアス検出回
路によって相手バイアス電圧が検出されると、モード選
択設定回路によって、定電圧出力回路に対して、出力電
流に制限をかけずに自己バイアス電圧を出力する第１モ
ードが設定され、バイアス検出回路によって相手バイア
ス電圧が検出されないと、モード選択設定回路によっ
て、定電圧出力回路に対して、出力電流に制限をかけて
自己バイアス電圧を出力する第２モードが設定されて、
外部バスへバイアス電圧が出力されるので、外部バイア
スを介して、互いに接続される一方の電子機器が、電源
ＯＮの通常動作状態で、他方の電子機器が電源ＯＦＦと
なると第２モードが設定され、一方の電子機器は、出力
電流に制限をかけたバイアス電圧を外部バスに出力し、
過大電流の流出による定電圧出力回路の出力段の回路素
子の破壊や、外部バスの駆動インタフェース回路の出力
段の回路素子の破壊が生じることが防止される。

【００２５】同様に前記目的を達成するために、請求項
２記載の発明は、請求項１記載の発明において、外部バ
スがＩＥＥＥ規格のシリアルバスであることを特徴とす
るものである。

【００２６】このような手段によると、外部バスをＩＥ
ＥＥ規格のシリアルバスとして、請求項１記載の発明で
の作用が実行される。

【００２７】同様に前記目的を達成するために、請求項
３記載の発明は、請求項１記載の発明において、バイア
ス検出回路、定電圧出力回路、及びモード選択設定回路
が、ＣＭＯＳで構成されていることを特徴とするもので
ある。

【００２８】このような手段によると、請求項１記載の
発明での作用に加えて、バイアス検出回路、定電圧出力
回路、及びモード選択設定回路がＣＭＯＳで構成されて
いるので、微細化による高集積化が行なわれ、低電圧動
作による低消費電力での作動によって電力コストが削減
される。

【００２９】同様に前記目的を達成するために、請求項
４記載の発明は、請求項１記載の発明において、モード
選択設定回路は、定電圧出力回路の出力段のｐチャネル
型ＭＯＳトランジスタ及びｎチャネル型ＭＯＳトランジ
スタのゲートに接続される複数のスイッチのＯＮ−ＯＦ
Ｆにより、第１モード或いは第２モードの選択設定を行
なうように構成されていることを特徴とするものであ
る。

【００３０】このような手段によると、モード選択設定
回路が、定電圧出力回路の出力段のｐチャネル型ＭＯＳ
トランジスタ及びｎチャネル型ＭＯＳトランジスタのゲ
ートに接続される複数のスイッチのＯＮ−ＯＦＦによ
り、第１モード或いは第２モードの選択設定を行なうこ
とによって、請求項１記載の発明での作用が実行され
る。

【００３１】同様に前記目的を達成するために、請求項
５記載の発明は、請求項４記載の発明において、スイッ
チがＭＯＳトランジスタにより構成されるスイッチ回路
であることを特徴とするものである。

【００３２】このような手段によると、請求項４記載の
発明での作用に加えて、スイッチがＭＯＳトランジスタ
により構成されるので、第モード或いは第２モードの選
択設定が高速度且つ高精度に行なわれる。

【００３３】

【発明の実施の形態】［第１の実施の形態］本発明の第
１の実施の形態を、図１ないし図４を参照して説明す
る。図１は本実施の形態の要部の構成を示す説明図、図
２は本実施の形態の物理層の内部構成を示すブロック
図、図３は本実施の形態の定電圧出力回路の構成を示す
回路図、図４は図３のスイッチの構成を示す回路図であ
る。

【００３４】本実施の形態では、図１に示すように、電
子機器１ａが、２対のシールドツイストペアＳ１、Ｓ２
を備えたケーブルで構成されるＩＥＥＥ（Ｔｈｅ Ｉｎ
ｓｔｉｔｕｔｅ ｏｆ Ｅｌｅｃｔｔｒｉｃａｌ ａｎ
ｄ ＥｌｅｃｔｒｏｎｉｃｓＥｎｇｉｎｅｅｒｓ，Ｉｎ
ｃ）１３９４シリアルバスを外部バスＢ１とし、電子機
器１ｂと、この外部バスＢ１を介して接続されている場
合について、電子機器１ａを中心にして説明を行なう。
ここでは、電子機器１ａからシールドツイストペアＳ１
に、抵抗を介してバイアス電圧Ｖｂ１が入力され、電子
機器１ｂからシールドツイストペアＳ２に、抵抗を介し
てバイアス電圧Ｖｂ２が入力されるように構成されてい
る。電子機器１ａには物理層ＩＣ１０ａが設けられ、こ
の物理層ＩＣ１０ａには、同一基板上にｐチャネルＭＯ
ＳトランジスタとｎチャネルＭＯＳトランジスタとが配
設されたＣＭＯＳ（Ｃｏｍｐｌｅｍｅｎｔａｒｙ ＭＯ
Ｓ：相補形ＭＯＳ）構成により、定電圧出力回路２ａと
バイアス検出回路３ａとがオンチップで集積形成された
ＩＣが搭載配設されている。同様に、電子機器１ｂには
物理層ＩＣ１０ｂが設けられ、この物理層ＩＣ１０ｂに
は、定電圧出力回路２ｂとバイアス検出回路３ｂとがオ
ンチップで集積形成されたＣＭＯＳ構成のＩＣが搭載配
設されている。

【００３５】ここで、電子機器１ａの物理層ＩＣ１０ａ
と電子機器１ｂの物理層ＩＣ１０ｂとは同一の構成を有
し、図２に物理層ＩＣ１０ａを取り上げて説明すると、
物理層１０ａには物理層１０ａ内部で使用される基準電
圧Ｖ１、Ｖ２を、それぞ発生する出力端子ｔ１、ｔ２を
備えた基準電圧発生回路５が設けられ、基準電圧発生回
路５の出力端子ｔ２には、外部バスＢ１に出力される電
子機器１ｂのバイアス電圧を検出し、検出結果に基づき
制御信号ｓ１を出力するバイアス検出回路３ａが接続さ
れている。また、基準電圧発生回路５の出力端子ｔ１に
は、制御信号ｓ１に基づいて、出力電流に制限をかけな
い第１モード（通常動作モード）と、出力電流に制限を
かけた第２のモード（電流制限モード）との何れかを選
択して、バイアス電圧を外部バスＢ１に出力する定電圧
出力回路２ａが接続され、定電圧出力回路２ａにはバイ
アス検出回路３ａの制御信号ｓ１の出力端子が接続され
ている。ここで、基準電圧Ｖ１は外部バスＢ１に出力さ
れるバイアス電圧値に設定され、基準電圧Ｖ２は外部バ
スＢ１を介して接続される電子機器１ｂとの基準接地レ
ベル差も考慮して、電子機器１ｂが出力するバイアス電
圧を検出できる最適値に設定されている。

【００３６】さらに、物理層１０ａには、外部バスＢ１
に接続されてケーブル駆動インタフェース回路６が設け
られ、このケーブル駆動インタフェース回路６は、従来
回路の説明に使用した図９を流用して説明すると、電子
機器１ａのＣＰＵで生成される外部バスＢ１のシールド
ツイストペアＳ１の駆動データＤａｔａと、シールドツ
イストペアＳ２の駆動データＸＤａｔａとを取込み、取
り込んだ駆動データに基づいて、シールドツイストペア
Ｓ１、Ｓ２に、それぞれ出力端子ＯＵＴ、ＸＯＵＴから
ケーブル駆動信号を出力し各種のデータ伝送を行なう機
能を有している。

【００３７】ところで、本実施の形態の定電圧出力回路
２ａ、２ｂは同一構成であり、図３に定電圧出力回路２
ａを取り上げて説明すると、この定電圧出力回路２ａ
は、すでに図７を参照して説明した従来の定電圧出力回
路２に対して、すでに説明した制御信号ｓ１によって開
閉制御されるスイッチＳＷ１〜ＳＷ４が新に設けられ、
ＰＭＯＳ７のゲートＮ３は、スイッチＳＷ１を介してバ
イアス電圧供給端子ＶＢＰに接続され、スイッチＳＷ２
を介してＰＭＯＳ８のゲートＮ４に接続され、さらに、
スイッチＳＷ２とＳＷ４を介して電源電圧端子ＶＤＤに
接続されている。また、ＰＭＯＳ８のゲートＮ４はスイ
ッチＳＷ３を介して電圧供給端子ＶＢＰに接続され、ス
イッチＳＷ４を介して電源電圧端子ＶＤＤに接続されて
いる。

【００３８】これらのスイッチＳＷ１〜ＳＷ４は、制御
信号ｓ１の論理値が“０”の場合は、スイッチＳＷ１と
スイッチＳＷ４がＯＮとなり、同時にスイッチＳＷ２と
スイッチＳＷ３がＯＦＦになり、制御信号の論理値が
“１”の場合は、スイッチＳＷ１とスイッチＳＷ３がＯ
Ｎとなり、同時にスイッチＳＷ２とスイッチＳＷ４がＯ
ＦＦになるように構成されている。また、スイッチＳＷ
１〜ＳＷ４は、図４に示すように、ＰＭＯＳ１７、ＮＭ
ＯＳ１７、ＰＭＯＳ１８及びＮＭＯＳ１８で構成され、
制御信号ｓ１によって、入力端子ＩＮと出力端子ＯＵＴ
間がＯＮ−ＯＦＦ制御されるスイッチ回路で構成されて
いる。

【００３９】本実施の形態では、ＰＭＯＳ７は、発振を
防止するために出力端子Ｎ２に接続される大容量値のコ
ンデンサを、所定の時間で充電し安定した出力を得るこ
とができる最小のコンダクタンスｇｍを有するように選
択設計され、ＰＭＯＳ７、ＰＭＯＳ８全体のコンダクタ
ンスｇｍが、ＰＭＯＳ５、ＰＭＯＳ６のそれと等しくな
るように設計されている。

【００４０】本実施の形態の定電圧出力回路のその他の
部分の構成は、すでに、図７を参照して説明した従来の
定電圧出力回路と同一であり、また、本実施の形態のバ
イアス電圧供給回路とケーブル駆動インタフェース回路
を含むその他の部分の構成はは、従来の回路と同一なの
で重複する説明は行なわない。

【００４１】このような構成の本実施の形態の定電圧出
力回路の動作を、外部バスＢ１を介して互いに接続され
る電子機器１ａと電子機器１ｂについて、電子機器１ａ
を中心にして説明する。外部バスＢ１を介して接続され
る相手の電子機器１ｂが、外部バスＢ１に出力するバイ
アス電圧が、図２に示すバイアス検出回路３ａで検出さ
れると、バイアス検出回路３ａでは、検出したバイアス
電圧を基準電圧発生回路５から入力される基準電圧Ｖ２
と比較し、バイアス電圧が基準電圧Ｖ２よりも低レベル
であると判定すると、バイアス検出回路３ａから出力さ
れる制御信号ｓ１の論理値が“０”となる。このため
に、定電圧出力回路２ａには、論理値が“０”の制御信
号ｓ１が入力され、図３において、スイッチＳＷ１とス
イッチＳＷ４がＯＮとなり、スイッチＳＷ２とスイッチ
ＳＷ３がＯＦＦとなり、ＰＭＯＳ７のゲートＮ３がバイ
アス電圧供給端子ＶＢＰに接続され、ＰＭＯＳ８のゲー
トＮ４が電源電圧端子ＶＤＤに接続されるために、ＰＭ
ＯＳ８が遮断状態となって、出力電流が制限される第２
モードの動作が行なわれる。

【００４２】この場合、出力端子Ｎ２からは、ＰＭＯＳ
７から出力されるソース電流のみが出力されるが、この
ソース電流は出力端子Ｎ２に接続されている大容量値の
コンデンサを所定の時間で充電するに必要な最小値に制
限設定されているので、過大電流が流れて出力段のＰＭ
ＯＳ５、ＰＭＯＳ６、ＰＭＯＳ７及びＰＭＯＳ８が破壊
することが防止される。同時に、電子機器１ｂのケーブ
ル駆動インタフェース回路のＰＭＯＳの寄生ダイオード
Ｄの順方向へ電流が流れ込み、バイアス電圧からＰＮ接
合の順方向電圧分だけ降下した電圧が電子機器１ｂの電
源電圧端子ＶＤＤに供給されるが、流入電流がＰＭＯＳ
７のソース電流に制限されているので、ケーブル駆動イ
ンタフェース回路のＰＭＯＳのｐ⁺拡散面積で決まる電
流許容値を越える電流密度が発生することはなく、ケー
ブル駆動インタフェース回路の出力段のトランジスタの
ＰＮ接合が破壊されることが防止される。

【００４３】一方、外部バスＢ１を介して接続される相
手の電子機器１ｂが、外部バスＢ１に出力するバイアス
電圧が、バイアス検出回路３ａによつて基準電圧Ｖ２よ
りも高レベルであると判定されると、バイアス検出回路
３ａから出力される制御信号ｓ１の論理値が“１”とな
る。このために、定電圧出力回路２ａには、論理値が
“１”の制御信号ｓ１が入力され、図３において、スイ
ッチＳＷ１とスイッチＳＷ３がＯＮとなり、スイッチＳ
Ｗ２とスイッチＳＷ４がＯＦＦとなる。従って、ＰＭＯ
Ｓ７のゲートＮ３とＰＭＯＳ８のゲートＮ４がバイアス
電圧供給端子ＶＢＰに接続され、ＰＭＯＳ７とＰＭＯＳ
８が出力電流が制限されない第１モードで作動する。

【００４４】この第１モードでは、出力端子Ｎ２に接続
される大容量値のコンデンサの充電の駆動能力が高めら
れ、応答速度が向上して外部要因で発生するパルス電流
負荷による定電圧出力回路の出力電圧低下に対する補償
速度が高められ、常に安定した出力電圧が得られる。

【００４５】このように、本実施の形態によると、図２
において、外部バスＢ１を介して接続される相手の電子
機器１０ｂが外部バスＢ１に出力するバイアス電圧がバ
イアス検出回路３ａで検出され、基準電圧発生回路５か
ら出力される基準電圧Ｖ２と比較され、検出されるバイ
アス電圧が基準電圧Ｖ２より低レベルであると、電子機
器１ｂが電源ＯＦＦであると判定し、バイアス検出回路
３ａからは、論理値が“０”の制御信号ｓ１が定電圧出
力回路２ａに入力される。一方、バイアス検出回路３ａ
が検出するバイアス電圧が基準電圧Ｖ２よりも高レベル
であると、電子機器１ｂが電源ＯＮであると判定し、バ
イアス検出回路３ａからは、論理値が“１”の制御信号
ｓ１が定電圧出力回路２ａに入力される。

【００４６】そして、図３に示す定電圧出力回路２ａで
は、バイアス検出回路３ａから出力される制御信号ｓ１
の論理値が“０”であると、スイッチＳＷ１とスイッチ
ＳＷ４がＯＮとなり、スイッチＳＷ２とスイッチＳＷ３
がＯＦＦとなり、ＰＭＯＳ７のゲートＮ３がバイアス電
圧供給端子ＶＢＰに接続され、ＰＭＯＳ８のゲートＮ４
が電源電圧端子ＶＤＤに接続されるために、ＰＭＯＳ８
が遮断状態となって、出力電流が制限される第２モード
の動作が行なわれ、出力端子Ｎ２からは、出力端子Ｎ２
に接続されている大容量値のコンデンサを所定の時間で
充電するに必要な最小値に制限設定されているＰＭＯＳ
７からのソース電流のみが出力される。

【００４７】このために、過大電流が流れて定電圧出力
回路２ａの出力段のＰＭＯＳ５、ＰＭＯＳ６、ＰＭＯＳ
７及びＰＭＯＳ８が破壊することが防止可能になり、ま
た、電子機器１ｂのケーブル駆動インタフェース回路の
ＰＭＯＳの寄生ダイオードＤの順方向へ流れ込む電流
は、この電流値が制限されたソース電流のみで、バイア
ス電圧からＰＮ接合の順方向電圧分だけ降下した電圧が
電子機器１ｂの電源電圧端子ＶＤＤに供給されても、ケ
ーブル駆動インタフェース回路のＰＭＯＳのｐ⁺拡散面
積で決まる電流許容値を越える電流密度は発生せず、ケ
ーブル駆動インタフェース回路の出力段のトランジスタ
のＰＮ接合が破壊されることを防止することが可能にな
る。

【００４８】［第２の実施の形態］本発明の第２の実施
の形態を、図５を参照して説明する。図５は本実施の形
態の定電圧出力回路の構成を示す回路図である。

【００４９】本実施の形態では、定電圧出力回路が、す
でに図３を参照して説明した第１の実施の形態の定電圧
出力回路とは異なる図５に示すような構成となってお
り、第１の実施の形態に対して、スイッチＳＷ５〜ＳＷ
８が新に設けられ、ＮＭＯＳ７のゲートＮ５は、スイッ
チＳＷ６を介してバイアス電圧供給端子ＶＢＮに接続さ
れ、さらに、スイッチＳＷ５を介してＮＭＯＳ８のゲー
トＮ６に接続され、ＮＭＯＳ８のゲートＮ６はスイッチ
ＳＷ８を介してバイアス電圧供給端子ＶＢＮに接続さ
れ、さらに、ＮＭＯＳ８のゲートＮ６は、スイッチＳＷ
７を介してアースされ、ＮＭＯＳ７のゲートＮ５は、ス
イッチＳＷ５とスイッチＳＷ７を介してアースされてい
る。

【００５０】これらのスイッチＳＷ５〜ＳＷ８は、制御
信号ｓ１の論理値が“０”の場合は、スイッチＳＷ６と
スイッチＳＷ７がＯＮとなり、同時にスイッチＳＷ５と
スイッチＳＷ８がＯＦＦになり、制御信号の論理値が
“１”の場合は、スイッチＳＷ６とスイッチＳＷ８がＯ
Ｎとなり、同時にスイッチＳＷ５とスイッチＳＷ７がＯ
ＦＦになるように構成されている。

【００５１】また、ＮＭＯＳ７は出力端子Ｎ２に接続さ
れている大容量値のコンデンサを所定時間内に放電する
ことができる最小のコンダクタンスｇｍを有するように
選択設計され、ＮＭＯＳ７、ＮＭＯＳ８のコンダクタン
スｇｍは、ＮＭＯＳ５とＮＭＯＳ６のそれと等しくなる
ように選択設計されている。本実施の形態の定電圧出力
回路のその他の部分の構成、及び定電圧出力回路以外の
構成は、すでに説明した第１の実施の形態と同一なの
で、重複する説明は行なわない。

【００５２】このような構成の本実施の形態の動作を、
本実施の形態に固有の動作のみを取り上げて説明する。
本実施の形態では、外部バスＢ１を介して接続される相
手の電子機器１ｂが、外部バスＢ１に出力するバイアス
電圧が、バイアス検出回路３ａで検出されると、図２に
示すバイアス検出回路３ａでは、検出したバイアス電圧
を基準電圧発生回路５から入力される基準電圧Ｖ２と比
較し、バイアス電圧が基準電圧Ｖ２よりも低レベルであ
ると判定すると、バイアス検出回路３ａから出力される
制御信号ｓ１の論理値が“０”となる。このために、図
５に示す定電圧出力回路には、論理値が“０”の制御信
号が入力され、スイッチＳＷ６とスイッチＳＷ７がＯＮ
となり、スイッチＳＷ５とスイッチＳＷ８がＯＦＦとな
り、ＮＭＯＳ７のゲートＮ５がバイアス電圧供給端子Ｖ
ＢＮに接続され、ＮＭＯＳ８のゲートＮ６がアースされ
るために、ＮＭＯＳ８が遮断状態となって、シンク電流
値が制限される第２モードの動作が行なわれる。

【００５３】従って、出力端子Ｎ２におけるＮＭＯＳ７
のシンク電流は、出力端子Ｎ２に接続されている大容量
値のコンデンサを所定の時間で放電するに必要な最小値
に制限設定され、過大電流が流れ込んで出力段のＮＭＯ
Ｓ５、ＮＭＯＳ６、ＮＭＯＳ７及びＮＭＯＳ８が破壊す
ることが防止される。本実施の形態のその他の動作は、
すでに説明した第１の実施の形態の動作と同一なので、
重複する説明は行なわない。

【００５４】このように本実施の形態によると、すでに
説明した第１の実施の形態で得られる効果に加えて、外
部バスＢ１を介して接続される電子機器１ｂが電源ＯＦ
Ｆとなり、定電圧出力回路に、論理値が“０”の制御信
号が入力されると、スイッチＳＷ６とスイッチＳＷ７が
ＯＮとなり、ＮＭＯＳ７のゲートＮ５がバイアス電圧供
給端子ＶＢＮに接続され、ＮＭＯＳ８のゲートＮ６がア
ースされるために、ＮＭＯＳ８が遮断状態となって、シ
ンク電流値が制限される第２モードの動作が行なわれ、
出力端子Ｎ２から過大電流が流れ込んで出力段のＮＭＯ
Ｓ５、ＮＭＯＳ６、ＮＭＯＳ７及びＮＭＯＳ８が破壊す
ることが防止可能になる。

【００５５】

【発明の効果】請求項１記載の電子機器の出力信号制御
回路は、外部バスを介して互いに接続される電子機器に
それぞれ設けられており、バイアス検出回路、定電圧出
力回路及びモード選択設定回路を備え、バイアス検出回
路によって、外部バスを介して接続される相手電子機器
が、外部バスに出力する相手バイアス電圧が検出され、
定電圧出力回路から外部バスへ自己バイアス電圧が出力
されるが、バイアス検出回路によって、相手バイアス電
圧が検出されると、モード選択設定回路によって、定電
圧出力回路に対して、出力電流に制限をかけずに自己バ
イアス電圧を出力する第１モードが設定され、バイアス
検出回路によって、相手バイアス電圧が検出されない
と、モード選択設定回路によって、定電圧出力回路に対
して、出力電流に制限をかけて自己バイアス電圧を出力
する第２モードが設定されて外部バスへバイアス電圧が
出力される。このために、外部バイアスを介して、互い
に接続される一方の電子機器が、電源ＯＮの通常動作状
態で、他方の電子機器が電源ＯＦＦとなると第２モード
が設定され、一方の電子機器は、出力電流に制限をかけ
たバイアス電圧を外部バスに出力するので、過大電流の
流出による定電圧出力回路の出力段の回路素子の破壊
や、外部バスの駆動インタフェース回路の出力段の回路
素子の破壊を防止することが可能になる。

【００５６】請求項２記載の発明によると、外部バスを
ＩＥＥＥ規格のシリアルバスとして、請求項１記載の発
明で得られる効果が実現可能となる。

【００５７】請求項３記載の発明によると、請求項１記
載の発明で得られる効果に加えて、バイアス検出回路、
定電圧出力回路、及びモード選択設定回路がＣＭＯＳで
構成されているので、微細化による高集積化が可能にな
ると共に、低電圧動作による低消費電力での作動によっ
て電力コストを削減することが可能になる。

【００５８】請求項４記載の発明によると、モード選択
設定回路が、定電圧出力回路の出力段のｐチャネル型Ｍ
ＯＳトランジスタ及びｎチャネル型ＭＯＳトランジスタ
のゲートに接続される複数のスイッチのＯＮ−ＯＦＦに
より、第１モード或いは第２モードの選択設定を行なう
ことによって、請求項１記載の発明で得られる効果を実
現することが可能になる。

【００５９】請求項５記載の発明によると、請求項４記
載の発明で得られる効果に加えて、スイッチがＭＯＳト
ランジスタにより構成されるので、第１モード或いは第
２モードの選択設定を高速度且つ高精度に行なうことが
可能になる。

【図面の簡単な説明】

【図１】本発明の第１の実施の形態の要部の構成を示す
説明図である。

【図２】同実施の形態の物理層の内部構成を示すブロッ
ク図である。

【図３】同実施の形態の定電圧出力回路の構成を示す回
路図である。

【図４】図３のスイッチの構成を示す回路図である。

【図５】本発明の第２の実施の形態の定電圧出力回路の
構成を示す回路図である。

【図６】電子機器の外部バスを介しての接続状態を示す
説明図である。

【図７】従来の定電圧出力回路の構成を示す回路図であ
る。

【図８】従来のバイアス電圧供給回路の構成を示す回路
図である。

【図９】従来のケーブル駆動インタフェース回路の要部
の構成を示す回路図である。

【符号の説明】

１ａ〜１ｃ・・電子機器、２ａ、２ｂ・・定電圧出力回
路、３ａ、３ｂ・・バイアス検出回路、５・・基準電圧
発生回路、６・・ケーブル駆動インタフェース回路、１
０ａ、１０ｂ・・物理層ＩＣ、ＶＤＤ・・電源電圧端
子、ＶＢＰ、ＶＢＮ・・バイアス電圧供給端子、ｓ１・
・制御信号。

フロントページの続き Ｆターム(参考） 5H420 NA17 NA28 NB02 NB12 NB18 NB25 NB36 NC02 NC03 NC14 NC22 NC23 NC26 NE15 5J056 AA04 BB44 BB45 DD13 DD28 DD29 EE07 EE11 EE13 FF09 GG06 GG13 5K029 CC01 DD13 EE01

Claims (5)

【特許請求の範囲】
1. 【請求項１】 外部バスを介して互いに接続される電子
   機器にそれぞれ設けられ、前記外部バスへの出力信号を
   制御する電子機器の出力信号制御回路であり、 相手側の電子機器が、前記外部バスに出力する相手バイ
   アス電圧を検出するバイアス検出回路と、 前記外部バスへ自己バイアス電圧を出力する定電圧出力
   回路と、 前記バイアス検出回路によって、前記相手バイアス電圧
   が検出されると、前記定電圧出力回路に対して、出力電
   流に制限をかけずに、前記自己バイアス電圧を出力する
   第１モードを設定し、前記バイアス検出回路によって、
   前記相手バイアス電圧が検出されないと、前記定電圧出
   力回路に対して、出力電流に制限をかけて、前記自己バ
   イアス電圧を出力する第２モードを設定するモード選択
   設定回路とを有することを特徴とする電子機器の出力信
   号制御回路。
2. 【請求項２】 外部バスがＩＥＥＥ規格のシリアルバス
   であることを特徴とする請求項１記載の電子機器の出力
   信号制御回路。
3. 【請求項３】 前記バイアス検出回路、前記定電圧出力
   回路、及び前記モード選択設定回路が、ＣＭＯＳで構成
   されていることを特徴とする請求項１記載の電子機器の
   出力信号制御回路。
4. 【請求項４】 前記モード選択設定回路は、前記定電圧
   出力回路の出力段のｐチャネル型ＭＯＳトランジスタ及
   びｎチャネル型ＭＯＳトランジスタのゲートに接続され
   る複数のスイッチのＯＮ−ＯＦＦにより、前記第１モー
   ド或いは前記第２モードの選択設定を行なうように構成
   されていることを特徴とする請求項１記載の電子機器の
   出力信号制御回路。
5. 【請求項５】 前記スイッチがＭＯＳトランジスタによ
   り構成されるスイッチ回路であることを特徴とする請求
   項４記載の電子機器の出力信号制御回路。