JP2003249847A - プルアップ回路およびプルダウン回路 - Google Patents
プルアップ回路およびプルダウン回路Info
- Publication number
- JP2003249847A JP2003249847A JP2002046466A JP2002046466A JP2003249847A JP 2003249847 A JP2003249847 A JP 2003249847A JP 2002046466 A JP2002046466 A JP 2002046466A JP 2002046466 A JP2002046466 A JP 2002046466A JP 2003249847 A JP2003249847 A JP 2003249847A
- Authority
- JP
- Japan
- Prior art keywords
- terminal
- pull
- gate
- circuit
- pmos transistor
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Abstract
(57)【要約】
【課題】 突入電流の防止が図られたプルアップ回路お
よびプルダウン回路を提供する。 【解決手段】 電源ＶDDと端子１との間に直列に配置さ
れた、バックゲートが電源ＶDD側に接続され、ソースと
ドレインとの間が所定の抵抗値を持つように制御された
第１のＰＭＯＳトランジスタ１１と、バックゲートが端
子１側に接続された第２のＰＭＯＳトランジスタ１２を
備え、電源投入時に第２のＰＭＯＳトランジスタ１２の
ゲートを第１のＮＭＯＳトランジスタ１４でグラウンド
レベルに保持するとともに、電源切断時に第２のＰＭＯ
Ｓトランジスタ１２のゲートを第３のＰＭＯＳトランジ
スタ１３で端子１と同電位に保持する。
よびプルダウン回路を提供する。 【解決手段】 電源ＶDDと端子１との間に直列に配置さ
れた、バックゲートが電源ＶDD側に接続され、ソースと
ドレインとの間が所定の抵抗値を持つように制御された
第１のＰＭＯＳトランジスタ１１と、バックゲートが端
子１側に接続された第２のＰＭＯＳトランジスタ１２を
備え、電源投入時に第２のＰＭＯＳトランジスタ１２の
ゲートを第１のＮＭＯＳトランジスタ１４でグラウンド
レベルに保持するとともに、電源切断時に第２のＰＭＯ
Ｓトランジスタ１２のゲートを第３のＰＭＯＳトランジ
スタ１３で端子１と同電位に保持する。
Description
【０００１】
【発明の属する技術分野】本発明は、信号を入力あるい
は出力する端子をプルアップするプルアップ回路および
プルダウンするプルダウン回路に関する。
は出力する端子をプルアップするプルアップ回路および
プルダウンするプルダウン回路に関する。
【０００２】
【従来の技術】従来より、半導体集積回路を構成する内
部回路の信号を入力あるいは出力する端子（Ｉ／Ｏ端
子）をプルアップするプルアップ回路およびプルダウン
するプルダウン回路が知られている。
部回路の信号を入力あるいは出力する端子（Ｉ／Ｏ端
子）をプルアップするプルアップ回路およびプルダウン
するプルダウン回路が知られている。
【０００３】図３（ａ）は、従来の、半導体集積回路に
備えられたプルアップ回路としてのＰＭＯＳトランジス
タおよび端子を示す図である。
備えられたプルアップ回路としてのＰＭＯＳトランジス
タおよび端子を示す図である。
【０００４】図３（ｂ）は、プルダウン回路としてのＮ
ＭＯＳトランジスタおよび端子を示す図である。
ＭＯＳトランジスタおよび端子を示す図である。
【０００５】以下、プルアップ回路を例にとり説明す
る。
る。
【０００６】図３（ａ）に示すＰＭＯＳトランジスタ１
００は、電源ＶDDと端子１との間に直列に配置されてい
る。このＰＭＯＳトランジスタ１００のゲートはグラウ
ンドＧＮＤに接続されるとともに、バックゲートは電源
ＶDD側に接続されている。また、このＰＭＯＳトランジ
スタ１００は、バックゲートとドレインとの間に寄生ダ
イオード１００ａを有する。
００は、電源ＶDDと端子１との間に直列に配置されてい
る。このＰＭＯＳトランジスタ１００のゲートはグラウ
ンドＧＮＤに接続されるとともに、バックゲートは電源
ＶDD側に接続されている。また、このＰＭＯＳトランジ
スタ１００は、バックゲートとドレインとの間に寄生ダ
イオード１００ａを有する。
【０００７】また、端子１は、半導体集積回路を構成す
る内部回路（図示せず）に外部からの信号を入力した
り、あるいは内部回路からの信号を外部に出力するＩ／
Ｏ端子の役割を担うものである。
る内部回路（図示せず）に外部からの信号を入力した
り、あるいは内部回路からの信号を外部に出力するＩ／
Ｏ端子の役割を担うものである。
【０００８】半導体集積回路に電源ＶDDが投入される
と、ＰＭＯＳトランジスタ１００のゲートはグラウンド
ＧＮＤに接続されているため、このＰＭＯＳトランジス
タ１００はオン状態になり、ＰＭＯＳトランジスタ１０
０を経由して端子１に電源ＶDDが印加される。このよう
にして、ＰＭＯＳトランジスタ１００がプルアップ抵抗
として機能し、端子１が電源ＶDDにプルアップされて、
内部回路に入力される信号のレベルや、その内部回路か
ら外部に出力される信号のレベルが所定の電位に保持さ
れる。
と、ＰＭＯＳトランジスタ１００のゲートはグラウンド
ＧＮＤに接続されているため、このＰＭＯＳトランジス
タ１００はオン状態になり、ＰＭＯＳトランジスタ１０
０を経由して端子１に電源ＶDDが印加される。このよう
にして、ＰＭＯＳトランジスタ１００がプルアップ抵抗
として機能し、端子１が電源ＶDDにプルアップされて、
内部回路に入力される信号のレベルや、その内部回路か
ら外部に出力される信号のレベルが所定の電位に保持さ
れる。
【０００９】
【発明が解決しようとする課題】ここで、外部から端子
１に所定の電圧が印加されている状態で、半導体集積回
路に投入されている電源ＶDDが切断される場合がある。
当該半導体集積回路に供給される電源ＶDDが当該半導体
集積回路と並列に抵抗を介してグラウンドに接続されて
いる場合、上記ＰＭＯＳトランジスタ１００のバックゲ
ートとソースはグラウンドレベルになるとともにドレイ
ン側には外部から端子１を経由して所定の電圧が印加さ
れているため、ＰＭＯＳトランジスタ１００の寄生ダイ
オード１００ａを経由して、端子１から電源ＶDD側に向
けて突入電流が流れることとなる。また、上記のような
場合でないときでも、ＰＭＯＳトランジスタ１００のバ
ックゲートとソースはフローティング状態を経由して、
ＰＮ接合の微小リークによりグラウンドレベルの電位ま
で低下する。
１に所定の電圧が印加されている状態で、半導体集積回
路に投入されている電源ＶDDが切断される場合がある。
当該半導体集積回路に供給される電源ＶDDが当該半導体
集積回路と並列に抵抗を介してグラウンドに接続されて
いる場合、上記ＰＭＯＳトランジスタ１００のバックゲ
ートとソースはグラウンドレベルになるとともにドレイ
ン側には外部から端子１を経由して所定の電圧が印加さ
れているため、ＰＭＯＳトランジスタ１００の寄生ダイ
オード１００ａを経由して、端子１から電源ＶDD側に向
けて突入電流が流れることとなる。また、上記のような
場合でないときでも、ＰＭＯＳトランジスタ１００のバ
ックゲートとソースはフローティング状態を経由して、
ＰＮ接合の微小リークによりグラウンドレベルの電位ま
で低下する。
【００１０】近年、Ｉ／Ｏインターフェースの１つであ
るＬＶＤＳ（Ｌｏｗ Ｖｏｌｔａｇｅ Ｄｉｆｆｒｅｎ
ｔｉａｌ Ｓｉｇｎａｌ）レシーバおよびＬＶＤＳトラ
ンスミッタを用いた技術が普及しつつあり、この技術で
は、ＬＶＤＳレシーバおよびＬＶＤＳトランスミッタに
上述したプルアップ回路が組み込まれ、それらＬＶＤＳ
レシーバおよびＬＶＤＳトランスミッタのうちのいずれ
か一方の電源を切断するということが行なわれる。従っ
て、プルアップ回路の突入電流を防止する技術は重要で
ある。また、同様にプルダウン回路の突入電流を防止す
る技術も重要である。
るＬＶＤＳ（Ｌｏｗ Ｖｏｌｔａｇｅ Ｄｉｆｆｒｅｎ
ｔｉａｌ Ｓｉｇｎａｌ）レシーバおよびＬＶＤＳトラ
ンスミッタを用いた技術が普及しつつあり、この技術で
は、ＬＶＤＳレシーバおよびＬＶＤＳトランスミッタに
上述したプルアップ回路が組み込まれ、それらＬＶＤＳ
レシーバおよびＬＶＤＳトランスミッタのうちのいずれ
か一方の電源を切断するということが行なわれる。従っ
て、プルアップ回路の突入電流を防止する技術は重要で
ある。また、同様にプルダウン回路の突入電流を防止す
る技術も重要である。
【００１１】本発明は、上記事情に鑑み、突入電流の防
止が図られたプルアップ回路およびプルダウン回路を提
供することを目的とする。
止が図られたプルアップ回路およびプルダウン回路を提
供することを目的とする。
【００１２】
【課題を解決するための手段】上記目的を達成する本発
明のプルアップ回路は、信号を入力あるいは出力する端
子をプルアップするプルアップ回路において、電源と上
記端子との間に直列に配置された、電源側から順に、バ
ックゲートが電源側に接続され、ソースとドレインとの
間が所定の抵抗値を持つように制御された第１のＰＭＯ
Ｓトランジスタと、バックゲートが上記端子側に接続さ
れ、ゲートが電源投入時はグラウンドレベル、電源切断
時は端子と同電位に保持された第２のＰＭＯＳトランジ
スタとを備えたことを特徴とする。
明のプルアップ回路は、信号を入力あるいは出力する端
子をプルアップするプルアップ回路において、電源と上
記端子との間に直列に配置された、電源側から順に、バ
ックゲートが電源側に接続され、ソースとドレインとの
間が所定の抵抗値を持つように制御された第１のＰＭＯ
Ｓトランジスタと、バックゲートが上記端子側に接続さ
れ、ゲートが電源投入時はグラウンドレベル、電源切断
時は端子と同電位に保持された第２のＰＭＯＳトランジ
スタとを備えたことを特徴とする。
【００１３】本発明のプルアップ回路は、端子に外部か
ら所定の電圧が印加されている状態で電源が切断された
場合であっても、ドレインが端子に接続された第２のＰ
ＭＯＳトランジスタのバックゲートが、その端子に接続
されてなる構成であるため、第２のＰＭＯＳトランジス
タは、端子から電源への方向を持つ寄生ダイオードを有
することはなく、従って寄生ダイオードによる電流経路
は存在しない。また、第２のＰＭＯＳトランジスタのゲ
ートは端子と同電位に保持されるため、第２のＰＭＯＳ
トランジスタのチャネルを経由する電流経路も存在しな
い。従って、プルアップ回路における突入電流が防止さ
れる。
ら所定の電圧が印加されている状態で電源が切断された
場合であっても、ドレインが端子に接続された第２のＰ
ＭＯＳトランジスタのバックゲートが、その端子に接続
されてなる構成であるため、第２のＰＭＯＳトランジス
タは、端子から電源への方向を持つ寄生ダイオードを有
することはなく、従って寄生ダイオードによる電流経路
は存在しない。また、第２のＰＭＯＳトランジスタのゲ
ートは端子と同電位に保持されるため、第２のＰＭＯＳ
トランジスタのチャネルを経由する電流経路も存在しな
い。従って、プルアップ回路における突入電流が防止さ
れる。
【００１４】ここで、本発明のプルアップ回路は、バッ
クゲートが上記端子側に接続されて上記第２のＰＭＯＳ
トランジスタのゲートと上記端子との間に配置され、ゲ
ートが電源に接続された第３のＰＭＯＳトランジスタ
と、上記第２のＰＭＯＳトランジスタのゲートとグラウ
ンドとの間に配置されゲートが電源に接続された第１の
ＮＭＯＳトランジスタとを備えたものであることが好ま
しい。
クゲートが上記端子側に接続されて上記第２のＰＭＯＳ
トランジスタのゲートと上記端子との間に配置され、ゲ
ートが電源に接続された第３のＰＭＯＳトランジスタ
と、上記第２のＰＭＯＳトランジスタのゲートとグラウ
ンドとの間に配置されゲートが電源に接続された第１の
ＮＭＯＳトランジスタとを備えたものであることが好ま
しい。
【００１５】このようにすると、電源投入時に第１のＮ
ＭＯＳトランジスタで第２のＰＭＯＳトランジスタのゲ
ートをグラウンドレベルに保持することができるととも
に、電源切断時に第３のＰＭＯＳトランジスタで第２の
ＰＭＯＳトランジスタのゲートを端子と同電位に保持す
ることができる。
ＭＯＳトランジスタで第２のＰＭＯＳトランジスタのゲ
ートをグラウンドレベルに保持することができるととも
に、電源切断時に第３のＰＭＯＳトランジスタで第２の
ＰＭＯＳトランジスタのゲートを端子と同電位に保持す
ることができる。
【００１６】また、上記目的を達成する本発明のプルダ
ウン回路は、信号を入力あるいは出力する端子をプルダ
ウンするプルダウン回路において、グラウンドと上記端
子との間に直列に配置された、グラウンド側から順に、
バックゲートがグラウンド側に接続され、ソースとドレ
インとの間が所定の抵抗値を持つように制御された第１
のＮＭＯＳトランジスタと、バックゲートが上記端子側
に接続され、ゲートがグラウンド接続時およびグラウン
ド切断時の双方において、電源レベルに保持された第２
のＮＭＯＳトランジスタとを備えたことを特徴とする。
ウン回路は、信号を入力あるいは出力する端子をプルダ
ウンするプルダウン回路において、グラウンドと上記端
子との間に直列に配置された、グラウンド側から順に、
バックゲートがグラウンド側に接続され、ソースとドレ
インとの間が所定の抵抗値を持つように制御された第１
のＮＭＯＳトランジスタと、バックゲートが上記端子側
に接続され、ゲートがグラウンド接続時およびグラウン
ド切断時の双方において、電源レベルに保持された第２
のＮＭＯＳトランジスタとを備えたことを特徴とする。
【００１７】本発明のプルダウン回路は、端子に外部か
ら所定の電圧が印加されている状態でグラウンドが切断
された場合であっても、ドレインが端子に接続された第
２のＮＭＯＳトランジスタのバックゲートが、その端子
に接続されてなる構成であるため、第２のＮＭＯＳトラ
ンジスタは、端子からグラウンドへの方向を持つ寄生ダ
イオードを有することはなく、従って寄生ダイオードに
よる電流経路は存在しない。また、第２のＮＭＯＳトラ
ンジスタのゲートは端子と同電位に保持されるため、第
２のＮＭＯＳトランジスタのチャネルを経由する電流経
路も存在しない。従って、プルダウン回路における突入
電流が防止される。
ら所定の電圧が印加されている状態でグラウンドが切断
された場合であっても、ドレインが端子に接続された第
２のＮＭＯＳトランジスタのバックゲートが、その端子
に接続されてなる構成であるため、第２のＮＭＯＳトラ
ンジスタは、端子からグラウンドへの方向を持つ寄生ダ
イオードを有することはなく、従って寄生ダイオードに
よる電流経路は存在しない。また、第２のＮＭＯＳトラ
ンジスタのゲートは端子と同電位に保持されるため、第
２のＮＭＯＳトランジスタのチャネルを経由する電流経
路も存在しない。従って、プルダウン回路における突入
電流が防止される。
【００１８】ここで、本発明のプルダウン回路は、バッ
クゲートが上記端子側に接続されて上記第２のＮＭＯＳ
トランジスタのゲートと上記端子との間に配置され、ゲ
ートがグラウンドに接続された第３のＮＭＯＳトランジ
スタと、上記第２のＮＭＯＳトランジスタのゲートと電
源との間に配置されゲートがグラウンドに接続された第
１のＰＭＯＳトランジスタとを備えたものであることが
好ましい。
クゲートが上記端子側に接続されて上記第２のＮＭＯＳ
トランジスタのゲートと上記端子との間に配置され、ゲ
ートがグラウンドに接続された第３のＮＭＯＳトランジ
スタと、上記第２のＮＭＯＳトランジスタのゲートと電
源との間に配置されゲートがグラウンドに接続された第
１のＰＭＯＳトランジスタとを備えたものであることが
好ましい。
【００１９】このようにすると、グラウンド接続時に第
１のＰＭＯＳトランジスタで第２のＮＭＯＳトランジス
タのゲートを電源レベルに保持することができるととも
に、グラウンド切断時に第３のＮＭＯＳトランジスタで
第２のＮＭＯＳトランジスタのゲートを端子と同電位に
保持することができる。
１のＰＭＯＳトランジスタで第２のＮＭＯＳトランジス
タのゲートを電源レベルに保持することができるととも
に、グラウンド切断時に第３のＮＭＯＳトランジスタで
第２のＮＭＯＳトランジスタのゲートを端子と同電位に
保持することができる。
【００２０】
【発明の実施の形態】以下、本発明の第１の実施形態に
ついて説明する。
ついて説明する。
【００２１】図１（ａ）は、本発明の一実施形態のプル
アップ回路の、電源が投入されている各部の状態を示す
回路図である。
アップ回路の、電源が投入されている各部の状態を示す
回路図である。
【００２２】図１（ａ）には、半導体集積回路に備えら
れたプルアップ回路１０および端子１が示されている。
れたプルアップ回路１０および端子１が示されている。
【００２３】端子１は、半導体集積回路を構成する内部
回路（図示せず）に外部からの信号を入力したり、ある
いは内部回路からの信号を外部に出力するＩ／Ｏ端子の
役割を担うものである。
回路（図示せず）に外部からの信号を入力したり、ある
いは内部回路からの信号を外部に出力するＩ／Ｏ端子の
役割を担うものである。
【００２４】プルアップ回路１０は、端子１を電源ＶDD
にプルアップする回路であり、このプルアップ回路１０
には、電源ＶDDと端子１との間に直列に配置された、電
源Ｖ DD側から順に、第１のＰＭＯＳトランジスタ１１と
第２のＰＭＯＳトランジスタ１２とが備えられている。
にプルアップする回路であり、このプルアップ回路１０
には、電源ＶDDと端子１との間に直列に配置された、電
源Ｖ DD側から順に、第１のＰＭＯＳトランジスタ１１と
第２のＰＭＯＳトランジスタ１２とが備えられている。
【００２５】第１のＰＭＯＳトランジスタ１１は、ゲー
トがグラウンドＧＮＤに接続されるとともにバックゲー
トが電源ＶDD側に接続されて、ソースとドレインとの間
が所定の抵抗値を持つように制御される。また、第１の
ＰＭＯＳトランジスタ１１は寄生ダイオード１１ａを有
する。
トがグラウンドＧＮＤに接続されるとともにバックゲー
トが電源ＶDD側に接続されて、ソースとドレインとの間
が所定の抵抗値を持つように制御される。また、第１の
ＰＭＯＳトランジスタ１１は寄生ダイオード１１ａを有
する。
【００２６】一方、第２のＰＭＯＳトランジスタ１２
は、バックゲートが端子１側に接続され、ゲートが電源
投入時はグラウンドレベル、電源切断時は端子１と同電
位に保持される。この第２のＰＭＯＳトランジスタ１２
は寄生ダイオード１２ａを有する。
は、バックゲートが端子１側に接続され、ゲートが電源
投入時はグラウンドレベル、電源切断時は端子１と同電
位に保持される。この第２のＰＭＯＳトランジスタ１２
は寄生ダイオード１２ａを有する。
【００２７】また、プルアップ回路１０には、上記第２
のＰＭＯＳトランジスタ１２のゲートを電源投入時はグ
ラウンドレベル、電源切断時は端子１と同電位に保持す
るために、第３のＰＭＯＳトランジスタ１３と第１のＮ
ＭＯＳトランジスタ１４とが備えられている。
のＰＭＯＳトランジスタ１２のゲートを電源投入時はグ
ラウンドレベル、電源切断時は端子１と同電位に保持す
るために、第３のＰＭＯＳトランジスタ１３と第１のＮ
ＭＯＳトランジスタ１４とが備えられている。
【００２８】第３のＰＭＯＳトランジスタ１３は、バッ
クゲートが端子１側に接続されて第２のＰＭＯＳトラン
ジスタ１２のゲートと端子１との間に配置され、ゲート
が電源ＶDDに接続されている。一方、第１のＮＭＯＳト
ランジスタ１４は、第２のＰＭＯＳトランジスタ１２の
ゲートとグラウンドＧＮＤとの間に配置されゲートが電
源ＶDDに接続されている。
クゲートが端子１側に接続されて第２のＰＭＯＳトラン
ジスタ１２のゲートと端子１との間に配置され、ゲート
が電源ＶDDに接続されている。一方、第１のＮＭＯＳト
ランジスタ１４は、第２のＰＭＯＳトランジスタ１２の
ゲートとグラウンドＧＮＤとの間に配置されゲートが電
源ＶDDに接続されている。
【００２９】このように構成されたプルアップ回路１０
に電源ＶDDが投入される。すると、第１のＰＭＯＳトラ
ンジスタ１１のゲートはグラウンドＧＮＤに接続されて
いるため、この第１のＰＭＯＳトランジスタ１１はオン
状態になる。また、第３のＰＭＯＳトランジスタ１３，
第１のＮＭＯＳトランジスタ１４のゲートはともに電源
ＶDDに接続されているため、第３のＰＭＯＳトランジス
タ１３，第１のＮＭＯＳトランジスタ１４は、それぞ
れ、オフ状態，オン状態になる。第１のＮＭＯＳトラン
ジスタ１４がオン状態になるため、第２のＰＭＯＳトラ
ンジスタ１２のゲートはグラウンドレベルになり、これ
により第２のＰＭＯＳトランジスタ１２はオン状態にな
る。すると、第１のＰＭＯＳトランジスタ１１および第
２のＰＭＯＳトランジスタ１２を経由して端子１に電源
ＶDDが印加される。このようにして端子１が電源ＶDDに
プルアップされる。本実施形態のプルアップ回路１０
は、電源ＶDDが投入されると、通常のプルアップ抵抗と
して機能するため、端子１を経由して、内部回路に入力
される信号のレベルや、その内部回路から外部に出力さ
れる信号のレベルが所定の電位に保持される。
に電源ＶDDが投入される。すると、第１のＰＭＯＳトラ
ンジスタ１１のゲートはグラウンドＧＮＤに接続されて
いるため、この第１のＰＭＯＳトランジスタ１１はオン
状態になる。また、第３のＰＭＯＳトランジスタ１３，
第１のＮＭＯＳトランジスタ１４のゲートはともに電源
ＶDDに接続されているため、第３のＰＭＯＳトランジス
タ１３，第１のＮＭＯＳトランジスタ１４は、それぞ
れ、オフ状態，オン状態になる。第１のＮＭＯＳトラン
ジスタ１４がオン状態になるため、第２のＰＭＯＳトラ
ンジスタ１２のゲートはグラウンドレベルになり、これ
により第２のＰＭＯＳトランジスタ１２はオン状態にな
る。すると、第１のＰＭＯＳトランジスタ１１および第
２のＰＭＯＳトランジスタ１２を経由して端子１に電源
ＶDDが印加される。このようにして端子１が電源ＶDDに
プルアップされる。本実施形態のプルアップ回路１０
は、電源ＶDDが投入されると、通常のプルアップ抵抗と
して機能するため、端子１を経由して、内部回路に入力
される信号のレベルや、その内部回路から外部に出力さ
れる信号のレベルが所定の電位に保持される。
【００３０】図１（ｂ）は、図１（ａ）に示すプルアッ
プ回路の、電源が切断された各部の状態を示す回路図で
ある。
プ回路の、電源が切断された各部の状態を示す回路図で
ある。
【００３１】ここで、端子１に外部から所定の電圧が印
加されている状態で、プルアップ回路１０に投入されて
いる電源ＶDDが切断される。すると、第１のＰＭＯＳト
ランジスタ１１のソースとバックゲートは電源ＶDDのレ
ベルからグラウンドＧＮＤのレベルになる。また、第３
のＰＭＯＳトランジスタ１３，第１のＮＭＯＳトランジ
スタ１４双方のゲートも、電源ＶDDのレベルからグラウ
ンドＧＮＤのレベルになる。
加されている状態で、プルアップ回路１０に投入されて
いる電源ＶDDが切断される。すると、第１のＰＭＯＳト
ランジスタ１１のソースとバックゲートは電源ＶDDのレ
ベルからグラウンドＧＮＤのレベルになる。また、第３
のＰＭＯＳトランジスタ１３，第１のＮＭＯＳトランジ
スタ１４双方のゲートも、電源ＶDDのレベルからグラウ
ンドＧＮＤのレベルになる。
【００３２】このような状態において、プルアップ回路
１０の、端子１から電源ＶDDへの電流経路は、第１，第
２のＰＭＯＳトランジスタ１１，１２の寄生ダイオード
による第１の経路とチャネルによる第２の経路との２つ
の経路が考えられる。
１０の、端子１から電源ＶDDへの電流経路は、第１，第
２のＰＭＯＳトランジスタ１１，１２の寄生ダイオード
による第１の経路とチャネルによる第２の経路との２つ
の経路が考えられる。
【００３３】本実施形態のプルアップ回路１０では、ド
レインが端子１に接続された第２のＰＭＯＳトランジス
タ１２のバックゲートが、端子１に接続されてなる構成
であるため、第２のＰＭＯＳトランジスタ１２は、端子
１から電源ＶDDへの方向を持つ寄生ダイオードを有する
ことはなく、第２のＰＭＯＳトランジスタ１２の寄生ダ
イオードを経由する電流経路は存在しない。従って、プ
ルアップ回路１０の、第１，第２のＰＭＯＳトランジス
タ１１，１２の寄生ダイオードによる第１の経路は存在
しないこととなる。
レインが端子１に接続された第２のＰＭＯＳトランジス
タ１２のバックゲートが、端子１に接続されてなる構成
であるため、第２のＰＭＯＳトランジスタ１２は、端子
１から電源ＶDDへの方向を持つ寄生ダイオードを有する
ことはなく、第２のＰＭＯＳトランジスタ１２の寄生ダ
イオードを経由する電流経路は存在しない。従って、プ
ルアップ回路１０の、第１，第２のＰＭＯＳトランジス
タ１１，１２の寄生ダイオードによる第１の経路は存在
しないこととなる。
【００３４】また、本実施形態のプルアップ回路１０
は、電源ＶDDが切断した時点で第３のＰＭＯＳトランジ
スタ１３がオン状態になるため、端子１の電位と、第２
のＰＭＯＳトランジスタ１２のゲート電位（ノードＰＧ
の電位）とが同電位になり、これにより第２のＰＭＯＳ
トランジスタ１２がオフ状態になり、第２のＰＭＯＳト
ランジスタ１２のチャネルを経由する電流経路も存在し
ない。従って、プルアップ回路１０の、第１，第２のＰ
ＭＯＳトランジスタ１１，１２のチャネルによる第２の
経路も存在しないこととなる。従って、本実施形態のプ
ルアップ回路１０は、端子１に外部から所定の電圧が印
加されている状態で電源ＶDDが切断された場合であって
も、突入電流を防止することができる。
は、電源ＶDDが切断した時点で第３のＰＭＯＳトランジ
スタ１３がオン状態になるため、端子１の電位と、第２
のＰＭＯＳトランジスタ１２のゲート電位（ノードＰＧ
の電位）とが同電位になり、これにより第２のＰＭＯＳ
トランジスタ１２がオフ状態になり、第２のＰＭＯＳト
ランジスタ１２のチャネルを経由する電流経路も存在し
ない。従って、プルアップ回路１０の、第１，第２のＰ
ＭＯＳトランジスタ１１，１２のチャネルによる第２の
経路も存在しないこととなる。従って、本実施形態のプ
ルアップ回路１０は、端子１に外部から所定の電圧が印
加されている状態で電源ＶDDが切断された場合であって
も、突入電流を防止することができる。
【００３５】尚、本実施形態では、第２のＰＭＯＳトラ
ンジスタ１２のゲートを電源投入時はグラウンドレベ
ル、電源切断時は端子１と同電位に保持するにあたり、
第３のＰＭＯＳトランジスタ１３，第１のＮＭＯＳトラ
ンジスタ１４を備えた例で説明したが、これに限られる
ものではなく、本発明は、第２のＰＭＯＳトランジスタ
１２のゲートを電源投入時はグラウンドレベル、電源切
断時は端子１と同電位に保持されていればよい。
ンジスタ１２のゲートを電源投入時はグラウンドレベ
ル、電源切断時は端子１と同電位に保持するにあたり、
第３のＰＭＯＳトランジスタ１３，第１のＮＭＯＳトラ
ンジスタ１４を備えた例で説明したが、これに限られる
ものではなく、本発明は、第２のＰＭＯＳトランジスタ
１２のゲートを電源投入時はグラウンドレベル、電源切
断時は端子１と同電位に保持されていればよい。
【００３６】また、本実施形態では、ゲートがグラウン
ドに接続されるとともにバックゲートが電源側に接続さ
れ、ソースとドレインとの間が所定の抵抗値を持つよう
に制御された第１のＰＭＯＳトランジスタ１１の例で説
明したが、本発明にいう第１のＰＭＯＳトランジスタ
は、バックゲートが電源側に接続され、ソースとドレイ
ンとの間が所定の抵抗値を持つように制御されたもので
あればよい。
ドに接続されるとともにバックゲートが電源側に接続さ
れ、ソースとドレインとの間が所定の抵抗値を持つよう
に制御された第１のＰＭＯＳトランジスタ１１の例で説
明したが、本発明にいう第１のＰＭＯＳトランジスタ
は、バックゲートが電源側に接続され、ソースとドレイ
ンとの間が所定の抵抗値を持つように制御されたもので
あればよい。
【００３７】次に、本発明の第２の実施形態について説
明する。
明する。
【００３８】図２（ａ）は、本発明の一実施形態のプル
ダウン回路の、グラウンドが接続されている各部の状態
を示す回路図である。また、図２（ｂ）は、（ａ）に示
すプルダウン回路のグラウンドの接続が切れた各部の状
態を示す回路図である。
ダウン回路の、グラウンドが接続されている各部の状態
を示す回路図である。また、図２（ｂ）は、（ａ）に示
すプルダウン回路のグラウンドの接続が切れた各部の状
態を示す回路図である。
【００３９】図２（ａ）には、半導体集積回路に備えら
れたプルダウン回路２０および端子１が示されている。
れたプルダウン回路２０および端子１が示されている。
【００４０】プルダウン回路２０は、端子１をグラウン
ドＧＮＤにプルダウンする回路であり、グラウンドＧＮ
Ｄと端子１との間に直列に配置された、グラウンドＧＮ
Ｄから順に、第１のＮＭＯＳトランジスタ２１と第２の
ＮＭＯＳトランジスタ２２とが備えられている。第１の
ＮＭＯＳトランジスタ２１はゲートが電源ＶDDに接続さ
れるとともにバックゲートがグラウンドＧＮＤ側に接続
されて、ソースとドレインとの間が所定の抵抗値を持つ
ように制御される。また、第１のＮＭＯＳトランジスタ
２１は寄生ダイオード２１ａを有する。
ドＧＮＤにプルダウンする回路であり、グラウンドＧＮ
Ｄと端子１との間に直列に配置された、グラウンドＧＮ
Ｄから順に、第１のＮＭＯＳトランジスタ２１と第２の
ＮＭＯＳトランジスタ２２とが備えられている。第１の
ＮＭＯＳトランジスタ２１はゲートが電源ＶDDに接続さ
れるとともにバックゲートがグラウンドＧＮＤ側に接続
されて、ソースとドレインとの間が所定の抵抗値を持つ
ように制御される。また、第１のＮＭＯＳトランジスタ
２１は寄生ダイオード２１ａを有する。
【００４１】一方、第２のＮＭＯＳトランジスタ２２
は、バックゲートが端子１側に接続され、ゲートがグラ
ウンドＧＮＤ接続時は電源ＶDDレベル、グラウンドＧＮ
Ｄ切断時は端子１と同電位に保持される。この第２のＮ
ＭＯＳトランジスタ２２は寄生ダイオード２２ａを有す
る。
は、バックゲートが端子１側に接続され、ゲートがグラ
ウンドＧＮＤ接続時は電源ＶDDレベル、グラウンドＧＮ
Ｄ切断時は端子１と同電位に保持される。この第２のＮ
ＭＯＳトランジスタ２２は寄生ダイオード２２ａを有す
る。
【００４２】またプルダウン回路２０には、上記第２の
ＮＭＯＳトランジスタ２２のゲートをグラウンドＧＮＤ
接続時は電源ＶDDレベル、グラウンドＧＮＤ切断時は端
子１と同電位に保持するために、第３のＮＭＯＳトラン
ジスタ２３と第１のＰＭＯＳトランジスタ２４とが備え
られている。第３のＮＭＯＳトランジスタ２３は、バッ
クゲートが端子１側に接続されて第２のＮＭＯＳトラン
ジスタ２２のゲートと端子１との間に配置され、ゲート
がグラウンドＧＮＤに接続されている。一方、第１のＰ
ＭＯＳトランジスタ２４は、第２のＮＭＯＳトランジス
タ２２のゲートと電源ＶDDとの間に配置され、ゲートが
グラウンドＧＮＤに接続されている。
ＮＭＯＳトランジスタ２２のゲートをグラウンドＧＮＤ
接続時は電源ＶDDレベル、グラウンドＧＮＤ切断時は端
子１と同電位に保持するために、第３のＮＭＯＳトラン
ジスタ２３と第１のＰＭＯＳトランジスタ２４とが備え
られている。第３のＮＭＯＳトランジスタ２３は、バッ
クゲートが端子１側に接続されて第２のＮＭＯＳトラン
ジスタ２２のゲートと端子１との間に配置され、ゲート
がグラウンドＧＮＤに接続されている。一方、第１のＰ
ＭＯＳトランジスタ２４は、第２のＮＭＯＳトランジス
タ２２のゲートと電源ＶDDとの間に配置され、ゲートが
グラウンドＧＮＤに接続されている。
【００４３】このように構成されたプルダウン回路２０
の動作および作用・効果は、上述した第１の実施形態で
あるプルアップ回路１０の動作において、電源ＶDDとグ
ラウンドＧＮＤとを入れ替えたものと同じであるので、
重複を避け説明を省略する。
の動作および作用・効果は、上述した第１の実施形態で
あるプルアップ回路１０の動作において、電源ＶDDとグ
ラウンドＧＮＤとを入れ替えたものと同じであるので、
重複を避け説明を省略する。
【００４４】
【発明の効果】以上説明したように、本発明によれば、
突入電流の防止が図られたプルアップ回路およびプルダ
ウン回路を提供することができる。
突入電流の防止が図られたプルアップ回路およびプルダ
ウン回路を提供することができる。
【図１】（ａ）は、本発明の一実施形態のプルアップ回
路の、電源が投入されている各部の状態を示す回路図で
ある。（ｂ）は、（ａ）に示すプルアップ回路の、電源
が切断された各部の状態を示す回路図である。
路の、電源が投入されている各部の状態を示す回路図で
ある。（ｂ）は、（ａ）に示すプルアップ回路の、電源
が切断された各部の状態を示す回路図である。
【図２】（ａ）は、本発明の一実施形態のプルダウン回
路の、グラウンドが接続されている各部の状態を示す回
路図である。（ｂ）は、（ａ）に示すプルダウン回路
の、グラウンドの接続が切れた各部の状態を示す回路図
である。
路の、グラウンドが接続されている各部の状態を示す回
路図である。（ｂ）は、（ａ）に示すプルダウン回路
の、グラウンドの接続が切れた各部の状態を示す回路図
である。
【図３】（ａ）は、従来の半導体集積回路に備えられた
プルアップ回路としてのＰＭＯＳトランジスタおよび端
子を示す図である。（ｂ）は、従来の半導体集積回路に
備えられたプルダウン回路としてのＮＭＯＳトランジス
タおよび端子を示す図である。
プルアップ回路としてのＰＭＯＳトランジスタおよび端
子を示す図である。（ｂ）は、従来の半導体集積回路に
備えられたプルダウン回路としてのＮＭＯＳトランジス
タおよび端子を示す図である。
１ 端子
１０ プルアップ回路
１１ プルアップ回路における第１のＰＭＯＳトランジ
スタ １１ａ，１２ａ 寄生ダイオード １２ プルアップ回路における第２のＰＭＯＳトランジ
スタ １３ プルアップ回路における第３のＰＭＯＳトランジ
スタ １４ プルアップ回路における第１のＮＭＯＳトランジ
スタ ２０ プルダウン回路 ２１ プルダウン回路における第１のＮＭＯＳトランジ
スタ ２１ａ，２２ａ 寄生ダイオード ２２ プルダウン回路における第２のＮＭＯＳトランジ
スタ ２３ プルダウン回路における第３のＮＭＯＳトランジ
スタ ２４ プルダウン回路における第１のＮＭＯＳトランジ
スタ
スタ １１ａ，１２ａ 寄生ダイオード １２ プルアップ回路における第２のＰＭＯＳトランジ
スタ １３ プルアップ回路における第３のＰＭＯＳトランジ
スタ １４ プルアップ回路における第１のＮＭＯＳトランジ
スタ ２０ プルダウン回路 ２１ プルダウン回路における第１のＮＭＯＳトランジ
スタ ２１ａ，２２ａ 寄生ダイオード ２２ プルダウン回路における第２のＮＭＯＳトランジ
スタ ２３ プルダウン回路における第３のＮＭＯＳトランジ
スタ ２４ プルダウン回路における第１のＮＭＯＳトランジ
スタ
フロントページの続き
Ｆターム(参考） 5F038 BE08 BH18 CD02 CD04 EZ20
5J055 AX25 BX16 CX27 DX22 DX64
DX83 EX07 EY12 EY21 EZ22
FX19 FX37 GX01
5J056 AA01 AA04 BB00 CC00 DD13
DD28 DD55 EE03 EE06 FF06
FF08 GG09
Claims (4)
- 【請求項１】 信号を入力あるいは出力する端子をプル
アップするプルアップ回路において、 電源と前記端子との間に直列に配置された、電源側から
順に、バックゲートが電源側に接続され、ソースとドレ
インとの間が所定の抵抗値を持つように制御された第１
のＰＭＯＳトランジスタと、バックゲートが前記端子側
に接続され、ゲートが電源投入時および電源切断時の双
方においてグラウンドレベルに保持された第２のＰＭＯ
Ｓトランジスタとを備えたことを特徴とするプルアップ
回路。 - 【請求項２】 バックゲートが前記端子側に接続されて
前記第２のＰＭＯＳトランジスタのゲートと前記端子と
の間に配置され、ゲートが電源に接続された第３のＰＭ
ＯＳトランジスタと、 前記第２のＰＭＯＳトランジスタのゲートとグラウンド
との間に配置されゲートが電源に接続された第１のＮＭ
ＯＳトランジスタとを備えたことを特徴とする請求項１
記載のプルアップ回路。 - 【請求項３】 信号を入力あるいは出力する端子をプル
ダウンするプルダウン回路において、 グラウンドと前記端子との間に直列に配置された、グラ
ウンド側から順に、バックゲートがグラウンド側に接続
され、ソースとドレインとの間が所定の抵抗値を持つよ
うに制御された第１のＮＭＯＳトレンジスタと、バック
ゲートが前記端子側に接続され、ゲートがグラウンド接
続時およびグラウンド切断時の双方において、電源レベ
ルに保持された第２のＮＭＯＳトランジスタとを備えた
ことを特徴とするプルダウン回路。 - 【請求項４】バックゲートが前記端子側に接続されて前
記第２のＮＭＯＳトランジスタのゲートと前記端子との
間に配置され、ゲートがグラウンドに接続された第３の
ＮＭＯＳトランジスタと、 前記第２のＮＭＯＳトランジスタのゲートと電源との間
に配置されゲートがグラウンドに接続された第１のＰＭ
ＯＳトランジスタとを備えたことを特徴とする請求項３
記載のプルダウン回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2002046466A JP2003249847A (ja) | 2002-02-22 | 2002-02-22 | プルアップ回路およびプルダウン回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2002046466A JP2003249847A (ja) | 2002-02-22 | 2002-02-22 | プルアップ回路およびプルダウン回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2003249847A true JP2003249847A (ja) | 2003-09-05 |
Family
ID=28659868
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2002046466A Pending JP2003249847A (ja) | 2002-02-22 | 2002-02-22 | プルアップ回路およびプルダウン回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2003249847A (ja) |
-
2002
- 2002-02-22 JP JP2002046466A patent/JP2003249847A/ja active Pending
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US6411149B1 (en) | Semiconductor integrated circuit device operable with low power consumption at low power supply voltage | |
| EP3683965A1 (en) | Switch control circuit for a power switch with electrostatic discharge (esd) protection | |
| JP2003163589A (ja) | トレラント機能付きアナログスイッチ回路 | |
| US5880617A (en) | Level conversion circuit and semiconductor integrated circuit | |
| US7978001B2 (en) | Microprocessor with selective substrate biasing for clock-gated functional blocks | |
| JP2005086805A (ja) | パワーゲーティング技術、回路および集積回路装置 | |
| JP2959449B2 (ja) | 出力回路 | |
| US20040046598A1 (en) | I/o pad overvoltage protection circuitry | |
| JP2004355523A (ja) | 定電圧回路 | |
| US7199612B2 (en) | Method and circuit for reducing HCI stress | |
| JP7465200B2 (ja) | 遅延回路 | |
| JP2003249847A (ja) | プルアップ回路およびプルダウン回路 | |
| JP3565067B2 (ja) | Ｃｍｏｓロジック用電源回路 | |
| US6891419B2 (en) | Methods and apparatus for employing feedback body control in cross-coupled inverters | |
| JP2788890B2 (ja) | レベルシフト回路 | |
| JPH07121255A (ja) | 定電流源回路 | |
| JP2003224465A (ja) | 論理回路及び半導体集積回路 | |
| JP3935266B2 (ja) | 電圧検知回路 | |
| US6198344B1 (en) | Back bias voltage level sensing circuit | |
| JP4034178B2 (ja) | 出力バッファ回路 | |
| JP2002314391A (ja) | バススイッチ | |
| EP1389833B1 (en) | Method and circuit for reducing hot-carrier injection stress | |
| JP2002319855A (ja) | 電子機器の出力信号制御回路 | |
| JPH0786525A (ja) | Ｃｍｏｓ出力回路及びそれを用いた半導体集積回路 | |
| JP3801519B2 (ja) | 出力バッファ回路 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20040625 |
|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20050804 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20050809 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20051007 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20060322 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20060522 |
|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20060905 |