JP4034178B2

JP4034178B2 - 出力バッファ回路

Info

Publication number: JP4034178B2
Application number: JP2002360407A
Authority: JP
Inventors: 義信杉浦; 一也西村; 和穂坂本
Original assignee: Ricoh Co Ltd
Current assignee: Ricoh Co Ltd
Priority date: 2002-12-12
Filing date: 2002-12-12
Publication date: 2008-01-16
Anticipated expiration: 2022-12-12
Also published as: JP2004194039A

Description

【０００１】
【発明の属する技術分野】
この発明は、入出力バッファ回路における出力バッファ回路に関し、さらに詳しくは、内部電源電圧、例えば３Ｖ電源仕様より高い外部電源電圧、例えば５Ｖ入力に対応できるトレラント出力バッファ回路に関する。
【０００２】
【従来の技術】
半導体集積回路の電源電圧は５Ｖから３Ｖまたは３．３Ｖに変わりつつあるが、その過渡期においては５Ｖ駆動素子と３Ｖ駆動素子とが混在している。このような場合、自身が３Ｖで駆動される素子であっても、５Ｖの電圧が外部より印加される場合があり、その際、入出力バッファ回路を構成するＭＯＳトランジスタの信頼性が確保されないという問題がある。
【０００３】
このような問題を解決するため、従来、図１及び図２に示されるような保護回路を伴った入出力バッファ回路の出力バッファ回路（３Ｖ／５Ｖトレラント回路）が知られている。
【０００４】
図１は、出力バッファ回路の全体構成を示し、コントロール信号がインバータ３を介してナンド回路１の一方の入力に与えられる。また、ナンド回路１の他方の入力には出力信号Ｉ１が与えられる。このナンド回路１からトレラントを内蔵した出力バッファ回路５の出力用ＰチャネルＭＯＳ（ＰＭＯＳ）トランジスタに与えるＰＩ信号が出力される。
【０００５】
一方、コントロール信号がノア回路２の一方の入力に与えられる。また、ノア回路２の他方の入力には出力信号Ｉ１が与えられる。このノア回路１からトレラントを内蔵した出力バッファ回路５の出力用ＮチャネルＭＯＳ（ＮＭＯＳ）トランジスタに与えるＮＩ信号が出力される。そして、出力端子６に出力バッファ回路５からの出力が与えられる。
【０００６】
図２に、出力バッファ回路５の具体的構成例を示す。図２に示すように、出力用ＰＭＯＳトランジスタ５２のゲートとＰＩノード間にトレラントを構成するトランジスタが設けられている。すなわち、ＰＩノードと出力用ＰＭＯＳトランジスタ５２との間には３つのＰＭＯＳトランジスタ５１、５３、５４と１つのＮＭＯＳトランジスタ５６が設けられている。ＮＭＯＳトランジスタ５６、ＰＭＯＳトランジスタ５４のゲート及びＰＭＯＳトランジスタ５３のドレインには内部電源電圧が与えられる。ＰＭＯＳトランジスタ５１、５３のゲートはＮウェル抵抗５８を介して出力ノードに接続される。ＰＭＯＳトランジスタ５４のドレインが出力ノードに接続される。
【０００７】
また、出力用ＰＭＯＳトランジスタ５２と出力用ＮＭＯＳトランジスタ５７の間にはＮＭＯＳトランジスタ５５が設けられ、このＮＭＯＳトランジスタ５５のゲートには、内部電源電圧（ｉｎｔＶＣＣ）が与えられる。出力用ＰＭＯＳトランジスタ５２のソースには、内部電源電圧が与えられ、出力用ＮＭＯＳトランジスタ５７のソースは接地されている。ＮＭＯＳトランジスタ５５と出力用ＰＭＯＳトランジスタ５２との接続ノード（出力ノード）が出力端子６に接続されている。
【０００８】
上記した図１及び図２に示す出力回路のコントロール信号と各ノードの出力の関係を表１に示す。出力端子６は、Ｈ、Ｌ、及び出力回路を不使用にするＨｉ−Ｚ状態となる。尚、表１において、Ｈは３Ｖ、Ｌは０Ｖの状態を示している。
【０００９】
【表１】

【００１０】
次に、図２の出力回路で端子６から５Ｖが印加された場合につき説明する。図２の回路は出力バッファ回路であるので、端子６から信号が入力された際、自身出力信号をドライブすることは無いので、ＰＩノードはＨ（３Ｖ）、ＮＩノードはＬ（０Ｖ）となっている。
【００１１】
まず、ＮＭＯＳトランジスタ側では、ＮＭＯＳトランジスタ５５があるために、１つずつのＮＭＯＳトランジスタのソース・ドレイン間電圧が低くなり、信頼性が確保される。次に、ＰＭＯＳトランジスタ側では、ＰＭＯＳ５３がオフ（ＯＦＦ）し、代わりに出力用ＰＭＯＳトランジスタ５２及びＰＭＯＳトランジスタ５４のドレインからバックゲートへ電流が流入する。この結果、ＰＭＯＳトランジスタの基板電位（Ｎ−ｗｅｌｌ電位）が５Ｖとなり、ＰＭＯＳ５１、５３の信頼性が確保される。更に、ＰＭＯＳトランジスタ５４が設けられているために、出力ＰＭＯＳトランジスタ５２のゲート電位も５Ｖとなり、ＰＭＯＳトランジスタ５２の信頼性も確保される。加えて、ＰＭＯＳトランジスタ５１がＯＦＦ状態のため、５Ｖの電位がＰＩノード側へは伝わらず（ＮＭＯＳトランジスタ５６により３Ｖ−Ｖｔｈとなるため）、ＰＩノードの先に繋がる回路の信頼性も確保される。
【００１２】
しかしながら、図２の出力回路を内蔵する半導体装置を実機に搭載し、評価を行ったところ、端子６に外付けのプルダウン（ｐｕｌｌ−ｄｏｗｎ）抵抗を設ける構成の場合に問題が発生した。すなわち、端子６が通常使用（０〜３Ｖ使用）の出力Ｈから出力回路６を不使用にするＨｉ−Ｚに変更する時にＡＣ特性に問題がある事が判明した。尚、最終的には、ｐｕｌｌ−ｄｏｗｎ抵抗で端子６はＬ（０Ｖ）へ落ちる。
【００１３】
具体的には、図２に示すように、端子６がＨからＨｉ−Ｚ（端子フローティング時）になった時、ＰＭＯＳトランジスタ５１が完全にオン（ＯＮ）しないため、出力用ＰＭＯＳトランジスタ５２のゲート電位が３Ｖ−Ｖｔｈ程度となり、ＰＭＯＳトランジスタ５２のソース─ドレイン間にリーク電流が流れる。この結果、図３に示すように、ＰＭＯＳトランジスタ５２の不完全なＯＦＦ状態が存在することになる。端子６に接続されたｐｕｌｌ−ｄｏｗｎ抵抗が勝ち、最後はＬ（０Ｖ）となるが、そのＡＣ特性が問題となった。
【００１４】
この不具合は、ｐｕｌｌ−ｄｏｗｎ抵抗が端子６に付いた場合という条件ではあるが、従来回路のままでは、システム上重大な欠陥を招くこととなる。
【００１５】
また、トレンラント回路を備えた入力回路については、種々の回路が提案されている。例えば、入力バッファの消費電力を低減し、且つ信頼性を向上させた５Ｖトレラント入力回路が提案されている（例えば、特許文献１参照）。
【００１６】
しかし、これら入力回路においては、端子にｐｕｌｌ−ｄｏｗｎ抵抗が付いた場合の不具合については何ら言及されていない。
【００１７】
【特許文献１】
特開平１０−１３５８１８号公報
【００１８】
【発明が解決しようとする課題】
上記したように、従来のトレラント回路を備えた出力バッファ回路においては、ｐｕｌｌ−ｄｏｗｎ抵抗が端子に付いた場合という条件ではあるが、システム上重大な欠陥を招くこととなる。この発明は、上記した問題点に鑑みなされたものにして、ｐｕｌｌ−ｄｏｗｎ抵抗が端子に設けられている場合においても、ＡＣ特性を改善し、不具合の発生を抑制することを目的とする。
【００１９】
【課題を解決するための手段】
この発明は、トレラント回路を備えた出力バッファ回路において、出力用バッファセルの出力用ＰＭＯＳトランジスタとこの出力用ＰＭＯＳトランジスタに与える信号が入力されるＰ側出力ノードとの間に、複数のＰＭＯＳトランジスタとＮＭＯＳトランジスタで構成されるトレラント回路が設けられるとともに、前記出力用ＰＭＯＳトランジスタのゲートの前段に接続されるとともに、前記Ｐ側出力ノード側に接続された前記トレラント回路の第１ＰＭＯＳトランジスタのゲートにプルダウン抵抗と制御用ＰＭＯＳトランジスタを接続したＰ側出力回路部と、出力用バッファセルの出力用ＮＭＯＳトランジスタを有するＮ側出力回路部と、を備え、前記第１ＰＭＯＳトランジスタをオンさせ、端子フローティング時に前記出力用ＰＭＯＳトランジスタをオフするとともに、前記プルダウン抵抗により前記第１ＰＭＯＳトランジスタと出力用ＮＭＯＳトランジスタとの間のノードが浮くことを防止することを特徴とする。
【００２０】
上記した構成によれば、第１ＰＭＯＳトランジスタゲートにプルダウン抵抗と制御用ＰＭＯＳトランジスタを接続することで、端子フローティング時でも、前記第１ＰＭＯＳトランジスタがオンする。この結果、出力用ＰＭＯＳトランジスタを完全にオフすることができる。このため、端子に外付けプルダウン抵抗が付いた場合でも即座にＨレベルからＬレベルへ電圧を落とすことができる。
【００２１】
【発明の実施の形態】
以下、この発明の実施の形態につき図面を参照して説明する。図４は、この発明の第１の実施形態にかかる出力バッファ回路を示す回路図である。尚、図２の構成と同じ構成部分に同じ符号を付す。
【００２２】
この発明の出力バッファ回路５も図４に示すように、出力用ＰＭＯＳトランジスタ５２のゲートとＰＩノード間にトレラントを構成するトランジスタが設けられている。ＰＩノードと出力用ＰＭＯＳトランジスタ５２との間には３つのＰＭＯＳトランジスタ５１、５３、５４と１つのＮＭＯＳトランジスタ５６が設けられている。ＮＭＯＳトランジスタ５６、ＰＭＯＳトランジスタ５４のゲート及びＰＭＯＳトランジスタ５３のドレインには内部電源電圧（ｉｎｔＶＣＣ）が与えられる。また、ＰＭＯＳトランジスタ５３のゲートはＮウェル抵抗５８を介して出力ノードに接続される。ＰＭＯＳトランジスタ５４のドレインが出力ノードに接続される。
【００２３】
出力用ＰＭＯＳトランジスタ５２の前段に設けられるＰＭＯＳトランジスタ５１のゲートにはトレラント用追加抵抗（プルダウン抵抗）６０が設けられ、このトレラント用追加抵抗６０の一端は接地される。さらに、ＰＭＯＳトランジスタ５１のゲートはＰＭＯＳトランジスタ６７を介して端子６に接続される。このＰＭＯＳトランジスタ６７のソースがＰＭＯＳトランジスタ５１のゲートに接続され、ドレインが出力ノードに接続される。また、ＰＭＯＳトランジスタ６７のゲートには、内部電源電圧（ｉｎｔＶＣＣ）が与えられる。
【００２４】
また、出力用ＰＭＯＳトランジスタ５２と出力用ＮＭＯＳトランジスタ５７の間にはＮＭＯＳトランジスタ５５が設けられ、このＮＭＯＳトランジスタ５５のゲートには、内部電源電圧（ｉｎｔＶＣＣ）が与えられる。
【００２５】
一方、出力用ＰＭＯＳトランジスタ５２のソースには、内部電源電圧が与えられ、出力用ＮＭＯＳトランジスタ５７のソースは接地されている。ＮＭＯＳトランジスタ５５と出力用ＰＭＯＳトランジスタ５２との接続ノード（出力ノード）が出力端子６に接続されている。
【００２６】
上記した図４に示す出力回路においても表１に示す信号関係となる。出力端子６は、Ｈ、Ｌ、及び出力回路を不使用にするＨｉ−Ｚ状態となる。
【００２７】
図２で示した従来の出力回路では、端子６がＨ（３Ｖ）からＨｉ−Ｚになった時、ＰＭＯＳトランジスタ５１が完全にオン（ＯＮ）しないため、ＰＭＯＳトランジスタ５２のゲート電位が３Ｖ−Ｖｔｈ程度となり、図３に示すように不完全なオフ（ＯＦＦ）状態となっていた。これに対し、図４に示す実施形態の回路では、端子６に掛かる電圧がＰＭＯＳトランジスタ６７のゲート・ソース間電圧とスレショッルド電圧の和Ｖｇｓ₆₇＋Ｖｔｈ₆₇以下の場合、ＰＭＯＳトランジスタ６７は常にオフ（ＯＦＦ）状態になる。そして、出力ノードとなるＰＭＯＳトランジスタ５２のゲートに接続されたＰＭＯＳトランジスタ５１のゲート電圧Ｖｇ₅₁が、０Ｖ付近の値になる。この結果、ＰＩとＰＭＯＳトランジスタ５１のゲート・ソース電圧Ｖｇｓ₅₁がＶｇｓ₅₁＜Ｖｔｈ５１の関係が成り立ち、オン（ＯＮ）状態になる。
このことにより、ＰＭＯＳトランジスタ５２のゲート電位が３Ｖに引き上げられ、ＰＭＯＳトランジスタ５２のソース─ドレイン間にリーク電流が流れない。
【００２８】
従って、端子６は、図５に示すように、外付けのｐｕｌｌ−ｄｏｗｎ抵抗により即座に０Ｖへ落ち着くこととなる。図２に示した回路に比べると１０³オーダー程度早くなり、瞬時に切り替わる。
【００２９】
なお、ＰＭＯＳトランジスタ６７がトレラント時以外はオフ（ＯＦＦ）しているので、ＰＭＯＳトランジスタ５１と出力用ＮＭＯＳトランジスタ５７の間のノードが浮いてしまうので、トレラント用追加抵抗６０を用いて、ｐｕｌｌ−ｄｏｗｎさせて、ＰＭＯＳトランジスタ５１を常にオン（ＯＮ）にするようにしている。
【００３０】
端子６に掛かる電圧が内部電源電圧に対して十分大きい場合、ＮＭＯＳトランジスタ側では、ＮＭＯＳトランジスタ５５があるために１つずつのＮＭＯＳトランジスタSのソース・ドレイン間電圧が低くなり、信頼性が確保される。
【００３１】
次にＰＭＯＳトランジスタ側では、ＰＭＯＳトランジスタ５３がオフ（ＯＦＦ）し、代わりにＰＭＯＳトランジスタ５１及び５４のドレインからバックゲートへ電流が流入することにより、ＰＭＯＳトランジスタの基板電位(Ｎ−ｗｅｌｌ電位)が端子６に掛かる電圧となり、ＰＭＯＳトランジスタ５１、５３の信頼性が確保される。更に、ＰＭＯＳトランジスタ５４があるために、ＰＭＯＳトランジスタ５２のゲート電位も端子６に掛かる電圧となり、ＰＭＯＳトランジスタ５２の信頼性も確保される。加えて、ＰＭＯＳトランジスタ５１がオフ（ＯＦＦ）状態のため、端子６に掛かる電圧の電位がＰＩ側へは伝わらず(ＮＭＯＳトランジスタ５６により３Ｖ−Ｖｔｈとなるため)、ＰＩの先に繋がる回路の信頼性も確保される。
【００３２】
尚、上記した実施形態では、内部電源電圧として３Ｖが用いられ、Ｈレベルの信号として３Ｖ又は５Ｖが用いられているが、３Ｖの代わりに３．３Ｖが用いられても良いなど電圧が具体的に限定されることはない。
【００３３】
【発明の効果】
以上説明したように、出力用ＰＭＯＳトランジスタのゲートの前段に接続されるＰＭＯＳトランジスタのゲートにプルダウンn抵抗とＰＭＯＳトランジスタを接続することにより、端子フローティング時でも出力用ＰＭＯＳトランジスタを完全にオフできるので、端子に外付けプルダウン抵抗が付いた場合でも即座にＨレベルからＬレベルへ電圧を落とすことができる。
【図面の簡単な説明】
【図１】出力回路の全体構成を示すブロック図である。
【図２】従来のトレラントを備えた出力バッファ回路を示す回路図である。
【図３】図２に示す回路において、端子にプルダウン抵抗が付いたときのＨからＨｉ−ｚに変化するときの特性図である。
【図４】この発明の実施形態に係るトレラントを備えた出力バッファ回路を示す回路図である。
【図５】図４に示す回路において、端子にプルダウン抵抗が付いたときのＨからＨｉ−ｚに変化するときの特性図である。
【符号の説明】
６端子
５１、５３、５４ＰＭＯＳトランジスタ
５２出力用ＰＭＯＳトランジスタ
５５、５６ＮＭＯＳトランジスタ
５７出力用ＮＭＯＳトランジスタ
６０トレラント用追加抵抗（プルダウン抵抗）
６７ＰＭＯＳトランジスタ

Claims

トレラント回路を備えた出力バッファ回路において、出力用バッファセルの出力用ＰＭＯＳトランジスタとこの出力用ＰＭＯＳトランジスタに与える信号が入力されるＰ側出力ノードとの間に、複数のＰＭＯＳトランジスタとＮＭＯＳトランジスタで構成されるトレラント回路が設けられるとともに、前記出力用ＰＭＯＳトランジスタのゲートの前段に接続されるとともに、前記Ｐ側出力ノード側に接続された前記トレラント回路の第１ＰＭＯＳトランジスタのゲートにプルダウン抵抗と制御用ＰＭＯＳトランジスタを接続したＰ側出力回路部と、出力用バッファセルの出力用ＮＭＯＳトランジスタを有するＮ側出力回路部と、を備え、前記第１ＰＭＯＳトランジスタをオンさせ、端子フローティング時に前記出力用ＰＭＯＳトランジスタをオフするとともに、前記プルダウン抵抗により前記第１ＰＭＯＳトランジスタと出力用ＮＭＯＳトランジスタとの間のノードが浮くことを防止することを特徴とする出力バッファ回路。