JP4012095B2 - 半導体装置の入出力回路 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
この発明は、半導体装置の入出力回路に関し、さらに詳しくは、内部電源電圧、例えば３Ｖ電源仕様より高い外部電源電圧、例えば５Ｖ入力に対応できるトレラント回路を備えた入出力回路の出力部分に関する。
【０００２】
【従来の技術】
半導体集積回路の電源電圧は５Ｖから３Ｖまたは３．３Ｖに変わりつつあるが、その過渡期においては５Ｖ駆動素子と３Ｖ駆動素子とが混在している。このような場合、自身が３Ｖで駆動される素子であっても、５Ｖの電圧が外部より印加される場合があり、その際、入出力回路の出力バッファ回路を構成するＭＯＳトランジスタの信頼性が確保されないという問題がある。
【０００３】
このような問題を解決するため、従来、図１及び図２に示されるような保護回路を伴った入出力回路（３Ｖ／５Ｖトレラント回路）が知られている。
【０００４】
図１は、入出力回路の出力バッファ回路部分の全体構成を示し、コントロール信号がインバータ３を介してナンド回路１の一方の入力に与えられる。また、ナンド回路１の他方の入力には出力信号Ｉ１が与えられる。このナンド回路１からトレラントを内蔵した出力回路５のハイ（Ｈｉ）側出力回路部を構成する出力用ＰチャネルＭＯＳ（ＰＭＯＳ）トランジスタに与えるＰＩ信号が出力される。
【０００５】
一方、コントロール信号がノア回路２の一方の入力に与えられる。また、ノア回路２の他方の入力には出力信号Ｉ１が与えられる。このノア回路１からトレラントを内蔵した出力バッファ回路５のロー（Ｌｏｗ）側出力回路部を構成する出力用ＮチャネルＭＯＳ（ＮＭＯＳ）トランジスタに与えるＮＩ信号が出力される。そして、出力端子部６に出力バッファ回路５からの出力が与えられる。
【０００６】
図２に、トレラント回路を備えた入出力回路の出力バッファ回路５の具体的構成例を示す。図２に示すように、出力用ＰＭＯＳトランジスタ５２のゲートとＰＩノード間にトレラントを構成するトランジスタが設けられている。すなわち、ＰＩノードと出力用ＰＭＯＳトランジスタ５２との間には３つのＰＭＯＳトランジスタ５１、５３、５４と１つのＮＭＯＳトランジスタ５６が設けられている。ＮＭＯＳトランジスタ５６、ＰＭＯＳトランジスタ５４のゲート及びＰＭＯＳトランジスタ５３のドレインには内部電源電圧（ｉｎｔＶＣＣ）が与えられる。ＰＭＯＳトランジスタ５１、５３のゲートはＮウェル（Ｎ−ｗｅｌｌ）抵抗５８を介して出力ノードに接続される。ＰＭＯＳトランジスタ５４のドレインが出力ノードに接続される。そして、上記ＰＭＯＳトランジスタ５１がアナログスイッチとして機能する。
【０００７】
また、出力用ＰＭＯＳトランジスタ５２と出力用ＮＭＯＳトランジスタ５７の間にはＮＭＯＳトランジスタ５５が設けられ、このＮＭＯＳトランジスタ５５のゲートには、内部電源電圧（ｉｎｔＶＣＣ）が与えられる。出力用ＰＭＯＳトランジスタ５２のソースには、内部電源電圧が与えられ、出力用ＮＭＯＳトランジスタ５７のソースは接地されている。ＮＭＯＳトランジスタ５５と出力用ＰＭＯＳトランジスタ５２との接続ノード（出力ノード）が出力端子部６に接続されている。
【０００８】
上記した図１及び図２に示す入出力回路のコントロール信号と各ノードの出力の関係を表１に示す。出力端子部６は、Ｈｉ、Ｌｏｗ、及び出力バッファ回路を不使用にするＨｉ−Ｚ（ハイインピ−ダンス）状態となる。尚、表１において、Ｈｉは３Ｖ、Ｌｏｗは０Ｖの状態を示している。
【０００９】
【表１】
【００１０】
次に、図２の出力バッファ回路で出力端子部６から５Ｖの高電圧が印加された場合につき説明する。図２の回路は出力バッファ回路であるので、出力端子部６から信号が入力された際、自身出力信号をドライブすることは無いので、ＰＩノードはＨｉ（３Ｖ）、ＮＩノードはＬｏｗ（０Ｖ）となっている。
【００１１】
まず、ＮＭＯＳトランジスタ側では、ＮＭＯＳトランジスタ５５があるために、１つずつのＮＭＯＳトランジスタのソース・ドレイン間電圧が低くなり、信頼性が確保される。
【００１２】
次に、ＰＭＯＳトランジスタ側では、ＰＭＯＳトランジスタ５３がオフ（ＯＦＦ）し、代わりに出力用ＰＭＯＳトランジスタ５２及びＰＭＯＳトランジスタ５４のドレインからバックゲートへ電流が流入する。この結果、ＰＭＯＳトランジスタの基板電位（Ｎ−ｗｅｌｌ電位）が５Ｖとなり、ＰＭＯＳトランジスタ５１、５３の信頼性が確保される。更に、ＰＭＯＳトランジスタ５４が設けられているために、出力ＰＭＯＳトランジスタ５２のゲート電位も５Ｖとなり、ＰＭＯＳトランジスタ５２の信頼性も確保される。加えて、ＰＭＯＳトランジスタ５１がＯＦＦ状態のため、５Ｖの電位がＰＩノード側へは伝わらず（ＮＭＯＳトランジスタ５６により３Ｖ−Ｖｔｈ（閾値電圧）となるため）、ＰＩノードの先に繋がる回路の信頼性も確保される。
【００１３】
しかしながら、図２の出力バッファ回路を内蔵する半導体装置を実機に搭載し、評価を行ったところ、出力端子部６に外付けのプルダウン（ｐｕｌｌ−ｄｏｗｎ）抵抗を設ける構成の場合に問題が発生した。すなわち、出力端子部６が通常使用（０〜３Ｖ使用）の出力Ｈから出力バッファ回路５を不使用にするＨｉ−Ｚ、即ち、端子フローティングに変更する時にＡＣ特性に問題があることが判明した。尚、最終的には、ｐｕｌｌ−ｄｏｗｎ抵抗で出力端子部６はＬｏｗ（０Ｖ）へ落ちる。
【００１４】
具体的には、図２に示すように、出力端子部６がＨからＨｉ−Ｚ（端子フローティング時）になった時、アナログスイッチとしてのＰＭＯＳトランジスタ５１が完全にオン（ＯＮ）しないため、出力用ＰＭＯＳトランジスタ５２のゲート電位が３Ｖ−Ｖｔｈ（トランジスタの閾値電圧）程度となり、ＰＭＯＳトランジスタ５２のソース─ドレイン間にリーク電流が流れる。この結果、図３に示すように、ＰＭＯＳトランジスタ５２の不完全なＯＦＦ状態が存在することになる。例えば、トランジスタの閾値電圧（Ｖｔｈ）が−０．６Ｖ程度とすると、出力端子部６がＨからＨｉ−Ｚになった時、ＰＭＯＳトランジスタ５１がＶｔｈ（−０．６Ｖ程度）を越えて完全にオン（ＯＮ）するまでの遷移時間が長い。また、この期間は、出力用ＰＭＯＳトランジスタ５２のゲート電位が３Ｖ−Ｖｔｈ（２．４Ｖ程度）となり、ＰＭＯＳトランジスタ５２に流れるリーク電流も多い。このことから、図３に示されるＰＭＯＳトランジスタ５２の不完全ＯＦＦ時間がどうしても長くなるという問題がある。最後は出力端子部６に接続されたｐｕｌｌ−ｄｏｗｎ抵抗が勝ち、Ｌ（０Ｖ）となるが、そのＡＣ特性が問題となった。
【００１５】
この不具合は、ｐｕｌｌ−ｄｏｗｎ抵抗が出力端子部６に付いた場合という条件ではあるが、従来回路のままでは、システム上重大な欠陥を招くこととなる。
【００１６】
また、トレラント回路を備えた入力回路については、種々の回路が提案されている。例えば、入力バッファの消費電力を低減し、且つ信頼性を向上させた５Ｖトレラント入力回路が提案されている（例えば、特開平１０−１３５８１８号参照）。
【００１７】
しかしながら、これら入力回路においては、端子にｐｕｌｌ−ｄｏｗｎ抵抗が付いた場合の不具合については何ら言及されていない。
【００１８】
【発明が解決しようとする課題】
上記したように、従来のトレラント回路を備えた出力バッファ回路においては、ｐｕｌｌ−ｄｏｗｎ抵抗が端子に付いた場合という条件ではあるが、システム上重大な結果を招くこととなる。
【００１９】
この発明は、上記した問題点に鑑みなされたものにして、ｐｕｌｌ−ｄｏｗｎ抵抗が出力端子部に設けられている場合においても、ＡＣ特性を改善し、不具合の発生を抑制することを目的とする。
【００２０】
【課題を解決するための手段】
この発明は、半導体内部電源電圧よりも高電圧の外部信号線に接続される端子部と、出力用Ｐチャネル型トランジスタのゲートとハイ側のノードとの間に、複数のＰチャネル型トランジスタとＰチャネル型トランジスタからなるアナログスイッチとＮチャンネル型トランジスタが設けられ、前記Ｎチャネル型トランジスタと前記複数のＰチャネル型トランジスタのうち少なくとも１つのトランジスタのゲート及び前記複数のＰチャネル型トランジスタのうちフローティングＮウェル方式のトランジスタのドレインに内部電源電圧が与えられ、前記アナログスイッチのゲート及び前記複数のＰチャネル型トランジスタのうちフローティングＮウェル方式のトランジスタのゲートが前記端子部に接続されたハイ側出力回路部と、複数のＮチャネル型トランジスタが直列に接続されたロー側出力回路部と、を備え、前記アナログスイッチのトランジスタの閾値電圧を他のトランジスタの閾値電圧より低く設定することを特徴とする。
【００２１】
前記アナログスイッチを構成するＰチャネル型トランジスタの閾値電圧は、閾値制御用不純物の注入を調整することにより設定することができる。
【００２２】
また、前記アナログスイッチを構成するＰチャネル型トランジスタのチャネル長を他のトランジスタのチャネル長より短くし、閾値電圧を他のトランジスタの閾値電圧より低く設定するように構成してもよい。
【００２３】
上記した構成によれば、アナログスイッチとしてのＰチャネル型トランジスタとして閾値電圧（Ｖｔｈ）の低いトランジスタを用いているので、アナログスイッチとしてのＰＭＯＳトランジスタが閾値電圧を超えてＯＮするまでの遷移時間が短くなる。この結果、出力用ＰＭＯＳトランジスタの不完全オフ（ＯＦＦ）時間を短くすることができる。このため、端子に外付けプルダウン抵抗が付いた場合でも即座にＨレベルからＬレベルへ電圧を落とすことができる。また、通常より閾値電圧の低いＰチャネル型トランジスタを用いるだけで構成でき、回路規模を大きくすることなく不完全ＯＦＦ時間を短くすることができる。
【００２４】
また、この発明は、半導体内部電源電圧よりも高電圧の外部信号線に接続される端子部と、出力用Ｐチャネル型トランジスタのゲートとハイ側のノードとの間に、複数のＰチャネル型トランジスタとＰチャネル型トランジスタからなるアナログスイッチとＮチャンネル型トランジスタが設けられ、前記Ｎチャネル型トランジスタと前記複数のＰチャネル型トランジスタのうち少なくとも１つのトランジスタのゲート及び前記複数のＰチャネル型トランジスタのうちフローティングＮウェル方式のトランジスタのドレインに内部電源電圧が与えられ、前記アナログスイッチのゲート及び前記複数のＰチャネル型トランジスタのうちフローティングＮウェル方式のトランジスタのゲートが前記端子部に接続されたハイ側出力回路部と、複数のＮチャネル型トランジスタが直列に接続されたロー側出力回路部とを備え、前記ハイ側出力回路部のノードとロー側出力回路部の出力トランジスタのゲートと間にダミードライブ制御回路を設け、前記ダミードライブ制御回路は、ハイ側出力回路部とロー側出力回路部の両方がオフ状態へ遷移するときに一定時間ドライブすることを特徴とする。
【００２５】
さらに、前記ダミードライブ制御回路は、前記ハイ側出力回路部のノードの出力の立ち上がり時にワンショットパルスを発生するワンショットパルス発生回路と、このワンショットパルス発生回路からの出力とロー側出力回路部の出力ノードからの出力が与えられるオアゲートと、で構成することができる。
【００２６】
上記した構成によれば、端子部がＨｉからＨｉ−Ｚになったときに、ロー側出力回路部とダミードライブ制御回路を用いて、一定時間ロー側にダミードライブすることで、ＡＣ特性を改善することができる。また、不完全オフ状態でのハイ側出力回路部に流れるリーク電流も低減することができる。
【００２７】
【発明の実施の形態】
以下、この発明の実施の形態につき図面を参照して説明する。図４は、この発明の第１の実施形態にかかる出力バッファ回路を示す回路図である。尚、図２の構成と同じ構成部分に同じ符号を付す。
【００２８】
この発明の出力バッファ回路５も図４に示すように、出力用ＰＭＯＳトランジスタ５２のゲートとＰＩノード間にトレラントを構成するトランジスタが設けられている。すなわち、ＰＩノードと出力用ＰＭＯＳトランジスタ５２との間には３つのＰＭＯＳトランジスタ５１ａ、５３、５４と１つのＮＭＯＳトランジスタ５６が設けられている。ＮＭＯＳトランジスタ５６、ＰＭＯＳトランジスタ５４のゲート及びＰＭＯＳトランジスタ５３のドレインには内部電源電圧（ｉｎｔＶＣＣ）が与えられる。ＰＭＯＳトランジスタ５１ａ、５３のゲートはＮウェル抵抗５８を介して出力ノードに接続される。ＰＭＯＳトランジスタ５４のドレインが出力ノードに接続される。ＰＭＯＳトランジスタ５１ａがアナログスイッチとして機能する。この発明においては、このＰＭＯＳトランジスタ５１ａの閾値電圧（Ｖｔｈ）を通常の他のトランジスタの閾値電圧（Ｖｔｈ）より低いトランジスタ（Ｌｏｗ（低）−Ｖｔｈ）に構成している。例えば、通常のトランジスタの閾値電圧（Ｖｔｈ）が−０．６Ｖ程度とすると、このＰＭＯＳトランジスタ５１ａの閾値電圧（Ｖｔｈ）は−０．３Ｖ（ΔＶｔｈ）分低くした−０．３Ｖ程度に設定している。
【００２９】
また、出力用ＰＭＯＳトランジスタ５２と出力用ＮＭＯＳトランジスタ５７の間にはＮＭＯＳトランジスタ５５が設けられ、このＮＭＯＳトランジスタ５５のゲートには、内部電源電圧（ｉｎｔＶＣＣ）が与えられる。出力用ＰＭＯＳトランジスタ５２のソースには、内部電源電圧が与えられ、出力用ＮＭＯＳトランジスタ５７のソースは接地されている。ＮＭＯＳトランジスタ５５と出力用ＰＭＯＳトランジスタ５２との接続ノード（出力ノード）が出力端子部６に接続されている。
【００３０】
上記したＰＭＯＳトランジスタ５１ａを（Ｌｏｗ−Ｖｔｈ）トランジスタに構成する方法としては、プロセスにて閾値制御用不純物の注入、すなわち、Ｖｔｈ注入を制御することにより実現することができる。一般的には、通常トランジスタのＶｔｈ注入以外にＬｏｗ−Ｖｔｈトランジスタ専用のＶｔｈ注入を実施すればよい。
【００３１】
上記したように、ＰＭＯＳトランジスタ５１ａにＬｏｗ−Ｖｔｈトランジスタトランジスタを使用しているので、ＰＭＯＳトランジスタ５１ａが閾値電圧（−０．３Ｖ程度）を越えて完全にオン（ＯＮ）するまでの遷移時間が短くなる。また、図５に示すように、この期間は出力用ＰＭＯＳトランジスタ５２のゲート電位も３Ｖ−Ｖｔｈ（２．７Ｖ程度）となり、出力用ＰＭＯＳトランジスタ５２のソース─ドレイン間に流れるリーク電流も少ない。
【００３２】
図６に出力端子部６にｐｕｌｌ−ｄｏｗｎ抵抗を設け、出力端子部６がＨからＨｉ−Ｚ（端子フローティング時）になった時の従来の回路と本発明の回路における出力用ＰＭＯＳトランジスタ５２の不完全なＯＦＦ状態を示す。
【００３３】
上記したように、ＰＭＯＳトランジスタ５１ａが閾値電圧（−０．３Ｖ程度）を越えて完全にオン（ＯＮ）するまでの遷移時間が短くなる。また、この期間は出力用ＰＭＯＳトランジスタ５２のゲート電位も３Ｖ−Ｖｔｈ（２．７Ｖ程度）となり、出力用ＰＭＯＳトランジスタ５２のソース─ドレイン間に流れるリーク電流も少ない。このことから、図６に示すように、従来の回路の波形Ａに比べてこの発明の波形Ｂを比べれば、不完全なＯＦＦ状態の時間（ａ、ｂ）がより短くなる。
【００３４】
図７は、この発明の第２の実施形態にかかる出力バッファ回路を示す回路図である。尚、図４の構成と同じ構成部分に同じ符号を付し、ここでは異なる構成につき説明する。
【００３５】
上記した図４に示す実施形態においては、ＰＭＯＳトランジスタ５１ａをＬｏｗ−Ｖｔｈトランジスタにするために、プロセスにてＶｔｈ注入を制御することにより構成した。これに対して図７に示す実施形態は、ＰＭＯＳトランジスタ５１ｂのトランジスタ長を通常より短くすることにより、意図的にショートチャンネル状態にして実際の閾値電圧（Ｖｔｈ）を下げている。ショートチャンネル効果というのは、一般的にはトランジスタ長が短くなると実際の閾値電圧（Ｖｔｈ）が下がるという現象をいう。図８に示すように、チャネル長を短くすると、閾値電圧が下がる。この第２の実施形態では、閾値電圧を通常のトランジスタよりΔＶｔｈ（−０．３Ｖ程度）下げた状態になるチャネル長にＰＭＯＳトランジスタ５１ｂを設定している。
【００３６】
これにより、Ｌｏｗ−Ｖｔｈトランジスタというプロセスオプションを使用せずに、第１の実施形態と同様の特性を得ることができる。
【００３７】
以下、この発明の第３の実施の形態につき説明する。図９は、この発明の第３の実施形態にかかる出力バッファ回路を示す回路図である。尚、図２の構成と同じ構成部分に同じ符号を付す。
【００３８】
この第３の実施の形態にかかる出力バッファ回路５も図９に示すように、ハイ（Ｈｉ）側出力部を構成する出力用ＰＭＯＳトランジスタ５２のゲートとＰＩノード間にトレラントを構成するトランジスタが設けられている。すなわち、ＰＩノードと出力用ＰＭＯＳトランジスタ５２との間には３つのＰＭＯＳトランジスタ５１、５３、５４と１つのＮＭＯＳトランジスタ５６が設けられている。ＮＭＯＳトランジスタ５６、ＰＭＯＳトランジスタ５４のゲート及びＰＭＯＳトランジスタ５３のドレインには内部電源電圧（ｉｎｔＶＣＣ）が与えられる。ＰＭＯＳトランジスタ５１、５３のゲートはＮウェル抵抗５８を介して出力ノードに接続される。ＰＭＯＳトランジスタ５４のドレインが出力ノードに接続される。ＰＭＯＳトランジスタ５１がアナログスイッチとして機能する。
【００３９】
また、ロー（Ｌｏ）側出力部を構成する出力用ＮＭＯＳトランジスタ５７はＮＭＯＳトランジスタ５５を介して出力用ＰＭＯＳトランジスタ５２に接続されている。このＮＭＯＳトランジスタ５５のゲートには、内部電源電圧（ｉｎｔＶＣＣ）が与えられる。出力用ＰＭＯＳトランジスタ５２のソースには、内部電源電圧が与えられ、出力用ＮＭＯＳトランジスタ５７のソースは接地されている。ＮＭＯＳトランジスタ５５と出力用ＰＭＯＳトランジスタ５２との接続ノード（出力ノード）が出力端子部６に接続されている。
【００４０】
ロー側出力回路部の出力用ＮＭＯＳトランジスタ５７のゲートとハイ側出力回路部のＰＩノードとはダミードライブ制御回路６０を介して接続される。また、ロー側出力部のＮＩノードの出力もダミードライブ制御回路６０を介してロー側出力部の出力用ＮＭＯＳトランジスタ５７のゲートに与えられる。
【００４１】
このダミードライブ制御回路６０は、端子部６がＨｉからＨｉ−ｚになったときに、ｐｕｌｌ−ｄｏｗｎ抵抗より強いドライブ能力を有するロー側出力回路部を一定時間ドライブするように制御するものである。即ち、図１０の回路の波形図に示すように、端子部６がＨｉから出力バッファ回路を不使用にするＨｉ−Ｚ（ハイインピ−ダンス）状態となると、ＰＩノードの出力はＨｉに、ＮＩノードの出力はＬｏｗのままである。ダミードライブ制御回路６０から出力される信号ＮＥは、ＰＩノードの出力のＨｉへの遷移により、図１０の破線Ａで囲んだように、ロー側出力回路部を一定時間駆動する信号を生成し、出力用トランジスタ５７のゲートに与える。この信号により、ｐｕｌｌ−ｄｏｗｎ抵抗より強いドライブ能力を有するロー側出力回路部を一定時間ドライブし、端子部６の電位が急速に下がる。この結果、アナログスイッチを構成するＰＭＯＳトランジスタ５１がＶｔｈ（−０．６Ｖ程度）を越えて、図２に示すものに比べて早く完全にオン（ＯＮ）する。そして、図１１の波形に示されるように、出力用ＰＭＯＳトランジスタ５２の不完全オフ（ＯＦＦ）時間を短くすることができる。
【００４２】
また、出力用ＰＭＯＳトランジスタ５２のゲート電位が３Ｖとなり、ＰＭＯＳトランジスタ５２が完全にオフ（ＯＦＦ）することにより、この期間にＰＭＯＳトランジスタ５２のゲート電位が３Ｖ−Ｖｔｈ（２．４Ｖ程度）となり、ＰＭＯＳトランジスタ５２のソース−ドレイン間に流れるリーク電流も少なくできる。
【００４３】
図１２に、この第３の実施形態におけるダミードライブ制御回路６０の具体的回路例を示す。尚、ダミードライブ制御回路６０の具体的構成以外は図９と同じ構成であるので、ここでは説明を割愛する。
【００４４】
ダミードライブ制御回路６０は、ハイ側出力回路部のＰＩノードの出力の立ち上がり時にワンショットパルスを発生するワンショットパルス発生回路６１と、このワンショットパルス発生回路６１からの出力とロー側出力回路部のＮＩノードからの出力が与えられるオアゲート６４と、で構成されている。ワンショットパルス発生回路６１は、ナンド回路６２と奇数段のインバータ６２…で構成され、ＰＩノードの出力と、奇数段のインバータ６２…を介して与えられるＰＩノードの出力をナンド回路６２に与え、ＰＩ出力の立ち上がり時にワンショットパルスを発生する。
【００４５】
このワンショットパルス発生回路６１の出力信号と、通常の出力信号としてＮＩノードに与えられる信号ＮＩをオアゲート６４に与え、オアゲート６４からの出力信号ＮＥでロー側出力回路部のＮＭＯＳトランジスタ５７をコントロールする。
【００４６】
動作としては、通常のロー出力時には、ＮＩノードからの信号でロー側出力回路部のＮＭＯＳトランジスタ５７を動作させる。そして、端子部６がＨｉから出力バッファ回路を不使用にするＨｉ−Ｚ（ハイインピ−ダンス）状態への遷移時には、ＰＩノードの出力信号の立ち上がりで、ダミードライブ制御回路６０から発生されるワンショットパルスにより、ロー側出力回路部のＮＭＯＳトランジスタ５７を一定時間ダミードライブさせる。
【００４７】
尚、ダミードライブ動作させる時間は、外部ｐｕｌｌ−ｄｏｗｎ抵抗値とロー側出力回路部のドライブ能力等によって決定し、奇数段のインバータ６２…の段数で時間調整を行う。
【００４８】
【発明の効果】
以上説明したように、この発明によれば、出力トランジスタの不完全ＯＦＦ時間を短くすることができ、従来の回路よりＡＣ特性を改善することができる。
【図面の簡単な説明】
【図１】入出力回路の全体構成を示すブロック図である。
【図２】従来のトレラントを備えた出力バッファ回路を示す回路図である。
【図３】図２に示す回路において、端子にプルダウン抵抗が付いたときのＨからＨｉ−ｚに変化するときの特性図である。
【図４】この発明の第１の実施形態に係るトレラントを備えた出力バッファ回路を示す回路図である。
【図５】この発明の出力バッファ回路と従来の出力バッファ回路におけるゲート−ソース間電圧とドレイン電流の関係を示す特性図である。
【図６】この発明の出力バッファ回路と従来の出力バッファ回路において、出力端子部にプルダウン抵抗が付いたときのＨからＨｉ−ｚに変化するときの特性図である。
【図７】この発明の第２の実施形態に係るトレラントを備えた出力バッファ回路を示す回路図である。
【図８】チャネル長と閾値電圧の関係を示す特性図である。
【図９】この発明の第３の実施形態に係るトレラントを備えた出力バッファ回路を示す回路図である。
【図１０】この発明の第３の実施形態の動作を示す波形図である。
【図１１】この発明の第３の実施形態の出力バッファ回路において、出力端子部にプルダウン抵抗が付いたときのＨからＨｉ−ｚに変化するときの特性図である。
【図１２】この発明の第３の実施形態に係るトレラントを備えた出力バッファ回路の具体例を示す回路図である。
【符号の説明】
６ 端子
５１、５３、５４ ＰＭＯＳトランジスタ
５２ 出力用ＰＭＯＳトランジスタ
５５、５６ ＮＭＯＳトランジスタ
５７ 出力用ＮＭＯＳトランジスタ
６０ ダミードライブ制御回路
【発明の属する技術分野】
この発明は、半導体装置の入出力回路に関し、さらに詳しくは、内部電源電圧、例えば３Ｖ電源仕様より高い外部電源電圧、例えば５Ｖ入力に対応できるトレラント回路を備えた入出力回路の出力部分に関する。
【０００２】
【従来の技術】
半導体集積回路の電源電圧は５Ｖから３Ｖまたは３．３Ｖに変わりつつあるが、その過渡期においては５Ｖ駆動素子と３Ｖ駆動素子とが混在している。このような場合、自身が３Ｖで駆動される素子であっても、５Ｖの電圧が外部より印加される場合があり、その際、入出力回路の出力バッファ回路を構成するＭＯＳトランジスタの信頼性が確保されないという問題がある。
【０００３】
このような問題を解決するため、従来、図１及び図２に示されるような保護回路を伴った入出力回路（３Ｖ／５Ｖトレラント回路）が知られている。
【０００４】
図１は、入出力回路の出力バッファ回路部分の全体構成を示し、コントロール信号がインバータ３を介してナンド回路１の一方の入力に与えられる。また、ナンド回路１の他方の入力には出力信号Ｉ１が与えられる。このナンド回路１からトレラントを内蔵した出力回路５のハイ（Ｈｉ）側出力回路部を構成する出力用ＰチャネルＭＯＳ（ＰＭＯＳ）トランジスタに与えるＰＩ信号が出力される。
【０００５】
一方、コントロール信号がノア回路２の一方の入力に与えられる。また、ノア回路２の他方の入力には出力信号Ｉ１が与えられる。このノア回路１からトレラントを内蔵した出力バッファ回路５のロー（Ｌｏｗ）側出力回路部を構成する出力用ＮチャネルＭＯＳ（ＮＭＯＳ）トランジスタに与えるＮＩ信号が出力される。そして、出力端子部６に出力バッファ回路５からの出力が与えられる。
【０００６】
図２に、トレラント回路を備えた入出力回路の出力バッファ回路５の具体的構成例を示す。図２に示すように、出力用ＰＭＯＳトランジスタ５２のゲートとＰＩノード間にトレラントを構成するトランジスタが設けられている。すなわち、ＰＩノードと出力用ＰＭＯＳトランジスタ５２との間には３つのＰＭＯＳトランジスタ５１、５３、５４と１つのＮＭＯＳトランジスタ５６が設けられている。ＮＭＯＳトランジスタ５６、ＰＭＯＳトランジスタ５４のゲート及びＰＭＯＳトランジスタ５３のドレインには内部電源電圧（ｉｎｔＶＣＣ）が与えられる。ＰＭＯＳトランジスタ５１、５３のゲートはＮウェル（Ｎ−ｗｅｌｌ）抵抗５８を介して出力ノードに接続される。ＰＭＯＳトランジスタ５４のドレインが出力ノードに接続される。そして、上記ＰＭＯＳトランジスタ５１がアナログスイッチとして機能する。
【０００７】
また、出力用ＰＭＯＳトランジスタ５２と出力用ＮＭＯＳトランジスタ５７の間にはＮＭＯＳトランジスタ５５が設けられ、このＮＭＯＳトランジスタ５５のゲートには、内部電源電圧（ｉｎｔＶＣＣ）が与えられる。出力用ＰＭＯＳトランジスタ５２のソースには、内部電源電圧が与えられ、出力用ＮＭＯＳトランジスタ５７のソースは接地されている。ＮＭＯＳトランジスタ５５と出力用ＰＭＯＳトランジスタ５２との接続ノード（出力ノード）が出力端子部６に接続されている。
【０００８】
上記した図１及び図２に示す入出力回路のコントロール信号と各ノードの出力の関係を表１に示す。出力端子部６は、Ｈｉ、Ｌｏｗ、及び出力バッファ回路を不使用にするＨｉ−Ｚ（ハイインピ−ダンス）状態となる。尚、表１において、Ｈｉは３Ｖ、Ｌｏｗは０Ｖの状態を示している。
【０００９】
【表１】
次に、図２の出力バッファ回路で出力端子部６から５Ｖの高電圧が印加された場合につき説明する。図２の回路は出力バッファ回路であるので、出力端子部６から信号が入力された際、自身出力信号をドライブすることは無いので、ＰＩノードはＨｉ（３Ｖ）、ＮＩノードはＬｏｗ（０Ｖ）となっている。
【００１１】
まず、ＮＭＯＳトランジスタ側では、ＮＭＯＳトランジスタ５５があるために、１つずつのＮＭＯＳトランジスタのソース・ドレイン間電圧が低くなり、信頼性が確保される。
【００１２】
次に、ＰＭＯＳトランジスタ側では、ＰＭＯＳトランジスタ５３がオフ（ＯＦＦ）し、代わりに出力用ＰＭＯＳトランジスタ５２及びＰＭＯＳトランジスタ５４のドレインからバックゲートへ電流が流入する。この結果、ＰＭＯＳトランジスタの基板電位（Ｎ−ｗｅｌｌ電位）が５Ｖとなり、ＰＭＯＳトランジスタ５１、５３の信頼性が確保される。更に、ＰＭＯＳトランジスタ５４が設けられているために、出力ＰＭＯＳトランジスタ５２のゲート電位も５Ｖとなり、ＰＭＯＳトランジスタ５２の信頼性も確保される。加えて、ＰＭＯＳトランジスタ５１がＯＦＦ状態のため、５Ｖの電位がＰＩノード側へは伝わらず（ＮＭＯＳトランジスタ５６により３Ｖ−Ｖｔｈ（閾値電圧）となるため）、ＰＩノードの先に繋がる回路の信頼性も確保される。
【００１３】
しかしながら、図２の出力バッファ回路を内蔵する半導体装置を実機に搭載し、評価を行ったところ、出力端子部６に外付けのプルダウン（ｐｕｌｌ−ｄｏｗｎ）抵抗を設ける構成の場合に問題が発生した。すなわち、出力端子部６が通常使用（０〜３Ｖ使用）の出力Ｈから出力バッファ回路５を不使用にするＨｉ−Ｚ、即ち、端子フローティングに変更する時にＡＣ特性に問題があることが判明した。尚、最終的には、ｐｕｌｌ−ｄｏｗｎ抵抗で出力端子部６はＬｏｗ（０Ｖ）へ落ちる。
【００１４】
具体的には、図２に示すように、出力端子部６がＨからＨｉ−Ｚ（端子フローティング時）になった時、アナログスイッチとしてのＰＭＯＳトランジスタ５１が完全にオン（ＯＮ）しないため、出力用ＰＭＯＳトランジスタ５２のゲート電位が３Ｖ−Ｖｔｈ（トランジスタの閾値電圧）程度となり、ＰＭＯＳトランジスタ５２のソース─ドレイン間にリーク電流が流れる。この結果、図３に示すように、ＰＭＯＳトランジスタ５２の不完全なＯＦＦ状態が存在することになる。例えば、トランジスタの閾値電圧（Ｖｔｈ）が−０．６Ｖ程度とすると、出力端子部６がＨからＨｉ−Ｚになった時、ＰＭＯＳトランジスタ５１がＶｔｈ（−０．６Ｖ程度）を越えて完全にオン（ＯＮ）するまでの遷移時間が長い。また、この期間は、出力用ＰＭＯＳトランジスタ５２のゲート電位が３Ｖ−Ｖｔｈ（２．４Ｖ程度）となり、ＰＭＯＳトランジスタ５２に流れるリーク電流も多い。このことから、図３に示されるＰＭＯＳトランジスタ５２の不完全ＯＦＦ時間がどうしても長くなるという問題がある。最後は出力端子部６に接続されたｐｕｌｌ−ｄｏｗｎ抵抗が勝ち、Ｌ（０Ｖ）となるが、そのＡＣ特性が問題となった。
【００１５】
この不具合は、ｐｕｌｌ−ｄｏｗｎ抵抗が出力端子部６に付いた場合という条件ではあるが、従来回路のままでは、システム上重大な欠陥を招くこととなる。
【００１６】
また、トレラント回路を備えた入力回路については、種々の回路が提案されている。例えば、入力バッファの消費電力を低減し、且つ信頼性を向上させた５Ｖトレラント入力回路が提案されている（例えば、特開平１０−１３５８１８号参照）。
【００１７】
しかしながら、これら入力回路においては、端子にｐｕｌｌ−ｄｏｗｎ抵抗が付いた場合の不具合については何ら言及されていない。
【００１８】
【発明が解決しようとする課題】
上記したように、従来のトレラント回路を備えた出力バッファ回路においては、ｐｕｌｌ−ｄｏｗｎ抵抗が端子に付いた場合という条件ではあるが、システム上重大な結果を招くこととなる。
【００１９】
この発明は、上記した問題点に鑑みなされたものにして、ｐｕｌｌ−ｄｏｗｎ抵抗が出力端子部に設けられている場合においても、ＡＣ特性を改善し、不具合の発生を抑制することを目的とする。
【００２０】
【課題を解決するための手段】
この発明は、半導体内部電源電圧よりも高電圧の外部信号線に接続される端子部と、出力用Ｐチャネル型トランジスタのゲートとハイ側のノードとの間に、複数のＰチャネル型トランジスタとＰチャネル型トランジスタからなるアナログスイッチとＮチャンネル型トランジスタが設けられ、前記Ｎチャネル型トランジスタと前記複数のＰチャネル型トランジスタのうち少なくとも１つのトランジスタのゲート及び前記複数のＰチャネル型トランジスタのうちフローティングＮウェル方式のトランジスタのドレインに内部電源電圧が与えられ、前記アナログスイッチのゲート及び前記複数のＰチャネル型トランジスタのうちフローティングＮウェル方式のトランジスタのゲートが前記端子部に接続されたハイ側出力回路部と、複数のＮチャネル型トランジスタが直列に接続されたロー側出力回路部と、を備え、前記アナログスイッチのトランジスタの閾値電圧を他のトランジスタの閾値電圧より低く設定することを特徴とする。
【００２１】
前記アナログスイッチを構成するＰチャネル型トランジスタの閾値電圧は、閾値制御用不純物の注入を調整することにより設定することができる。
【００２２】
また、前記アナログスイッチを構成するＰチャネル型トランジスタのチャネル長を他のトランジスタのチャネル長より短くし、閾値電圧を他のトランジスタの閾値電圧より低く設定するように構成してもよい。
【００２３】
上記した構成によれば、アナログスイッチとしてのＰチャネル型トランジスタとして閾値電圧（Ｖｔｈ）の低いトランジスタを用いているので、アナログスイッチとしてのＰＭＯＳトランジスタが閾値電圧を超えてＯＮするまでの遷移時間が短くなる。この結果、出力用ＰＭＯＳトランジスタの不完全オフ（ＯＦＦ）時間を短くすることができる。このため、端子に外付けプルダウン抵抗が付いた場合でも即座にＨレベルからＬレベルへ電圧を落とすことができる。また、通常より閾値電圧の低いＰチャネル型トランジスタを用いるだけで構成でき、回路規模を大きくすることなく不完全ＯＦＦ時間を短くすることができる。
【００２４】
また、この発明は、半導体内部電源電圧よりも高電圧の外部信号線に接続される端子部と、出力用Ｐチャネル型トランジスタのゲートとハイ側のノードとの間に、複数のＰチャネル型トランジスタとＰチャネル型トランジスタからなるアナログスイッチとＮチャンネル型トランジスタが設けられ、前記Ｎチャネル型トランジスタと前記複数のＰチャネル型トランジスタのうち少なくとも１つのトランジスタのゲート及び前記複数のＰチャネル型トランジスタのうちフローティングＮウェル方式のトランジスタのドレインに内部電源電圧が与えられ、前記アナログスイッチのゲート及び前記複数のＰチャネル型トランジスタのうちフローティングＮウェル方式のトランジスタのゲートが前記端子部に接続されたハイ側出力回路部と、複数のＮチャネル型トランジスタが直列に接続されたロー側出力回路部とを備え、前記ハイ側出力回路部のノードとロー側出力回路部の出力トランジスタのゲートと間にダミードライブ制御回路を設け、前記ダミードライブ制御回路は、ハイ側出力回路部とロー側出力回路部の両方がオフ状態へ遷移するときに一定時間ドライブすることを特徴とする。
【００２５】
さらに、前記ダミードライブ制御回路は、前記ハイ側出力回路部のノードの出力の立ち上がり時にワンショットパルスを発生するワンショットパルス発生回路と、このワンショットパルス発生回路からの出力とロー側出力回路部の出力ノードからの出力が与えられるオアゲートと、で構成することができる。
【００２６】
上記した構成によれば、端子部がＨｉからＨｉ−Ｚになったときに、ロー側出力回路部とダミードライブ制御回路を用いて、一定時間ロー側にダミードライブすることで、ＡＣ特性を改善することができる。また、不完全オフ状態でのハイ側出力回路部に流れるリーク電流も低減することができる。
【００２７】
【発明の実施の形態】
以下、この発明の実施の形態につき図面を参照して説明する。図４は、この発明の第１の実施形態にかかる出力バッファ回路を示す回路図である。尚、図２の構成と同じ構成部分に同じ符号を付す。
【００２８】
この発明の出力バッファ回路５も図４に示すように、出力用ＰＭＯＳトランジスタ５２のゲートとＰＩノード間にトレラントを構成するトランジスタが設けられている。すなわち、ＰＩノードと出力用ＰＭＯＳトランジスタ５２との間には３つのＰＭＯＳトランジスタ５１ａ、５３、５４と１つのＮＭＯＳトランジスタ５６が設けられている。ＮＭＯＳトランジスタ５６、ＰＭＯＳトランジスタ５４のゲート及びＰＭＯＳトランジスタ５３のドレインには内部電源電圧（ｉｎｔＶＣＣ）が与えられる。ＰＭＯＳトランジスタ５１ａ、５３のゲートはＮウェル抵抗５８を介して出力ノードに接続される。ＰＭＯＳトランジスタ５４のドレインが出力ノードに接続される。ＰＭＯＳトランジスタ５１ａがアナログスイッチとして機能する。この発明においては、このＰＭＯＳトランジスタ５１ａの閾値電圧（Ｖｔｈ）を通常の他のトランジスタの閾値電圧（Ｖｔｈ）より低いトランジスタ（Ｌｏｗ（低）−Ｖｔｈ）に構成している。例えば、通常のトランジスタの閾値電圧（Ｖｔｈ）が−０．６Ｖ程度とすると、このＰＭＯＳトランジスタ５１ａの閾値電圧（Ｖｔｈ）は−０．３Ｖ（ΔＶｔｈ）分低くした−０．３Ｖ程度に設定している。
【００２９】
また、出力用ＰＭＯＳトランジスタ５２と出力用ＮＭＯＳトランジスタ５７の間にはＮＭＯＳトランジスタ５５が設けられ、このＮＭＯＳトランジスタ５５のゲートには、内部電源電圧（ｉｎｔＶＣＣ）が与えられる。出力用ＰＭＯＳトランジスタ５２のソースには、内部電源電圧が与えられ、出力用ＮＭＯＳトランジスタ５７のソースは接地されている。ＮＭＯＳトランジスタ５５と出力用ＰＭＯＳトランジスタ５２との接続ノード（出力ノード）が出力端子部６に接続されている。
【００３０】
上記したＰＭＯＳトランジスタ５１ａを（Ｌｏｗ−Ｖｔｈ）トランジスタに構成する方法としては、プロセスにて閾値制御用不純物の注入、すなわち、Ｖｔｈ注入を制御することにより実現することができる。一般的には、通常トランジスタのＶｔｈ注入以外にＬｏｗ−Ｖｔｈトランジスタ専用のＶｔｈ注入を実施すればよい。
【００３１】
上記したように、ＰＭＯＳトランジスタ５１ａにＬｏｗ−Ｖｔｈトランジスタトランジスタを使用しているので、ＰＭＯＳトランジスタ５１ａが閾値電圧（−０．３Ｖ程度）を越えて完全にオン（ＯＮ）するまでの遷移時間が短くなる。また、図５に示すように、この期間は出力用ＰＭＯＳトランジスタ５２のゲート電位も３Ｖ−Ｖｔｈ（２．７Ｖ程度）となり、出力用ＰＭＯＳトランジスタ５２のソース─ドレイン間に流れるリーク電流も少ない。
【００３２】
図６に出力端子部６にｐｕｌｌ−ｄｏｗｎ抵抗を設け、出力端子部６がＨからＨｉ−Ｚ（端子フローティング時）になった時の従来の回路と本発明の回路における出力用ＰＭＯＳトランジスタ５２の不完全なＯＦＦ状態を示す。
【００３３】
上記したように、ＰＭＯＳトランジスタ５１ａが閾値電圧（−０．３Ｖ程度）を越えて完全にオン（ＯＮ）するまでの遷移時間が短くなる。また、この期間は出力用ＰＭＯＳトランジスタ５２のゲート電位も３Ｖ−Ｖｔｈ（２．７Ｖ程度）となり、出力用ＰＭＯＳトランジスタ５２のソース─ドレイン間に流れるリーク電流も少ない。このことから、図６に示すように、従来の回路の波形Ａに比べてこの発明の波形Ｂを比べれば、不完全なＯＦＦ状態の時間（ａ、ｂ）がより短くなる。
【００３４】
図７は、この発明の第２の実施形態にかかる出力バッファ回路を示す回路図である。尚、図４の構成と同じ構成部分に同じ符号を付し、ここでは異なる構成につき説明する。
【００３５】
上記した図４に示す実施形態においては、ＰＭＯＳトランジスタ５１ａをＬｏｗ−Ｖｔｈトランジスタにするために、プロセスにてＶｔｈ注入を制御することにより構成した。これに対して図７に示す実施形態は、ＰＭＯＳトランジスタ５１ｂのトランジスタ長を通常より短くすることにより、意図的にショートチャンネル状態にして実際の閾値電圧（Ｖｔｈ）を下げている。ショートチャンネル効果というのは、一般的にはトランジスタ長が短くなると実際の閾値電圧（Ｖｔｈ）が下がるという現象をいう。図８に示すように、チャネル長を短くすると、閾値電圧が下がる。この第２の実施形態では、閾値電圧を通常のトランジスタよりΔＶｔｈ（−０．３Ｖ程度）下げた状態になるチャネル長にＰＭＯＳトランジスタ５１ｂを設定している。
【００３６】
これにより、Ｌｏｗ−Ｖｔｈトランジスタというプロセスオプションを使用せずに、第１の実施形態と同様の特性を得ることができる。
【００３７】
以下、この発明の第３の実施の形態につき説明する。図９は、この発明の第３の実施形態にかかる出力バッファ回路を示す回路図である。尚、図２の構成と同じ構成部分に同じ符号を付す。
【００３８】
この第３の実施の形態にかかる出力バッファ回路５も図９に示すように、ハイ（Ｈｉ）側出力部を構成する出力用ＰＭＯＳトランジスタ５２のゲートとＰＩノード間にトレラントを構成するトランジスタが設けられている。すなわち、ＰＩノードと出力用ＰＭＯＳトランジスタ５２との間には３つのＰＭＯＳトランジスタ５１、５３、５４と１つのＮＭＯＳトランジスタ５６が設けられている。ＮＭＯＳトランジスタ５６、ＰＭＯＳトランジスタ５４のゲート及びＰＭＯＳトランジスタ５３のドレインには内部電源電圧（ｉｎｔＶＣＣ）が与えられる。ＰＭＯＳトランジスタ５１、５３のゲートはＮウェル抵抗５８を介して出力ノードに接続される。ＰＭＯＳトランジスタ５４のドレインが出力ノードに接続される。ＰＭＯＳトランジスタ５１がアナログスイッチとして機能する。
【００３９】
また、ロー（Ｌｏ）側出力部を構成する出力用ＮＭＯＳトランジスタ５７はＮＭＯＳトランジスタ５５を介して出力用ＰＭＯＳトランジスタ５２に接続されている。このＮＭＯＳトランジスタ５５のゲートには、内部電源電圧（ｉｎｔＶＣＣ）が与えられる。出力用ＰＭＯＳトランジスタ５２のソースには、内部電源電圧が与えられ、出力用ＮＭＯＳトランジスタ５７のソースは接地されている。ＮＭＯＳトランジスタ５５と出力用ＰＭＯＳトランジスタ５２との接続ノード（出力ノード）が出力端子部６に接続されている。
【００４０】
ロー側出力回路部の出力用ＮＭＯＳトランジスタ５７のゲートとハイ側出力回路部のＰＩノードとはダミードライブ制御回路６０を介して接続される。また、ロー側出力部のＮＩノードの出力もダミードライブ制御回路６０を介してロー側出力部の出力用ＮＭＯＳトランジスタ５７のゲートに与えられる。
【００４１】
このダミードライブ制御回路６０は、端子部６がＨｉからＨｉ−ｚになったときに、ｐｕｌｌ−ｄｏｗｎ抵抗より強いドライブ能力を有するロー側出力回路部を一定時間ドライブするように制御するものである。即ち、図１０の回路の波形図に示すように、端子部６がＨｉから出力バッファ回路を不使用にするＨｉ−Ｚ（ハイインピ−ダンス）状態となると、ＰＩノードの出力はＨｉに、ＮＩノードの出力はＬｏｗのままである。ダミードライブ制御回路６０から出力される信号ＮＥは、ＰＩノードの出力のＨｉへの遷移により、図１０の破線Ａで囲んだように、ロー側出力回路部を一定時間駆動する信号を生成し、出力用トランジスタ５７のゲートに与える。この信号により、ｐｕｌｌ−ｄｏｗｎ抵抗より強いドライブ能力を有するロー側出力回路部を一定時間ドライブし、端子部６の電位が急速に下がる。この結果、アナログスイッチを構成するＰＭＯＳトランジスタ５１がＶｔｈ（−０．６Ｖ程度）を越えて、図２に示すものに比べて早く完全にオン（ＯＮ）する。そして、図１１の波形に示されるように、出力用ＰＭＯＳトランジスタ５２の不完全オフ（ＯＦＦ）時間を短くすることができる。
【００４２】
また、出力用ＰＭＯＳトランジスタ５２のゲート電位が３Ｖとなり、ＰＭＯＳトランジスタ５２が完全にオフ（ＯＦＦ）することにより、この期間にＰＭＯＳトランジスタ５２のゲート電位が３Ｖ−Ｖｔｈ（２．４Ｖ程度）となり、ＰＭＯＳトランジスタ５２のソース−ドレイン間に流れるリーク電流も少なくできる。
【００４３】
図１２に、この第３の実施形態におけるダミードライブ制御回路６０の具体的回路例を示す。尚、ダミードライブ制御回路６０の具体的構成以外は図９と同じ構成であるので、ここでは説明を割愛する。
【００４４】
ダミードライブ制御回路６０は、ハイ側出力回路部のＰＩノードの出力の立ち上がり時にワンショットパルスを発生するワンショットパルス発生回路６１と、このワンショットパルス発生回路６１からの出力とロー側出力回路部のＮＩノードからの出力が与えられるオアゲート６４と、で構成されている。ワンショットパルス発生回路６１は、ナンド回路６２と奇数段のインバータ６２…で構成され、ＰＩノードの出力と、奇数段のインバータ６２…を介して与えられるＰＩノードの出力をナンド回路６２に与え、ＰＩ出力の立ち上がり時にワンショットパルスを発生する。
【００４５】
このワンショットパルス発生回路６１の出力信号と、通常の出力信号としてＮＩノードに与えられる信号ＮＩをオアゲート６４に与え、オアゲート６４からの出力信号ＮＥでロー側出力回路部のＮＭＯＳトランジスタ５７をコントロールする。
【００４６】
動作としては、通常のロー出力時には、ＮＩノードからの信号でロー側出力回路部のＮＭＯＳトランジスタ５７を動作させる。そして、端子部６がＨｉから出力バッファ回路を不使用にするＨｉ−Ｚ（ハイインピ−ダンス）状態への遷移時には、ＰＩノードの出力信号の立ち上がりで、ダミードライブ制御回路６０から発生されるワンショットパルスにより、ロー側出力回路部のＮＭＯＳトランジスタ５７を一定時間ダミードライブさせる。
【００４７】
尚、ダミードライブ動作させる時間は、外部ｐｕｌｌ−ｄｏｗｎ抵抗値とロー側出力回路部のドライブ能力等によって決定し、奇数段のインバータ６２…の段数で時間調整を行う。
【００４８】
【発明の効果】
以上説明したように、この発明によれば、出力トランジスタの不完全ＯＦＦ時間を短くすることができ、従来の回路よりＡＣ特性を改善することができる。
【図面の簡単な説明】
【図１】入出力回路の全体構成を示すブロック図である。
【図２】従来のトレラントを備えた出力バッファ回路を示す回路図である。
【図３】図２に示す回路において、端子にプルダウン抵抗が付いたときのＨからＨｉ−ｚに変化するときの特性図である。
【図４】この発明の第１の実施形態に係るトレラントを備えた出力バッファ回路を示す回路図である。
【図５】この発明の出力バッファ回路と従来の出力バッファ回路におけるゲート−ソース間電圧とドレイン電流の関係を示す特性図である。
【図６】この発明の出力バッファ回路と従来の出力バッファ回路において、出力端子部にプルダウン抵抗が付いたときのＨからＨｉ−ｚに変化するときの特性図である。
【図７】この発明の第２の実施形態に係るトレラントを備えた出力バッファ回路を示す回路図である。
【図８】チャネル長と閾値電圧の関係を示す特性図である。
【図９】この発明の第３の実施形態に係るトレラントを備えた出力バッファ回路を示す回路図である。
【図１０】この発明の第３の実施形態の動作を示す波形図である。
【図１１】この発明の第３の実施形態の出力バッファ回路において、出力端子部にプルダウン抵抗が付いたときのＨからＨｉ−ｚに変化するときの特性図である。
【図１２】この発明の第３の実施形態に係るトレラントを備えた出力バッファ回路の具体例を示す回路図である。
【符号の説明】
６ 端子
５１、５３、５４ ＰＭＯＳトランジスタ
５２ 出力用ＰＭＯＳトランジスタ
５５、５６ ＮＭＯＳトランジスタ
５７ 出力用ＮＭＯＳトランジスタ
６０ ダミードライブ制御回路
Claims (5)
- 半導体内部電源電圧よりも高電圧の外部信号線に接続される端子部と、出力用Ｐチャネル型トランジスタのゲートとハイ側のノードとの間に、複数のＰチャネル型トランジスタとＰチャネル型トランジスタからなるアナログスイッチとＮチャンネル型トランジスタが設けられ、前記Ｎチャネル型トランジスタと前記複数のＰチャネル型トランジスタのうち少なくとも１つのトランジスタのゲート及び前記複数のＰチャネル型トランジスタのうちフローティングＮウェル方式のトランジスタのドレインに内部電源電圧が与えられ、前記アナログスイッチのゲート及び前記複数のＰチャネル型トランジスタのうちフローティングＮウェル方式のトランジスタのゲートが前記端子部に接続されたハイ側出力回路部と、複数のＮチャネル型トランジスタが直列に接続されたロー側出力回路部と、を備え、前記アナログスイッチのトランジスタの閾値電圧を他のトランジスタの閾値電圧より低く設定することを特徴とする半導体装置の入出力回路。
- 前記アナログスイッチを構成するＰチャネル型トランジスタの閾値電圧は、閾値制御用不純物の注入を調整することにより設定されることを特徴とする請求項１に記載の半導体装置の入出力回路。
- 前記アナログスイッチを構成するＰチャネル型トランジスタのチャネル長を他のトランジスタのチャネル長より短くし、閾値電圧を他のトランジスタの閾値電圧より低く設定することを特徴とする請求項１に記載の半導体装置の入出力回路。
- 半導体内部電源電圧よりも高電圧の外部信号線に接続される端子部と、出力用Ｐチャネル型トランジスタのゲートとハイ側のノードとの間に、複数のＰチャネル型トランジスタとＰチャネル型トランジスタからなるアナログスイッチとＮチャンネル型トランジスタが設けられ、前記Ｎチャネル型トランジスタと前記複数のＰチャネル型トランジスタのうち少なくとも１つのトランジスタのゲート及び前記複数のＰチャネル型トランジスタのうちフローティングＮウェル方式のトランジスタのドレインに内部電源電圧が与えられ、前記アナログスイッチのゲート及び前記複数のＰチャネル型トランジスタのうちフローティングＮウェル方式のトランジスタのゲートが前記端子部に接続されたハイ側出力回路部と、複数のＮチャネル型トランジスタが直列に接続されたロー側出力回路部とを備え、前記ハイ側出力回路部のノードとロー側出力回路部の出力トランジスタのゲートと間にダミードライブ制御回路を設け、前記ダミードライブ制御回路は、ハイ側出力回路部とロー側出力回路部の両方がオフ状態へ遷移するときに一定時間ドライブすることを特徴とする半導体装置の入出力回路。
- 前記ダミードライブ制御回路は、前記ハイ側出力回路部のノードの出力の立ち上がり時にワンショットパルスを発生するワンショットパルス発生回路と、このワンショットパルス発生回路からの出力とロー側出力回路部の出力ノードからの出力が与えられるオアゲートと、で構成されていることを特徴とする請求項４に記載の半導体装置の入出力回路。
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