JP2995396B2

JP2995396B2 - Ｃｒ発振回路

Info

Publication number: JP2995396B2
Application number: JP9292916A
Authority: JP
Inventors: 浩和吉澤; 健一小林
Original assignee: セイコーインスツルメンツ株式会社
Priority date: 1997-10-24
Filing date: 1997-10-24
Publication date: 1999-12-27
Anticipated expiration: 2017-10-24
Also published as: US5982247A; JPH11127059A

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、電圧依存性の大き
い容量を用いたＣＲ発振回路に関する。

【０００２】

【従来の技術】従来のＣＲ発振回路の構成の例を図１２
に示す。内部端子２１がハイレベルからローレベルに変
わった時を考える。このとき内部端子２７はハイレベル
になる。そして内部端子２１の電位の急激な下降を受け
て、内部端子２１と内部端子１９の間に接続された容量
１０の一方の端子１９側の電位が急に下降する。その
後、抵抗７と容量１０のＣＲ時定数にしたがって内部端
子１９の電位はしだいに上昇する。そして内部端子１９
の電位がインバータ１のしきい値電圧を越えたときに、
インバータ１が反転し内部端子２０の電位はローレベル
になる。それにより、内部端子２１の電位はハイレベル
になり、内部端子２７の電位はローレベルになる。この
とき内部端子２１の電位の急激な上昇を受けて、内部端
子２１と内部端子１９の間に接続された容量１０の一方
の端子１９側の電位が急に上昇する。内部端子２７の電
位がローレベルになったことにより、CR時定数で内部端
子１９の電位はしだいに下降していく。そしてインバー
タ１のしきい値電圧を越えたところで、インバータ１が
反転し内部端子２０の電位はハイレベルになる。それに
より、内部端子２１の電位はローレベルになり、内部端
子２７はハイレベルになる。図１２の回路はこれらの動
作を繰り返して、ＣＲ時定数によって決定される周波数
で発振する。

【０００３】

【発明が解決しようとする課題】しかし従来のＣＲ発振
回路では、電圧依存性の大きい容量、たとえばMOS容量
を用いると容量間の電圧によって容量値が一定しないた
め、発振周波数が狙い通りにえられないという問題点が
あった。

【０００４】

【課題を解決するための手段】上記問題点を解決するた
めに、この発明は、容量の電圧依存性を補償するために
２つの容量を逆向きに直列に接続し、さらに１つのMOSF
ETを接続して、２つの容量に常にバイアス電圧が加わる
構成とした。もしくは、容量の電圧依存性を補償するた
めに、２つの容量を逆向きに直列に接続し、２つのスイ
ッチと１つの容量を接続して、２つの容量に常にバイア
ス電圧が加わる構成とした。上記のように構成された回
路では、容量が電圧依存性の小さい領域でのみ動作する
ため、容量間の電圧にかかわらず容量の値をほぼ一定に
することができ、発振周波数を狙い通りにすることがで
きる。

【０００５】

【発明の実施の形態】本発明は、容量の持つ大きな電圧
依存性がＣＲ発振器の周波数がばらつくのを防ぐため
に、２つのMOS容量を逆向きに直列に接続し、さらにそ
の接続点にトランジスタを介してバイアス電圧を与え、
常に２つのMOS容量の電圧依存性を互いに打ち消し合っ
て動作するように構成した。

【０００６】上記MOS容量は、ｎウエル中のｎ型拡散領
域を底面電極、ゲート電極を上面電極とするＭＯＳ容量
であることが電圧依存性を小さくするうえで望ましい。
さらに、上記上面電極には底面電極に対して正の電圧を
加えることにより、MOS容量が電圧依存性の小さい蓄積
領域で動作するため、より小さいバイアス電圧から容量
値を一定にすることができる。

【０００７】そして正のバイアス電圧として正の電源電
圧を用いれば定電圧回路を用いる必要がなくなり回路を
簡略化できるためさらに好ましい。２つの容量の接続点
にはトランジスタを介して正のバイアス電圧を印加する
が、容量の底面電極の電位がハイレベルになったときは
トランジスタをオフしたい。そうすることによって容量
に正のバイアス電圧を印加することですでに蓄えられた
電荷が失われないようにすることができるからである。
そのためにはトランジスタにＮＭＯＳを用いるのが好ま
しい。なぜなら、ＮＭＯＳトランジスタはソースがゲー
トよりも高い電位の時はオフするからである。

【０００８】さらに、上記ＮＭＯＳトランジスタのゲー
トとドレインを短絡することによってＮＭＯＳトランジ
スタのゲート端子に制御クロックを与える必要がなくな
り回路を簡略化できるため都合がよい。抵抗に外付け抵
抗を用いるときは、静電破壊を防ぐため内部抵抗を２つ
用いてインバータのゲートを保護するとよい。

【０００９】逆向きに直列に接続した２つの容量の接続
点に、２つのスイッチと容量からなるスイッチトキャパ
シタ回路を介して正のバイアス電圧を印加することもで
きる。このような構成を取ることで、容量の底面電極の
電位がハイレベルになる前に容量の上面電極に接続され
たトランジスタをオフすることができる。それにより、
容量に正のバイアス電圧を印加することですでに蓄えら
れた電荷が失われないようにすることができる。

【００１０】さらに、直列接続したインバータ回路の数
を増やすことによって、第１のインバータ回路の出力の
変化と第４のインバータ回路の出力の変化との間に遅延
を生じるため、前記容量の底面電極の電位がハイレベル
になる前に容量の上面電極に接続されたトランジスタを
より確実にオフすることができ都合がよい。

【００１１】

【実施例】以下に、この発明の実施例を図面に基づいて
説明する。図１は、この発明によるＣＲ発振回路の構成
図である。図１において、直流バイアス電圧３０は正の
バイアス電圧ＶＤＤ＝５Ｖとする。図１において用いら
れるMOS 容量１０、１１の断面図を図２に示す。ｎ型拡
散領域３７、３８がｎ- ウエルの中に形成されていてこ
の容量の底面電極になる。一方、ポリシリコンゲート３
６が上面電極に相当する。

【００１２】図１において内部端子１９、２１がローレ
ベル (０Ｖ) のとき、内部端子２２は VDD ー VT＝４Ｖ
にバイアスされる。したがって、MOS 容量１０、１１は
それぞれ４Ｖのバイアス電圧を持つ。内部端子１９が０
Ｖから徐々に増加してインバータ１のしきい値電圧( 約
２. ５Ｖ) を越えると、インバータ１の出力が反転して
内部端子２０がローレベル (０Ｖ）、内部端子２１がハ
イレベル (５Ｖ) 、内部端子２５がローレベル (０Ｖ）
になる。内部端子２２は VDD - VT ＝４Ｖにプリバイア
スされており、この電位はNMOSFET１４がオンオフする
臨界点である。したがって、内部端子２１の電位の急激
な変化を受けて少しでも内部端子２２の電位があがる
と、NMOSFET１４はオフする。そして、内部端子２２の
電位は内部端子２１の電位の増加とともに上昇する。内
部端子２１がＶＤＤ（５Ｖ）まで上昇すると、内部端子
２２は約１０V まで上昇する。すると、内部端子２２の
電位の急激な変化を受けて、容量の一端に接続された内
部端子１９の電位も約７Ｖまで急激に上昇し、その後は
ＣＲ時定数の影響で徐々に下降する。内部端子１９の電
位が減少するにつれ、内部端子２２の電位も徐々に減少
していく。そして、内部端子１９の電位がインバータ１
のしきい値電圧( 約２. ５Ｖ) より下がると、インバー
タ１の出力が反転して内部端子２０がハイレベル (５
Ｖ) 、内部端子２１がローレベル (０Ｖ）、内部端子２
５がハイレベル (５Ｖ) になる。内部端子２１の電位の
急激な減少を受けて、内部端子２２の電位は約４V まで
減少する。同時に内部端子１９の電位も- １Ｖまで下が
る。その後はＣＲ時定数の影響で内部端子１９の電位は
徐々に上昇する。

【００１３】このように回路の動作中、２つのMOS 容量
１０、１１には常に正のバイアス電圧がかかり、MOS 容
量１０、１１は常に電圧依存性の小さい蓄積領域で動作
する。さらに２つのMOS 容量１０、１１は、一方の容量
値が増加すると、他方の容量値が減少するように働くた
め、この直列接続された全体の容量値は互いの非線形性
が相殺されて、ほぼ一定となる。

【００１４】１つ注意すべきことは、MOS 容量１０、１
１の向きである。MOS 容量１０、１１の底面には比較的
大きな非線形の寄生容量があるので、この底面が高イン
ピーダンス端子に接続されるのを避ける必要がある。そ
のため、図１のようにMOS 容量１０、１１のゲート電極
同士を接続する回路構成が望ましい。図３にパワーセー
ブモード付きＣＲ発振回路の構成図を示す。パワーセー
ブモード端子２８がハイレベルの時は、クロックドイン
バータ３１、３２、３３はオフ状態になり、同時にNAND
回路２９の出力はハイレベルに固定される。パワーモー
ド端子２８がローレベルの時は、クロックドインバータ
３１、３２、３３およびNAND回路２９はインバータとし
て動作するため、図１の回路と同様の発振を行う。

【００１５】図４に外付け抵抗付きＣＲ発振回路の構成
図を示す。インバータ１、４のゲート酸化膜が静電破壊
されるのを防ぐため、外部抵抗７に加えて内部抵抗８、
９が挿入されている。回路動作は、図１の回路と全く同
じになる。図５に外付け抵抗およびパワーセーブモード
付きＣＲ発振回路の構成図を示す。静電破壊を防ぐため
の抵抗８、９とパワーセーブモードのためのインバータ
４、クロックドインバータ３１、３２、３３およびNAND
回路２９が備わっている。回路動作は図３の回路と同様
になる。

【００１６】図６にＣＲ発振回路の他の実現方法の一例
の構成図を示す。本回路ではMOS 容量１０、１１の電圧
依存性の補償に、容量１２、NMOSFET１４及びPMOSFET１
５からなるスイッチトキャパシタ回路が用いられてい
る。回路動作は図１と同様である。内部端子１９と内部
端子２１がローレベルのときにNMOSFET１４がオンにな
って内部端子２２をハイレベルにバイアスし、内部端子
１９と内部端子２１がハイレベルのときにNMOSFET１４
がオフになって内部端子２２をハイインピーダンス端子
にすることにより、直列接続された２つの容量は常に正
のバイアス電圧を持ち蓄積領域で動作する。

【００１７】図７に外付け抵抗付きＣＲ発振回路の構成
図を示す。インバータ１、４のゲート酸化膜が静電破壊
されるのを防ぐため、抵抗８、９が挿入されている。回
路動作は、図６の回路と全く同じになる。図８に外付け
抵抗およびパワーセーブモード付きＣＲ発振回路の構成
図を示す。静電破壊を防ぐための抵抗８、９とパワーセ
ーブモードのためのインバータ４、クロックドインバー
タ３１、３２、３３およびNAND回路２９が備わってい
る。パワーモード端子２８がハイレベルの時は、クロッ
クドインバータ３１、３２、３３はオフ状態になり、同
時にNAND回路２９の出力はハイレベルに固定される。パ
ワーセーブモード端子２８がローレベルの時は、クロッ
クドインバータ３１、３２、３３およびNAND回路２９は
インバータとして動作するため、図６の回路と同様の発
振を行う。

【００１８】図９にＣＲ発振回路の他の実現方法の一例
を示す。もしも、内部端子２１がローレベルからハイレ
ベルに変化するときにNMOSFET１４がオンしたままでい
ると、プリバイアスされた電荷が失われてしまい、容量
１０、１１のバイアス電圧の減少につながる。これを防
ぐために、この回路では内部端子２０と内部端子２１の
間に遅延を持たせている。これにより、内部端子２１の
電位が変化する前にNMOSFET １４を完全にオフさせるこ
とができる。

【００１９】図１０に外付け抵抗付きＣＲ発振回路の構
成図を示す。インバータ１、６のゲート酸化膜が静電破
壊されるのを防ぐため、抵抗８、９が挿入されている。
回路動作は、図９の回路と全く同じになる。図１１に外
付け抵抗およびパワーセーブモード付きＣＲ発振回路の
構成図を示す。静電破壊を防ぐための抵抗８、９とパワ
ーセーブモードのためのインバータ４、クロックドイン
バータ３１、３２、３３およびNAND回路２９が備わって
いる。パワーセーブモード端子２８がハイレベルの時
は、クロックドインバータ３１、３２、３３はオフ状態
になり、同時にNAND回路２９の出力はハイレベルに固定
される。パワーモード端子２８がローレベルの時は、ク
ロックドインバータ３１、３２、３３およびNAND回路２
９はインバータとして動作するため、図９の回路と同様
の発振を行う。

【００２０】

【発明の効果】本発明は、容量の持つ大きな電圧依存性
がＣＲ発振器の周波数がばらつくのを防ぐために、２つ
のMOS容量を逆向きに直列に接続し、さらにその接続点
にトランジスタを介してバイアス電圧を与えることによ
り、常に２つのMOS容量の電圧依存性を互いに打ち消し
合って動作する。そして、容量が電圧依存性の小さい領
域でのみ動作するため、容量の値をほぼ一定にすること
ができ、電圧依存性の小さい容量を持たないような基本
的なデジタルCMOSプロセスでも狙い通りの発振周波数を
持つＣＲ発振回路を実現することができ、従来の方法に
比べてコストを下げることができるという効果がある。

【００２１】上記MOS容量は、ｎウエル中のｎ型拡散領
域を底面電極、ゲート電極を上面電極とするＭＯＳ容量
であるために他のMOS 容量に比べて電圧依存性が小さく
なる。さらに、上記上面電極には底面電極に対して正の
電圧を加えることにより、MOS 容量が電圧依存性の小さ
い蓄積領域で動作するため、より小さいバイアス電圧か
ら容量値を一定になる。

【００２２】そして正のバイアス電圧として正の電源電
圧を用いれば定電圧回路を用いる必要がなくなり回路を
簡略化できる。２つの容量の接続点にはＮＭＯＳトラン
ジスタを介して正のバイアス電圧を印加することによ
り、容量の底面電極の電位がハイレベルになったときは
トランジスタがオフするため、容量にすでに蓄えられた
電荷が失われないようにすることができる。

【００２３】さらに、上記ＮＭＯＳトランジスタのゲー
トとドレインを短絡することによってＮＭＯＳトランジ
スタのゲート端子に制御クロックを与える必要がなくな
り回路を簡略化できる。抵抗に外付け抵抗を用いるとき
は、静電破壊を防ぐため内部抵抗を２つ用いることによ
りインバータのゲートを保護できる。

【００２４】逆向きに直列に接続した２つの容量の接続
点に、２つのスイッチと容量からなるスイッチトキャパ
シタ回路を介して正のバイアス電圧を印加する構成を取
ることで、容量の底面電極の電位がハイレベルになる前
に容量の上面電極に接続されたトランジスタをオフする
ことができる。それにより、容量に正のバイアス電圧を
印加することですでに蓄えられた電荷が失われないよう
にすることができる。

【００２５】さらに、直列接続したインバータ回路の数
を増やすことによって、第１のインバータ回路の出力の
変化と第４のインバータ回路の出力の変化との間に遅延
を生じるため、前記容量の底面電極の電位がハイレベル
になる前に容量の上面電極に接続されたトランジスタを
より確実にオフすることができ、容量にすでに蓄えられ
た電荷が失われないようにすることができる。

【図面の簡単な説明】

【図１】本発明のＣＲ発振回路の構成図である。

【図２】本発明で用いられるMOS 容量の構成図である。

【図３】本発明のパワーセーブモード付きＣＲ発振回路
の構成図である。

【図４】本発明の外付け抵抗付きＣＲ発振回路の構成図
である。

【図５】本発明の外付け抵抗およびパワーセーブモード
付きＣＲ発振回路の構成図である。

【図６】本発明のＣＲ発振回路の構成図である。

【図７】本発明の外付け抵抗付きＣＲ発振回路の構成図
である。

【図８】本発明の外付け抵抗およびパワーセーブモード
付きＣＲ発振回路の構成図である。

【図９】本発明のＣＲ発振回路の構成図である。

【図１０】本発明の外付け抵抗付きＣＲ発振回路の構成
図である。

【図１１】本発明の外付け抵抗およびパワーセーブモー
ド付きＣＲ発振回路の構成図である。

【図１２】従来のＣＲ発振回路の構成図である。

【符号の説明】１、２、３、４、５、６インバ
ータ回路７、８、９抵抗１０、１１、１２、１３容量１４ NMOS
FET １５ PMOS
FET １６、１７外部
端子１８出力
端子１９、２０、２１、２２、２３、２４、２５、２６、２
７内部端子２８パワ
ーセーブ端子２９ NAND
回路３０直流
バイアス電圧３１、３２、３３、３４、３５クロ
ックドインバータ回路３６ポリ
シリコンゲート３７、３８ｎ型
拡散領域３９ｎウ
エル

Claims

(57)【特許請求の範囲】

【請求項１】順次直列に接続された第1 から第３まで
のインバータ回路と、前記第３のインバータ回路の出力
端子に接続されたゲート回路と、一端が前記第３のイン
バータ回路の出力端子と前記第１のインバータ回路の入
力端子との間に接続された第１の抵抗と、一端が前記第
２のインバータ回路の出力端子に接続された第１の容量
と、前記第１の容量の他の一端と前記第１のインバータ
回路の入力端子との間に接続された第２の容量と、前記
第１の容量と前記第２の容量の接続点と直流バイアス電
圧印加手段との間に接続されたMOS トランジスタとを具
備し、前記第１と第２の容量は、ｎウエル中のｎ型拡散
領域を底面電極、ゲート電極を上面電極とするＭＯＳ容
量であって、前記底面電極に対して前記直流バイアス電
圧印加手段により、正のバイアス電圧を前記上面電圧に
加える構成としたことを特徴とするＣＲ発振回路。
【請求項２】直流バイアス電圧を正の電源電圧で構成
する請求項１記載のＣＲ発振回路。
【請求項３】 MOS トランジスタをNMOSトランジスタで
構成する請求項１記載のＣＲ発振回路。
【請求項４】前記MOS トランジスタをゲート端子とド
レイン端子を短絡接続したダイオード接続とする請求項
３記載のＣＲ発振回路。
【請求項５】順次直列に接続された第1 から第３まで
のインバータ回路と、前記第３のインバータ回路の出力
端子に接続されたゲート回路と、前記第３のインバータ
回路の出力端子と前記第１のインバータ回路の入力端子
との間に順次直列に接続される第１、第２及び第３の抵
抗と、前記第２のインバータ回路の出力端子に接続され
た第１の容量と、前記第１の容量の他の一端と前記第１
のインバータ回路の入力端子との間に接続された第２の
容量と、前記第１の容量と前記第２の容量の接続点と直
流バイアス電圧印加手段との間に接続されたMOS トラン
ジスタとを具備し、前記第１と第２の容量は、ｎウエル
中のｎ型拡散領域を底面電極、ゲート電極を上面電極と
するＭＯＳ容量であって、前記底面電極に対して前記直
流バイアス電圧印加手段により、正のバイアス電圧を前
記上面電圧に加える構成としたことを特徴とするＣＲ発
振回路。
【請求項６】直流バイアス電圧を正の電源電圧で構成
する請求項５記載のＣＲ発振回路。
【請求項７】 MOSトランジスタをNMOSトランジスタで
構成する請求項５記載のＣＲ発振回路。
【請求項８】前記MOSトランジスタをゲート端子とド
レイン端子を短絡接続したダイオード接続とする請求項
７記載のＣＲ発振回路。
【請求項９】順次直列に接続された第1 から第３まで
のインバータ回路と、前記第３のインバータ回路の出力
端子に接続されたゲート回路と、一端が前記第３のイン
バータ回路の出力端子と前記第１のインバータ回路の入
力端子との間に接続された第１の抵抗と、一端が前記第
２のインバータ回路の出力端子に接続された第１の容量
と、前記第１の容量の他の一端と前記第１のインバータ
回路の入力端子との間に接続された第２の容量と、前記
第１の容量と前記第２の容量の接続点にゲート端子以外
の主電極の一方が接続されて前記第１のインバータ回路
の出力端子からの信号によって前記ゲート端子が制御さ
れる第１のMOS トランジスタと、前記第１のMOS トラン
ジスタの前記ゲート端子以外の他の主電極と直流バイア
ス電圧印加手段との間にゲート端子以外の主電極の一方
が接続されて前記第１のインバータ回路の出力端子から
の信号によって前記ゲート端子が制御される第２のMOS
トランジスタと、前記第１のMOS トランジスタと前記第
２のMOS トランジスタとの接続点に接続された第３の容
量を具備し、前記第１と第２及び第３の容量は、ｎウエ
ル中のｎ型拡散領域を底面電極、ゲート電極を上面電極
とするＭＯＳ容量であって、前記底面電極に対して前記
直流バイアス電圧印加手段により、正のバイアス電圧を
前記上面電圧に加える構成としたことを特徴とするＣＲ
発振回路。
【請求項１０】直流バイアス電圧を正の電源電圧で構
成する請求項９記載のＣＲ発振回路。
【請求項１１】順次直列に接続された第1 から第３ま
でのインバータ回路と、前記第３のインバータ回路の出
力端子に接続されたゲート回路と、前記第３のインバー
タ回路の出力端子と前記第１のインバータ回路の入力端
子との間に順次直列に接続される第１、第２及び第３の
抵抗と、一端が前記第２のインバータ回路の出力端子に
接続された第１の容量と、前記第１の容量の他の一端と
前記第１のインバータ回路の入力端子との間に接続され
た第２の容量と、前記第１の容量と前記第２の容量の接
続点にゲート端子以外の主電極の一方が接続されて前記
第１のインバータ回路の出力端子からの信号によって前
記ゲート端子が制御される第１のMOS トランジスタと、
前記第１のMOS トランジスタの前記ゲート端子以外の他
の主電極と直流バイアス電圧印加手段との間にゲート端
子以外の主電極の一方が接続されて前記第１のインバー
タ回路の出力端子からの信号によって前記ゲート端子が
制御される第２のMOS トランジスタと、前記第１のMOS
トランジスタと前記第２のMOS トランジスタとの接続点
に接続された第３の容量を具備し、前記第１、第２及び
第３の容量は、ｎウエル中のｎ型拡散領域を底面電極、
ゲート電極を上面電極とするＭＯＳ容量であって、前記
底面電極に対して前記直流バイアス電圧印加手段によ
り、正のバイアス電圧を前記上面電圧に加える構成とし
たことを特徴とするＣＲ発振回路。
【請求項１２】直流バイアス電圧を正の電源電圧で構
成する請求項１１記載のＣＲ発振回路。
【請求項１３】順次直列に接続された第1 から第５ま
でのインバータ回路と、前記第５のインバータ回路の出
力端子に接続されたゲート回路と、前記第５のインバー
タ回路の出力端子と前記第１のインバータ回路の入力端
子との間に接続される第１の抵抗と、前記第２のインバ
ータ回路に接続された第１の容量と、一端が前記第４の
インバータ回路の出力端子に接続された第２の容量と、
前記第２の容量の他の一端と前記第１のインバータ回路
の入力端子との間に接続された第３の容量と、前記第２
の容量と前記第３の容量の接続点にゲート端子以外の主
電極の一方が接続されて前記第１のインバータ回路の出
力端子からの信号によって前記ゲート端子が制御される
第１のMOSトランジスタと、前記第１のMOSトランジスタ
の前記ゲート端子以外の他の主電極と直流バイアス電圧
印加手段の間にゲート端子以外の主電極の一方が接続さ
れて前記第１のインバータ回路の出力端子からの信号に
よって前記ゲート端子が制御される第２のMOS トランジ
スタと、前記第１のMOSトランジスタと前記第２のMOSト
ランジスタとの接続点に接続された第４の容量を具備
し、前記第１、第２、第３及び第４の容量は、ｎウエル
中のｎ型拡散領域を底面電極、ゲート電極を上面電極と
するＭＯＳ容量であって、前記底面電極に対して前記直
流バイアス電圧印加手段により、正のバイアス電圧を前
記上面電圧に加える構成としたことを特徴とするＣＲ発
振回路。
【請求項１４】直流バイアス電圧を正の電源電圧で構
成する請求項１３記載のＣＲ発振回路。
【請求項１５】順次直列に接続された第1 から第５ま
でのインバータ回路と、前記第５のインバータ回路の出
力端子に接続されたゲート回路と、前記第５のインバー
タ回路の出力端子と前記第１のインバータ回路の入力端
子との間に順次直列に接続される第１、第２及び第３の
抵抗と、前記第２のインバータ回路に接続された第１の
容量と、一端が前記第４のインバータ回路の出力端子に
接続された第２の容量と、前記第２の容量の他の一端と
前記第１のインバータ回路の入力端子との間に接続され
た第３の容量と、前記第２の容量と前記第３の容量の接
続点にゲート端子以外の主電極の一方が接続されて前記
第１のインバータ回路の出力端子からの信号によって前
記ゲート端子が制御される第１のMOS トランジスタと、
前記第１のMOS トランジスタの前記ゲート端子以外の他
の主電極と直流バイアス電圧印加手段の間にゲート端子
以外の主電極の一方が接続されて前記第１のインバータ
回路の出力端子からの信号によって前記ゲート端子が制
御される第２のMOS トランジスタと、前記第１のMOS ト
ランジスタと前記第２のMOS トランジスタとの接続点に
接続された第４の容量を具備し、前記第１、第２、第３
及び第４の容量は、ｎウエル中のｎ型拡散領域を底面電
極、ゲート電極を上面電極とするＭＯＳ容量であって、
前記底面電極に対して前記直流バイアス電圧印加手段に
より、正のバイアス電圧を前記上面電圧に加える構成と
したことを特徴とするＣＲ発振回路。
【請求項１６】直流バイアス電圧を正の電源電圧で構
成する請求項１５記載のＣＲ発振回路。