JPH1056373A - 論理回路 - Google Patents
論理回路Info
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- JPH1056373A JPH1056373A JP8212892A JP21289296A JPH1056373A JP H1056373 A JPH1056373 A JP H1056373A JP 8212892 A JP8212892 A JP 8212892A JP 21289296 A JP21289296 A JP 21289296A JP H1056373 A JPH1056373 A JP H1056373A
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Abstract
(57)【要約】
【課題】 チップサイズの増大を回避でき、低消費電力
化および論理演算の高速化を図れる論理回路を実現す
る。 【解決手段】 標準しきい値ＣＭＯＳ出力部１０および
低しきい値ｎＭＯＳ論理演算部２０により論理回路を構
成し、クロック信号φがローレベルに保持されていると
き、出力ノードＮＤ1 を電源電圧ＶCCレベルにプリチャ
ージし、クロック信号φがローレベルからハイレベルに
切り換えられた後、低しきい値ｎＭＯＳ論理演算部２０
の演算結果Ｘに応じて、演算結果Ｘが“１”のとき、出
力ノードＮＤ1 をハイレベルに保持し、演算結果Ｘが
“０”のとき、出力ノードＮＤ1 をディスチャージし、
ローレベルに保持するので、高速論理演算を実現でき、
かつ、サブスレッショルドリーク電流による消費電力の
増加を防止でき、論理回路のチップサイズの増加を回避
できる。
化および論理演算の高速化を図れる論理回路を実現す
る。 【解決手段】 標準しきい値ＣＭＯＳ出力部１０および
低しきい値ｎＭＯＳ論理演算部２０により論理回路を構
成し、クロック信号φがローレベルに保持されていると
き、出力ノードＮＤ1 を電源電圧ＶCCレベルにプリチャ
ージし、クロック信号φがローレベルからハイレベルに
切り換えられた後、低しきい値ｎＭＯＳ論理演算部２０
の演算結果Ｘに応じて、演算結果Ｘが“１”のとき、出
力ノードＮＤ1 をハイレベルに保持し、演算結果Ｘが
“０”のとき、出力ノードＮＤ1 をディスチャージし、
ローレベルに保持するので、高速論理演算を実現でき、
かつ、サブスレッショルドリーク電流による消費電力の
増加を防止でき、論理回路のチップサイズの増加を回避
できる。
Description
【０００１】
【発明の属する技術分野】本発明は、標準しきい値ＭＯ
Ｓトランジスタおよび低しきい値ＭＯＳトランジスタに
より構成された論理回路に関するものである。
Ｓトランジスタおよび低しきい値ＭＯＳトランジスタに
より構成された論理回路に関するものである。
【０００２】
【従来の技術】一般的なダイナミック型論理回路は、例
えば、図４に示すように、インバータ接続されたｐＭＯ
ＳトランジスタＭｐおよびｎＭＯＳトランジスタＭｎに
より構成された出力部と、ｎＭＯＳトランジスタＮａ，
Ｎｂ，Ｎｃ，ＮｄおよびＮｅにより構成された論理演算
部とにより構成されている。
えば、図４に示すように、インバータ接続されたｐＭＯ
ＳトランジスタＭｐおよびｎＭＯＳトランジスタＭｎに
より構成された出力部と、ｎＭＯＳトランジスタＮａ，
Ｎｂ，Ｎｃ，ＮｄおよびＮｅにより構成された論理演算
部とにより構成されている。
【０００３】図４に示すように、インバータを構成する
ｐＭＯＳトランジスタＭｐおよびｎＭＯＳトランジスタ
Ｍｎのゲートがクロック信号φの入力端子に共通に接続
され、インバータの出力端子となるノードＮＤ1 が論理
回路の出力端子に接続されている。ｐＭＯＳトランジス
タＭｐの一方の拡散層が電源電圧ＶCCの供給線に接続さ
れ、他方の拡散層がノードＮＤ1 に接続され、ｎＭＯＳ
トランジスタＭｎの一方の拡散層がノードＮＤ1 に接続
され、他方の拡散層がノードＮＤ2 に接続されている。
ｐＭＯＳトランジスタＭｐおよびｎＭＯＳトランジスタ
Ｍｎのゲートがクロック信号φの入力端子に共通に接続
され、インバータの出力端子となるノードＮＤ1 が論理
回路の出力端子に接続されている。ｐＭＯＳトランジス
タＭｐの一方の拡散層が電源電圧ＶCCの供給線に接続さ
れ、他方の拡散層がノードＮＤ1 に接続され、ｎＭＯＳ
トランジスタＭｎの一方の拡散層がノードＮＤ1 に接続
され、他方の拡散層がノードＮＤ2 に接続されている。
【０００４】ノードＮＤ2 と接地線との間に、ｎＭＯＳ
トランジスタＮａ，Ｎｂ，Ｎｃ，Ｎｄが直列に接続さ
れ、さらに、これら直列接続されたｎＭＯＳトランジス
タと並列に、ｎＭＯＳトランジスタＮｅが接続されてい
る。即ち、ｎＭＯＳトランジスタＮｅの一方の拡散層が
ノードＮＤ2 に接続され、他方の拡散層が接地されてい
る。また、ｎＭＯＳトランジスタＮａ，Ｎｂ，Ｎｃ，Ｎ
ｄおよびＮｅのゲートがそれぞれ信号Ａ，Ｂ，Ｃ，Ｄお
よびＥの入力端子に接続されている。
トランジスタＮａ，Ｎｂ，Ｎｃ，Ｎｄが直列に接続さ
れ、さらに、これら直列接続されたｎＭＯＳトランジス
タと並列に、ｎＭＯＳトランジスタＮｅが接続されてい
る。即ち、ｎＭＯＳトランジスタＮｅの一方の拡散層が
ノードＮＤ2 に接続され、他方の拡散層が接地されてい
る。また、ｎＭＯＳトランジスタＮａ，Ｎｂ，Ｎｃ，Ｎ
ｄおよびＮｅのゲートがそれぞれ信号Ａ，Ｂ，Ｃ，Ｄお
よびＥの入力端子に接続されている。
【０００５】このように構成された論理回路において、
クロック信号φがローレベル、例えば、接地電位ＧＮＤ
に保持されているとき、インバータを構成するｐＭＯＳ
トランジスタＭｐが導通状態に保持され、ノードＮＤ1
が電源電圧ＶCCレベルにプリチャージされる。
クロック信号φがローレベル、例えば、接地電位ＧＮＤ
に保持されているとき、インバータを構成するｐＭＯＳ
トランジスタＭｐが導通状態に保持され、ノードＮＤ1
が電源電圧ＶCCレベルにプリチャージされる。
【０００６】クロック信号φがハイレベル、例えば、電
源電圧ＶCCレベルに保持されているとき、出力端子のレ
ベルが論理演算部の演算結果に応じて設定される。図４
に示す論理回路においては、入力信号Ａ，Ｂ，Ｃ，Ｄお
よびＥに対して、次式に示す演算処理が行われる。
源電圧ＶCCレベルに保持されているとき、出力端子のレ
ベルが論理演算部の演算結果に応じて設定される。図４
に示す論理回路においては、入力信号Ａ，Ｂ，Ｃ，Ｄお
よびＥに対して、次式に示す演算処理が行われる。
【数１】
【０００７】ここで、ハイレベルを論理“１”とし、ロ
ーレベルを論理“０”とする。クロック信号φがハイレ
ベルに保持されているとき、ノードＮＤ2 が演算結果Ｘ
に応じたレベルに設定される。例えば、入力信号Ａ，
Ｂ，Ｃ，ＤおよびＥのレベルに応じて、演算結果Ｘが
“１”となる場合、ノードＮＤ2 と接地線が非導通状態
に設定される。クロック信号φがハイレベルに保持され
ているとき、ｐＭＯＳトランジスタＭｐが非導通状態に
保持され、ｎＭＯＳトランジスタＭｎが導通状態に保持
されるので、プリチャージされたノードＮＤ1 がハイレ
ベルに保持され、出力信号Ｓがハイレベルとなる。
ーレベルを論理“０”とする。クロック信号φがハイレ
ベルに保持されているとき、ノードＮＤ2 が演算結果Ｘ
に応じたレベルに設定される。例えば、入力信号Ａ，
Ｂ，Ｃ，ＤおよびＥのレベルに応じて、演算結果Ｘが
“１”となる場合、ノードＮＤ2 と接地線が非導通状態
に設定される。クロック信号φがハイレベルに保持され
ているとき、ｐＭＯＳトランジスタＭｐが非導通状態に
保持され、ｎＭＯＳトランジスタＭｎが導通状態に保持
されるので、プリチャージされたノードＮＤ1 がハイレ
ベルに保持され、出力信号Ｓがハイレベルとなる。
【０００８】一方、入力信号Ａ，Ｂ，Ｃ，ＤおよびＥの
レベルに応じて、演算結果が“０”となる場合、ノード
ＮＤ2 と接地線が導通状態となり、クロック信号φがハ
イレベルに保持されているとき、ｐＭＯＳトランジスタ
Ｍｐが非導通状態に保持され、ｎＭＯＳトランジスタＭ
ｎが導通状態に保持されるので、プリチャージされたノ
ードＮＤ1 がディスチャージされ、出力信号Ｓがローレ
ベルに設定される。
レベルに応じて、演算結果が“０”となる場合、ノード
ＮＤ2 と接地線が導通状態となり、クロック信号φがハ
イレベルに保持されているとき、ｐＭＯＳトランジスタ
Ｍｐが非導通状態に保持され、ｎＭＯＳトランジスタＭ
ｎが導通状態に保持されるので、プリチャージされたノ
ードＮＤ1 がディスチャージされ、出力信号Ｓがローレ
ベルに設定される。
【０００９】このように、入力信号Ａ，Ｂ，Ｃ，Ｄおよ
びＥのレベルに応じて、これらの信号の論理演算の結果
を示す信号Ｓが出力される。
びＥのレベルに応じて、これらの信号の論理演算の結果
を示す信号Ｓが出力される。
【００１０】
【発明が解決しようとする課題】ところで、上述した従
来の論理回路においては、複雑な論理演算を行うとき、
論理演算部が多段となり、高速化が困難である。これを
解決するために、論理演算部を構成するｎＭＯＳトラン
ジスタＮａ，Ｎｂ，Ｎｃ，ＮｄおよびＮｅのトランジス
タサイズ、例えば、チャンネル幅Ｗを大きく設定し、さ
らにインバータを構成するｐＭＯＳトランジスタＭｐお
よびｎＭＯＳトランジスタＭｎのチャンネル幅Ｗも大き
く設定することにより高速化を図るが、論理回路の消費
電力の増大を招き、さらにチップサイズを増大させると
いう問題がある。
来の論理回路においては、複雑な論理演算を行うとき、
論理演算部が多段となり、高速化が困難である。これを
解決するために、論理演算部を構成するｎＭＯＳトラン
ジスタＮａ，Ｎｂ，Ｎｃ，ＮｄおよびＮｅのトランジス
タサイズ、例えば、チャンネル幅Ｗを大きく設定し、さ
らにインバータを構成するｐＭＯＳトランジスタＭｐお
よびｎＭＯＳトランジスタＭｎのチャンネル幅Ｗも大き
く設定することにより高速化を図るが、論理回路の消費
電力の増大を招き、さらにチップサイズを増大させると
いう問題がある。
【００１１】本発明は、かかる事情に鑑みてなされたも
のであり、その目的は、チップサイズの増大を回避で
き、低消費電力化、高速化を図れる論理回路を提供する
ことにある。
のであり、その目的は、チップサイズの増大を回避で
き、低消費電力化、高速化を図れる論理回路を提供する
ことにある。
【００１２】
【課題を解決するための手段】上記目的を達成するた
め、本発明は、入力信号レベルに応じて、第１または第
２の電源レベルの信号を出力する論理回路であって、し
きい値電圧が標準値より低く設定され、ゲート電極がそ
れぞれ異なる入力信号端子に接続され、これらの入力信
号レベルに応じて、出力ノードと上記第２の電源を導通
または非導通状態に保持する論理演算部と、上記第１の
電源と上記論理演算部の出力ノードとの間に接続され、
当該出力ノードと上記第２の電源との導通状態に応じ
て、出力端子を所定のレベルに保持する出力部とを有す
る論理回路。
め、本発明は、入力信号レベルに応じて、第１または第
２の電源レベルの信号を出力する論理回路であって、し
きい値電圧が標準値より低く設定され、ゲート電極がそ
れぞれ異なる入力信号端子に接続され、これらの入力信
号レベルに応じて、出力ノードと上記第２の電源を導通
または非導通状態に保持する論理演算部と、上記第１の
電源と上記論理演算部の出力ノードとの間に接続され、
当該出力ノードと上記第２の電源との導通状態に応じ
て、出力端子を所定のレベルに保持する出力部とを有す
る論理回路。
【００１３】また、本発明では、上記出力部は上記第１
の電源と上記論理演算部の出力ノードとの間にインバー
タ接続された第１導電型の絶縁ゲート型電界効果トラン
ジスタおよび第２導電型の絶縁ゲート型電界効果トラン
ジスタにより構成され、当該インバータの入力端子がク
ロック信号の入力端子に接続され、当該インバータの出
力端子から論理演算結果が出力される。
の電源と上記論理演算部の出力ノードとの間にインバー
タ接続された第１導電型の絶縁ゲート型電界効果トラン
ジスタおよび第２導電型の絶縁ゲート型電界効果トラン
ジスタにより構成され、当該インバータの入力端子がク
ロック信号の入力端子に接続され、当該インバータの出
力端子から論理演算結果が出力される。
【００１４】また、本発明では、上記第１導電型および
第２導電型の絶縁ゲート型電界効果トランジスタのしき
い値電圧が標準値に設定されている。
第２導電型の絶縁ゲート型電界効果トランジスタのしき
い値電圧が標準値に設定されている。
【００１５】また、本発明では、上記クロック信号が第
１のレベルに保持されているとき、上記インバータの出
力端子が上記第１の電源レベルにプリチャージされ、上
記クロック信号が第２のレベルに保持されているとき、
上記インバータの出力端子が上記論理演算部の演算結果
に応じて、第１の電源レベルに保持されるか、または第
２の電源レベルにディスチャージされる。さらに、上記
出力部の出力端子の信号レベルを保持するレベル保持回
路を有する
１のレベルに保持されているとき、上記インバータの出
力端子が上記第１の電源レベルにプリチャージされ、上
記クロック信号が第２のレベルに保持されているとき、
上記インバータの出力端子が上記論理演算部の演算結果
に応じて、第１の電源レベルに保持されるか、または第
２の電源レベルにディスチャージされる。さらに、上記
出力部の出力端子の信号レベルを保持するレベル保持回
路を有する
【００１６】本発明によれば、標準しきい値ＣＭＯＳ回
路で形成された出力部と低しきい値トランジスタで形成
された論理演算部とにより論理回路が構成される。論理
演算部は出力ノードと第２の電源との間に、演算論理に
応じて、直列または並列に接続された複数のトランジス
タにより構成されている。これらのトランジスタのしき
い値電圧が標準値より低く設定されている。
路で形成された出力部と低しきい値トランジスタで形成
された論理演算部とにより論理回路が構成される。論理
演算部は出力ノードと第２の電源との間に、演算論理に
応じて、直列または並列に接続された複数のトランジス
タにより構成されている。これらのトランジスタのしき
い値電圧が標準値より低く設定されている。
【００１７】論理演算部を構成する各トランジスタのゲ
ートに入力された信号のレベルに応じて、論理演算部の
出力ノードと第２の電源が導通または非導通状態に設定
される。即ち、入力信号の論理演算の結果に応じて、論
理演算部の出力ノードと第２の電源との導通状態が制御
される。
ートに入力された信号のレベルに応じて、論理演算部の
出力ノードと第２の電源が導通または非導通状態に設定
される。即ち、入力信号の論理演算の結果に応じて、論
理演算部の出力ノードと第２の電源との導通状態が制御
される。
【００１８】出力部は、例えば、インバータで構成さ
れ、このインバータを構成するトランジスタのしきい値
電圧が標準値に設定されている。インバータに入力され
たクロック信号が第１のレベル、例えば、第２の電源レ
ベルに保持されているとき、出力部の出力端子が第１の
電源レベルにプリチャージされ、クロック信号が第２の
レベル、例えば、第１の電源レベルに保持されていると
き、論理演算部の演算結果に応じて、出力部の出力端子
が第１の電源レベルまたは第２の電源レベルに保持され
る。これにより、論理回路のチップサイズの増大を回避
でき、低しきい値電圧トランジスタにおけるリーク電流
による消費電力化の増加を防止でき、論理演算の高速化
を図れる。
れ、このインバータを構成するトランジスタのしきい値
電圧が標準値に設定されている。インバータに入力され
たクロック信号が第１のレベル、例えば、第２の電源レ
ベルに保持されているとき、出力部の出力端子が第１の
電源レベルにプリチャージされ、クロック信号が第２の
レベル、例えば、第１の電源レベルに保持されていると
き、論理演算部の演算結果に応じて、出力部の出力端子
が第１の電源レベルまたは第２の電源レベルに保持され
る。これにより、論理回路のチップサイズの増大を回避
でき、低しきい値電圧トランジスタにおけるリーク電流
による消費電力化の増加を防止でき、論理演算の高速化
を図れる。
【００１９】
【発明の実施の形態】第１実施形態 図１は本発明に係る論理回路の第１の実施形態を示す回
路図である。図示のように、本実施形態の論理回路は、
標準しきい値ＣＭＯＳ出力部１０および低しきい値ｎＭ
ＯＳ論理演算部２０により構成されている。
路図である。図示のように、本実施形態の論理回路は、
標準しきい値ＣＭＯＳ出力部１０および低しきい値ｎＭ
ＯＳ論理演算部２０により構成されている。
【００２０】図１に示すように、標準しきい値ＣＭＯＳ
出力部１０はｐＭＯＳトランジスタＭｐとｎＭＯＳトラ
ンジスタＭｎとにより構成されている。ｐＭＯＳトラン
ジスタＭｐの一方の拡散層が電源電圧ＶCCの供給線に接
続され、他方の拡散層がノードＮＤ1 に接続されてい
る。ｎＭＯＳトランジスタＭｎの一方の拡散層がノード
ＮＤ1 に接続され、他方の拡散層がノードＮＤ2 に接続
されている。ｐＭＯＳトランジスタＭｐのゲートとｎＭ
ＯＳトランジスタＭｎのゲートがクロック信号φの入力
端子に共通に接続され、ノードＮＤ1 から論理回路の演
算結果を示す信号Ｓが出力される。
出力部１０はｐＭＯＳトランジスタＭｐとｎＭＯＳトラ
ンジスタＭｎとにより構成されている。ｐＭＯＳトラン
ジスタＭｐの一方の拡散層が電源電圧ＶCCの供給線に接
続され、他方の拡散層がノードＮＤ1 に接続されてい
る。ｎＭＯＳトランジスタＭｎの一方の拡散層がノード
ＮＤ1 に接続され、他方の拡散層がノードＮＤ2 に接続
されている。ｐＭＯＳトランジスタＭｐのゲートとｎＭ
ＯＳトランジスタＭｎのゲートがクロック信号φの入力
端子に共通に接続され、ノードＮＤ1 から論理回路の演
算結果を示す信号Ｓが出力される。
【００２１】低しきい値ｎＭＯＳ論理演算部２０はｎＭ
ＯＳトランジスタＭａ，Ｍｂ，Ｍｃ，ＭｄおよびＭｅに
より構成されている。なお、これらのｎＭＯＳトランジ
スタのしきい値電圧ＶTHN は標準値より低く設定されて
いる。
ＯＳトランジスタＭａ，Ｍｂ，Ｍｃ，ＭｄおよびＭｅに
より構成されている。なお、これらのｎＭＯＳトランジ
スタのしきい値電圧ＶTHN は標準値より低く設定されて
いる。
【００２２】ノードＮＤ2 と接地線との間に、ｎＭＯＳ
トランジスタＭａ，Ｍｂ，Ｍｃ，Ｍｄが直列に接続さ
れ、さらに、これら直列接続されたｎＭＯＳトランジス
タと並列に、ｎＭＯＳトランジスタＭｅが接続されてい
る。即ち、ｎＭＯＳトランジスタＭｅの一方の拡散層が
ノードＮＤ2 に接続され、他方の拡散層が接地されてい
る。また、ｎＭＯＳトランジスタＭａ，Ｍｂ，Ｍｃ，Ｍ
ｄおよびＭｅのゲートがそれぞれ信号Ａ，Ｂ，Ｃ，Ｄお
よびＥの入力端子に接続されている。
トランジスタＭａ，Ｍｂ，Ｍｃ，Ｍｄが直列に接続さ
れ、さらに、これら直列接続されたｎＭＯＳトランジス
タと並列に、ｎＭＯＳトランジスタＭｅが接続されてい
る。即ち、ｎＭＯＳトランジスタＭｅの一方の拡散層が
ノードＮＤ2 に接続され、他方の拡散層が接地されてい
る。また、ｎＭＯＳトランジスタＭａ，Ｍｂ，Ｍｃ，Ｍ
ｄおよびＭｅのゲートがそれぞれ信号Ａ，Ｂ，Ｃ，Ｄお
よびＥの入力端子に接続されている。
【００２３】図２はクロック信号φおよび出力信号Ｓの
波形を示す波形図である。以下、図２を参照しつつ、上
述した構成を有する論理回路の動作について説明する。
クロック信号φがローレベルに保持されているとき、図
１に示すように、インバータを構成するｎＭＯＳトラン
ジスタＭｎが非導通状態に保持され、ｐＭＯＳトランジ
スタＭｐが導通状態に保持されているので、ノードＮＤ
1 が電源電圧Ｖ CCレベルまでチャージされ、出力信号Ｓ
が電源電圧ＶCCレベルに保持される。
波形を示す波形図である。以下、図２を参照しつつ、上
述した構成を有する論理回路の動作について説明する。
クロック信号φがローレベルに保持されているとき、図
１に示すように、インバータを構成するｎＭＯＳトラン
ジスタＭｎが非導通状態に保持され、ｐＭＯＳトランジ
スタＭｐが導通状態に保持されているので、ノードＮＤ
1 が電源電圧Ｖ CCレベルまでチャージされ、出力信号Ｓ
が電源電圧ＶCCレベルに保持される。
【００２４】低しきい値ｎＭＯＳ論理演算部２０におい
て、ｎＭＯＳトランジスタＭａ，Ｍｂ，Ｍｃ，Ｍｄおよ
びＭｅのゲートに入力された入力信号Ａ，Ｂ，Ｃ，Ｄお
よびＥのレベルに応じて、これらのｎＭＯＳトランジス
タの導通状態が制御される。例えば、ゲートにハイレベ
ルの信号が入力されたｎＭＯＳトランジスタが導通状態
に設定され、ゲートにローレベルの信号が入力されたｎ
ＭＯＳトランジスタが非導通状態に設定される。
て、ｎＭＯＳトランジスタＭａ，Ｍｂ，Ｍｃ，Ｍｄおよ
びＭｅのゲートに入力された入力信号Ａ，Ｂ，Ｃ，Ｄお
よびＥのレベルに応じて、これらのｎＭＯＳトランジス
タの導通状態が制御される。例えば、ゲートにハイレベ
ルの信号が入力されたｎＭＯＳトランジスタが導通状態
に設定され、ゲートにローレベルの信号が入力されたｎ
ＭＯＳトランジスタが非導通状態に設定される。
【００２５】ｎＭＯＳトランジスタＭａ，Ｍｂ，Ｍｃ，
ＭｄおよびＭｅの接続状態により論理演算の結果が決定
される。本実施形態においては、図示の論理演算部２０
により、式（１）に示す演算結果Ｘが得られる。演算結
果Ｘに応じて、ノードＮＤ2と接地線との接続状態が決
定される。例えば、入力信号Ａ，Ｂ，Ｃ，ＤおよびＥの
レベルに応じて、演算結果Ｘが“１”の場合、ノードＮ
Ｄ2 と接地線が非導通状態に設定され、演算結果Ｘが
“０”の場合、ノードＮＤ2 と接地線が導通状態に設定
されている。
ＭｄおよびＭｅの接続状態により論理演算の結果が決定
される。本実施形態においては、図示の論理演算部２０
により、式（１）に示す演算結果Ｘが得られる。演算結
果Ｘに応じて、ノードＮＤ2と接地線との接続状態が決
定される。例えば、入力信号Ａ，Ｂ，Ｃ，ＤおよびＥの
レベルに応じて、演算結果Ｘが“１”の場合、ノードＮ
Ｄ2 と接地線が非導通状態に設定され、演算結果Ｘが
“０”の場合、ノードＮＤ2 と接地線が導通状態に設定
されている。
【００２６】次いで、クロック信号φがローレベルから
ハイレベルに切り換えられた後、インバータを構成する
ｐＭＯＳトランジスタＭｐが非導通状態に切り換えら
れ、ｎＭＯＳトランジスタＭｎが導通状態に切り換えら
れる。これにより、インバータの出力端子、即ちノード
ＮＤ1 のレベルが低しきい値ｎＭＯＳ論理演算部２０の
演算結果Ｘに応じて設定される。
ハイレベルに切り換えられた後、インバータを構成する
ｐＭＯＳトランジスタＭｐが非導通状態に切り換えら
れ、ｎＭＯＳトランジスタＭｎが導通状態に切り換えら
れる。これにより、インバータの出力端子、即ちノード
ＮＤ1 のレベルが低しきい値ｎＭＯＳ論理演算部２０の
演算結果Ｘに応じて設定される。
【００２７】例えば、論理演算部２０の演算結果Ｘが
“１”となり、論理演算部２０のノードＮＤ2 と接地線
が非導通状態に設定された場合、ノードＮＤ1 が電源電
圧ＶCCレベルに保持されたままで、即ち、ハイレベルの
信号Ｓが出力される。一方、論理演算部２０の演算結果
Ｘが“０”となり、論理演算部２０のノードＮＤ2 と接
地線が導通状態に設定された場合、ノードＮＤ1 がディ
スチャージされ、ローレベルの信号Ｓが出力される。
“１”となり、論理演算部２０のノードＮＤ2 と接地線
が非導通状態に設定された場合、ノードＮＤ1 が電源電
圧ＶCCレベルに保持されたままで、即ち、ハイレベルの
信号Ｓが出力される。一方、論理演算部２０の演算結果
Ｘが“０”となり、論理演算部２０のノードＮＤ2 と接
地線が導通状態に設定された場合、ノードＮＤ1 がディ
スチャージされ、ローレベルの信号Ｓが出力される。
【００２８】上述したように、出力信号Ｓが次式により
求められる。
求められる。
【数２】
【００２９】以上説明したように、クロック信号φがロ
ーレベルに保持されたとき、インバータの出力ノードＮ
Ｄ1 がプリチャージされ、出力信号Ｓがハイレベルに保
持される。そして、クロック信号φがハイレベルに切り
換えられた後、論理演算部２０の演算結果Ｘに応じて、
出力信号Ｓのレベルが設定される。
ーレベルに保持されたとき、インバータの出力ノードＮ
Ｄ1 がプリチャージされ、出力信号Ｓがハイレベルに保
持される。そして、クロック信号φがハイレベルに切り
換えられた後、論理演算部２０の演算結果Ｘに応じて、
出力信号Ｓのレベルが設定される。
【００３０】論理演算部２０を構成する各ｎＭＯＳトラ
ンジスタＭａ，Ｍｂ，Ｍｃ，ＭｄおよびＭｅのしきい値
電圧ＶTHN が標準値より低く設定されているので、高速
動作が実現できる。一方、標準しきい値ＣＭＯＳ出力部
１０を構成するｐＭＯＳトランジスタＭｐおよびｎＭＯ
ＳトランジスタＭｎのしきい値電圧が標準値に設定され
ているので、低しきい値ｎＭＯＳトランジスタによるサ
ブスレッショルドリーク電流の発生が防止できる。これ
により、高速な論理演算を実現でき、かつ、リーク電力
による消費電力の増加を防止できる。さらに、論理演算
部２０を構成するトランジスタのサイズを大きく形成す
る必要がなく、チップサイズの増加を回避できる。
ンジスタＭａ，Ｍｂ，Ｍｃ，ＭｄおよびＭｅのしきい値
電圧ＶTHN が標準値より低く設定されているので、高速
動作が実現できる。一方、標準しきい値ＣＭＯＳ出力部
１０を構成するｐＭＯＳトランジスタＭｐおよびｎＭＯ
ＳトランジスタＭｎのしきい値電圧が標準値に設定され
ているので、低しきい値ｎＭＯＳトランジスタによるサ
ブスレッショルドリーク電流の発生が防止できる。これ
により、高速な論理演算を実現でき、かつ、リーク電力
による消費電力の増加を防止できる。さらに、論理演算
部２０を構成するトランジスタのサイズを大きく形成す
る必要がなく、チップサイズの増加を回避できる。
【００３１】以上説明したように、本実施形態によれ
ば、標準しきい値ＣＭＯＳ出力部１０および低しきい値
ｎＭＯＳ論理演算部２０により論理回路を構成し、クロ
ック信号φがローレベルに保持されているとき、出力ノ
ードＮＤ1 を電源電圧ＶCCレベルにプリチャージし、ク
ロック信号φがローレベルからハイレベルに切り換えら
れた後、低しきい値ｎＭＯＳ論理演算部２０の演算結果
Ｘに応じて、演算結果Ｘが“１”のとき、出力ノードＮ
Ｄ1 をハイレベルに保持し、演算結果が“０”のとき、
出力ノードＮＤ1 をディスチャージし、ローレベルに保
持するので、高速な論理演算を実現でき、かつ、サブス
レッショルドリーク電流による消費電力の増加を防止で
き、論理回路のチップサイズの増加を回避できる。
ば、標準しきい値ＣＭＯＳ出力部１０および低しきい値
ｎＭＯＳ論理演算部２０により論理回路を構成し、クロ
ック信号φがローレベルに保持されているとき、出力ノ
ードＮＤ1 を電源電圧ＶCCレベルにプリチャージし、ク
ロック信号φがローレベルからハイレベルに切り換えら
れた後、低しきい値ｎＭＯＳ論理演算部２０の演算結果
Ｘに応じて、演算結果Ｘが“１”のとき、出力ノードＮ
Ｄ1 をハイレベルに保持し、演算結果が“０”のとき、
出力ノードＮＤ1 をディスチャージし、ローレベルに保
持するので、高速な論理演算を実現でき、かつ、サブス
レッショルドリーク電流による消費電力の増加を防止で
き、論理回路のチップサイズの増加を回避できる。
【００３２】第２実施形態 図３は本発明に係る論理回路の第２の実施形態を示す回
路図である。図３に示すように、本第２の実施形態は標
準しきい値ＣＭＯＳ出力部１０、低しきい値ｎＭＯＳ論
理演算部２０およびバスホルダー３０とにより構成され
ている。
路図である。図３に示すように、本第２の実施形態は標
準しきい値ＣＭＯＳ出力部１０、低しきい値ｎＭＯＳ論
理演算部２０およびバスホルダー３０とにより構成され
ている。
【００３３】標準しきい値ＣＭＯＳ出力部１０および低
しきい値ｎＭＯＳ論理演算部２０は図１に示す第１の実
施形態と同様な構成を有するので、ここで、これらの構
成部分について説明を省略する。
しきい値ｎＭＯＳ論理演算部２０は図１に示す第１の実
施形態と同様な構成を有するので、ここで、これらの構
成部分について説明を省略する。
【００３４】本実施形態は信号Ｓの出力端子にバスホル
ダー３０が接続されたことで図１に示す第１の実施形態
と異なる。以下、バスホルダー３０の動作についてのみ
説明し、第１の実施形態と同様な部分については、説明
を省略する。
ダー３０が接続されたことで図１に示す第１の実施形態
と異なる。以下、バスホルダー３０の動作についてのみ
説明し、第１の実施形態と同様な部分については、説明
を省略する。
【００３５】バスホルダー３０は、例えば、図３に示す
ように、直列に接続された二つのインバータＩＮＶ1 ，
ＩＮＶ2 により構成されている。インバータＩＮＶ1 の
入力端子が信号Ｓの出力端子に接続され、インバータＩ
ＮＶ1 の出力端子がインバータＩＮＶ2 の入力端子に接
続され、インバータＩＮＶ2 の出力端子が信号Ｓの出力
端子に接続されている。
ように、直列に接続された二つのインバータＩＮＶ1 ，
ＩＮＶ2 により構成されている。インバータＩＮＶ1 の
入力端子が信号Ｓの出力端子に接続され、インバータＩ
ＮＶ1 の出力端子がインバータＩＮＶ2 の入力端子に接
続され、インバータＩＮＶ2 の出力端子が信号Ｓの出力
端子に接続されている。
【００３６】このように構成されたバスホルダー３０に
より、論理回路により出力された信号Ｓのレベルが保持
され、信号Ｓの出力期間において、安定性の向上を図れ
る。例えば、標準しきい値ＣＭＯＳ出力部１０におい
て、出力時、即ちクロック信号φがハイレベルに保持さ
れているとき、ｐＭＯＳトランジスタＭｐが非導通状
態、ｎＭＯＳトランジスタＭｎが導通状態に設定され、
低しきい値ｎＭＯＳ論理演算部２０の漂遊容量（Stray
Capacitor ）の問題が解決できる。
より、論理回路により出力された信号Ｓのレベルが保持
され、信号Ｓの出力期間において、安定性の向上を図れ
る。例えば、標準しきい値ＣＭＯＳ出力部１０におい
て、出力時、即ちクロック信号φがハイレベルに保持さ
れているとき、ｐＭＯＳトランジスタＭｐが非導通状
態、ｎＭＯＳトランジスタＭｎが導通状態に設定され、
低しきい値ｎＭＯＳ論理演算部２０の漂遊容量（Stray
Capacitor ）の問題が解決できる。
【００３７】以上説明したように、本実施形態によれ
ば、標準しきい値ＣＭＯＳ出力部１０および低しきい値
ｎＭＯＳ論理演算部２０により構成された論理回路の出
力端子にバスホルダー３０を接続することにより、論理
演算の高速化および低消費電力化を図れ、さらに信号Ｓ
の出力期間の安定性の向上を実現できる。
ば、標準しきい値ＣＭＯＳ出力部１０および低しきい値
ｎＭＯＳ論理演算部２０により構成された論理回路の出
力端子にバスホルダー３０を接続することにより、論理
演算の高速化および低消費電力化を図れ、さらに信号Ｓ
の出力期間の安定性の向上を実現できる。
【００３８】
【発明の効果】以上説明したように、本発明の論理回路
によれば、チップサイズの増大を回避でき、低消費電力
化および論理演算の高速化を図れる。さらに、出力信号
の安定性の向上を図れる利点がある。
によれば、チップサイズの増大を回避でき、低消費電力
化および論理演算の高速化を図れる。さらに、出力信号
の安定性の向上を図れる利点がある。
【図１】本発明に係る論理回路の第１の実施形態を示す
回路図である。
回路図である。
【図２】図１に示す論理回路のタイミングチャートであ
る。
る。
【図３】本発明に係る論理回路の第２の実施形態を示す
回路図である。
回路図である。
【図４】従来の論理回路の一例を示す回路図である。
１０…標準しきい値ＣＭＯＳ出力部、２０…低しきい値
ｎＭＯＳ論理演算部、３０…バスホルダー、Ｍｐ…ｐＭ
ＯＳトランジスタ、Ｍｎ…ｎＭＯＳトランジスタ、Ｍ
ａ，Ｍｂ，Ｍｃ，Ｍｄ，Ｍｅ…低しきい値電圧ｎＭＯＳ
トランジスタ、Ｖ CC…電源電圧、ＧＮＤ…接地電位。
ｎＭＯＳ論理演算部、３０…バスホルダー、Ｍｐ…ｐＭ
ＯＳトランジスタ、Ｍｎ…ｎＭＯＳトランジスタ、Ｍ
ａ，Ｍｂ，Ｍｃ，Ｍｄ，Ｍｅ…低しきい値電圧ｎＭＯＳ
トランジスタ、Ｖ CC…電源電圧、ＧＮＤ…接地電位。
Claims (5)
- 【請求項１】 入力信号レベルに応じて、第１または第
２の電源レベルの信号を出力する論理回路であって、 しきい値電圧が標準値より低く設定され、ゲート電極が
それぞれ異なる入力信号端子に接続され、これらの入力
信号レベルに応じて、出力ノードと上記第２の電源を導
通または非導通状態に保持する論理演算部と、 上記第１の電源と上記論理演算部の出力ノードとの間に
接続され、当該出力ノードと上記第２の電源との導通状
態に応じて、出力端子を所定のレベルに保持する出力部
とを有する論理回路。 - 【請求項２】 上記出力部は上記第１の電源と上記論理
演算部の出力ノードとの間にインバータ接続された第１
導電型の絶縁ゲート型電界効果トランジスタおよび第２
導電型の絶縁ゲート型電界効果トランジスタにより構成
され、当該インバータの入力端子がクロック信号の入力
端子に接続され、当該インバータの出力端子から論理演
算結果が出力される請求項１記載の論理回路。 - 【請求項３】 上記第１導電型および第２導電型の絶縁
ゲート型電界効果トランジスタのしきい値電圧が標準値
に設定されている請求項２記載の論理回路。 - 【請求項４】 上記クロック信号が第１のレベルに保持
されているとき、上記インバータの出力端子が上記第１
の電源レベルにプリチャージされ、上記クロック信号が
第２のレベルに保持されているとき、上記インバータの
出力端子が上記論理演算部の演算結果に応じて、第１の
電源レベルまたは第２の電源レベルに保持される請求項
２記載の論理回路。 - 【請求項５】 上記出力部の出力端子の信号レベルを保
持するレベル保持回路を有する請求項１記載の論理回
路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21289296A JP3765127B2 (ja) | 1996-08-12 | 1996-08-12 | 論理回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21289296A JP3765127B2 (ja) | 1996-08-12 | 1996-08-12 | 論理回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH1056373A true JPH1056373A (ja) | 1998-02-24 |
| JP3765127B2 JP3765127B2 (ja) | 2006-04-12 |
Family
ID=16629999
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP21289296A Expired - Fee Related JP3765127B2 (ja) | 1996-08-12 | 1996-08-12 | 論理回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3765127B2 (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6229340B1 (en) | 1998-07-15 | 2001-05-08 | Nec Corporation | Semiconductor integrated circuit |
| US6429688B2 (en) | 1998-07-15 | 2002-08-06 | Nec Corporation | Semiconductor integrated circuit |
| US7453300B2 (en) | 2004-04-29 | 2008-11-18 | Samsung Electronics Co., Ltd. | MTCMOS flip-flop, circuit including the MTCMOS flip-flop, and method of forming the MTCMOS flip-flop |
| JP2012257218A (ja) * | 2011-05-19 | 2012-12-27 | Semiconductor Energy Lab Co Ltd | 回路及び回路の駆動方法 |
| JP2016226045A (ja) * | 2011-05-19 | 2016-12-28 | 株式会社半導体エネルギー研究所 | 演算回路 |
-
1996
- 1996-08-12 JP JP21289296A patent/JP3765127B2/ja not_active Expired - Fee Related
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6229340B1 (en) | 1998-07-15 | 2001-05-08 | Nec Corporation | Semiconductor integrated circuit |
| US6429688B2 (en) | 1998-07-15 | 2002-08-06 | Nec Corporation | Semiconductor integrated circuit |
| US7453300B2 (en) | 2004-04-29 | 2008-11-18 | Samsung Electronics Co., Ltd. | MTCMOS flip-flop, circuit including the MTCMOS flip-flop, and method of forming the MTCMOS flip-flop |
| JP2012257218A (ja) * | 2011-05-19 | 2012-12-27 | Semiconductor Energy Lab Co Ltd | 回路及び回路の駆動方法 |
| US9444457B2 (en) | 2011-05-19 | 2016-09-13 | Semiconductor Energy Laboratory Co., Ltd. | Circuit and method of driving the same |
| JP2016226045A (ja) * | 2011-05-19 | 2016-12-28 | 株式会社半導体エネルギー研究所 | 演算回路 |
| US10090333B2 (en) | 2011-05-19 | 2018-10-02 | Semiconductor Energy Laboratory Co., Ltd. | Arithmetic circuit and method of driving the same |
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| Publication number | Publication date |
|---|---|
| JP3765127B2 (ja) | 2006-04-12 |
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