JPH06338191A - センス増幅回路及びその駆動方法 - Google Patents
センス増幅回路及びその駆動方法Info
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- JPH06338191A JPH06338191A JP5127566A JP12756693A JPH06338191A JP H06338191 A JPH06338191 A JP H06338191A JP 5127566 A JP5127566 A JP 5127566A JP 12756693 A JP12756693 A JP 12756693A JP H06338191 A JPH06338191 A JP H06338191A
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- amplifier circuit
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- G11C11/413—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing, timing or power reduction
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Abstract
(57)【要約】
【目的】 バイアス回路を設けずに、ＰＭＯＳ型トラン
ジスタの飽和領域を確保できる高ゲイン、低消費電流型
のセンス増幅回路およびその駆動方法を提供する。 【構成】 この発明のセンス増幅回路の構成は、フリッ
プフロップ回路２６を以って構成される。また、このフ
リップフロップ回路の駆動方法は、ワード線１０１の電
圧信号に応じてフリップフロップ回路を動作させ、この
回路の動作に応じて第１寄生容量１２を充・放電させる
と同時に第２寄生容量１４を放・充電させて第１及び第
２寄生容量とフリップフロップ回路との第１及び接続点
２０、２２の電圧を個別に変化させる。このような構成
にすれば、従来、必要とされたバイアス回路がいらなく
なる。従って、低消費電流のセンス増幅回路になる。ま
た、このフリップフロップ回路を駆動させることによっ
て高いゲインを得ることができる。
ジスタの飽和領域を確保できる高ゲイン、低消費電流型
のセンス増幅回路およびその駆動方法を提供する。 【構成】 この発明のセンス増幅回路の構成は、フリッ
プフロップ回路２６を以って構成される。また、このフ
リップフロップ回路の駆動方法は、ワード線１０１の電
圧信号に応じてフリップフロップ回路を動作させ、この
回路の動作に応じて第１寄生容量１２を充・放電させる
と同時に第２寄生容量１４を放・充電させて第１及び第
２寄生容量とフリップフロップ回路との第１及び接続点
２０、２２の電圧を個別に変化させる。このような構成
にすれば、従来、必要とされたバイアス回路がいらなく
なる。従って、低消費電流のセンス増幅回路になる。ま
た、このフリップフロップ回路を駆動させることによっ
て高いゲインを得ることができる。
Description
【０００１】
【産業上の利用分野】この発明は、ＣＭＯＳスタッテッ
ク型の記憶装置に好適なセンス増幅回路及びその駆動方
法に関するものである。
ク型の記憶装置に好適なセンス増幅回路及びその駆動方
法に関するものである。
【０００２】
【従来の技術】ＣＭＯＳスタッテック型の記憶装置に使
用されるセンス増幅器は、微小な信号を感知する増幅器
の一種である。特に、半導体メモリにおいては、ビット
線対上のメモリセルからの微小信号の感知にビット線セ
ンス増幅器が用いられ、また、データバス線対上の信号
の感知増幅にＩ／Ｏセンス増幅器が用いられる（文献Ｉ
「超ＬＳＩ総合辞典」、サイエンスフォーラム（株）、
昭和６３年版、Ｐ．４７５参照）。
用されるセンス増幅器は、微小な信号を感知する増幅器
の一種である。特に、半導体メモリにおいては、ビット
線対上のメモリセルからの微小信号の感知にビット線セ
ンス増幅器が用いられ、また、データバス線対上の信号
の感知増幅にＩ／Ｏセンス増幅器が用いられる（文献Ｉ
「超ＬＳＩ総合辞典」、サイエンスフォーラム（株）、
昭和６３年版、Ｐ．４７５参照）。
【０００３】この種のセンス増幅器回路の中で、増幅回
路としては、従来、文献ＩＩに開示されている電流型セ
ンス増幅器としてのセンス増幅回路がある（文献ＩＩ：
「Ａ７−ｎｓ １４０−ｍＷ １−Ｍｂ ＣＭＯＳ Ｓ
ＲＡＭ ｗｉｔｈ Ｃｕｒｒｅｎｔ Ｓｅｎｓｅ Ａｍ
ｐｌｉｆｉｅｒ」、ＩＥＥＥ ＪＯＵＲＮＡＬ ＯＦＳ
ＯＬＩＤ−ＳＴＡＴＥ ＣＩＲＣＵＩＴＳ、ＶＯＬ．２
７、ＮＯ．１１、ＮＯＶＥＭＢＥＲ １９９２、Ｐ．
Ｐ．１５１１〜１５１８）。
路としては、従来、文献ＩＩに開示されている電流型セ
ンス増幅器としてのセンス増幅回路がある（文献ＩＩ：
「Ａ７−ｎｓ １４０−ｍＷ １−Ｍｂ ＣＭＯＳ Ｓ
ＲＡＭ ｗｉｔｈ Ｃｕｒｒｅｎｔ Ｓｅｎｓｅ Ａｍ
ｐｌｉｆｉｅｒ」、ＩＥＥＥ ＪＯＵＲＮＡＬ ＯＦＳ
ＯＬＩＤ−ＳＴＡＴＥ ＣＩＲＣＵＩＴＳ、ＶＯＬ．２
７、ＮＯ．１１、ＮＯＶＥＭＢＥＲ １９９２、Ｐ．
Ｐ．１５１１〜１５１８）。
【０００４】以下、図３及び図４を参照して文献ＩＩに
開示の従来のセンス増幅器回路及びその駆動方法につき
説明する。
開示の従来のセンス増幅器回路及びその駆動方法につき
説明する。
【０００５】図３は、従来のセンス増幅回路とその周辺
回路とを示す構成図である。このセンス増幅回路９７
は、ワード線１０１及び電源（図示せず）に結合される
第１及び第２ビット線１０３、１０５と、センスアンプ
６０との間に少なくとも結合されている。そして、この
センス増幅回路９７はセンスアンプ６０と共に第１及び
第２寄生容量Ｃ１、Ｃ２を介して個別にアースされてい
る。図３に示す構成図は多くのトランジスタを以って構
成してあるが、図３に示すトランジスタは、エンハンス
ト型のＭＯＳトランジスタであり、矢印がゲート側に向
いているものはＮ型を表し、矢印がゲートの外側向いて
いるものはＰ型を表す。
回路とを示す構成図である。このセンス増幅回路９７
は、ワード線１０１及び電源（図示せず）に結合される
第１及び第２ビット線１０３、１０５と、センスアンプ
６０との間に少なくとも結合されている。そして、この
センス増幅回路９７はセンスアンプ６０と共に第１及び
第２寄生容量Ｃ１、Ｃ２を介して個別にアースされてい
る。図３に示す構成図は多くのトランジスタを以って構
成してあるが、図３に示すトランジスタは、エンハンス
ト型のＭＯＳトランジスタであり、矢印がゲート側に向
いているものはＮ型を表し、矢印がゲートの外側向いて
いるものはＰ型を表す。
【０００６】先ず、図３を参照して従来のセンス増幅器
回路の構成につき説明する。
回路の構成につき説明する。
【０００７】プルアップ用トランジスタＴ２２、Ｔ２３
は、ソ−スを電源電圧に接続し、ゲートをアース４４及
び４６に、およびドレインをビット線１０３、１０５に
それぞれ接続する。ワード線１０１及びビット線１０
３、１０５との間にはメモリセル回路（ＣＥＬＬ）４８
が接続されている。
は、ソ−スを電源電圧に接続し、ゲートをアース４４及
び４６に、およびドレインをビット線１０３、１０５に
それぞれ接続する。ワード線１０１及びビット線１０
３、１０５との間にはメモリセル回路（ＣＥＬＬ）４８
が接続されている。
【０００８】図４は、ＣＥＬＬ４８の内部回路の構成を
示す。図４に示したＣＥＬＬ４８は、スタティック型メ
モリセルと呼ばれる。後述するこの発明に便宜のため、
このメモリセルの構成につき説明する。
示す。図４に示したＣＥＬＬ４８は、スタティック型メ
モリセルと呼ばれる。後述するこの発明に便宜のため、
このメモリセルの構成につき説明する。
【０００９】伝送用トランジスタＴ２６のゲートをワー
ド線１０１に接続し、ソースをビット線１０３に接続し
てある。一方、伝送用トランジスタＴ２７のゲートをワ
ード線１０１に接続し、ソースをビット線１０５に接続
してある。また、駆動用トランジスタＴ２８、Ｔ２９の
ソースをそれぞれ負荷素子７０、７２を経て電源に接続
してある。
ド線１０１に接続し、ソースをビット線１０３に接続し
てある。一方、伝送用トランジスタＴ２７のゲートをワ
ード線１０１に接続し、ソースをビット線１０５に接続
してある。また、駆動用トランジスタＴ２８、Ｔ２９の
ソースをそれぞれ負荷素子７０、７２を経て電源に接続
してある。
【００１０】また、駆動用トランジスタＴ２８と負荷素
子７０及びトランジスタＴ２６を接続するため、第３接
続点７４を設け、また、駆動用トランジスタＴ２９と負
荷素子７２及びトランジスタＴ２７を接続するため、第
４接続点７６を設けている。
子７０及びトランジスタＴ２６を接続するため、第３接
続点７４を設け、また、駆動用トランジスタＴ２９と負
荷素子７２及びトランジスタＴ２７を接続するため、第
４接続点７６を設けている。
【００１１】また、トランジスタＴ２６のドレインとト
ランジスタＴ２９のゲートを第３接続点７４を介して接
続し、トランジスタＴ２７のドレインとトランジスタＴ
２８のゲートとを第４接続点７６を介して接続してあ
る。また、トランジスタＴ２８及びＴ２９のドレインに
アース６６及び６８をそれぞれ接続してある。
ランジスタＴ２９のゲートを第３接続点７４を介して接
続し、トランジスタＴ２７のドレインとトランジスタＴ
２８のゲートとを第４接続点７６を介して接続してあ
る。また、トランジスタＴ２８及びＴ２９のドレインに
アース６６及び６８をそれぞれ接続してある。
【００１２】上述した構成のＣＥＬＬ回路４８は、ビッ
ト線１０３、１０５を介しては、列選択回路用のカラム
スイッチ５０に接続され、更に、カラムスイッチ５０を
介してデータ線１０７、１０９に接続されている。
ト線１０３、１０５を介しては、列選択回路用のカラム
スイッチ５０に接続され、更に、カラムスイッチ５０を
介してデータ線１０７、１０９に接続されている。
【００１３】また、データ線１０７にプルアップ用トラ
ンジスタＴ２４が接続され、データ線１０９にプルアッ
プ用トランジスタＴ２５が接続される。また、トランジ
スタＴ２４及びＴ２５のゲートは、アース５６に接続さ
れている。
ンジスタＴ２４が接続され、データ線１０９にプルアッ
プ用トランジスタＴ２５が接続される。また、トランジ
スタＴ２４及びＴ２５のゲートは、アース５６に接続さ
れている。
【００１４】次に、図３を参照して従来のセンス増幅器
部分の回路構成につき説明する。
部分の回路構成につき説明する。
【００１５】トランジスタＴ１０、Ｔ１１、Ｔ１２及び
Ｔ１３は、Ｐ型トランジスタである。また、トランジス
タＴ１４、Ｔ１５、Ｔ１６及びＴ１７は、Ｎ型トランジ
スタである。
Ｔ１３は、Ｐ型トランジスタである。また、トランジス
タＴ１４、Ｔ１５、Ｔ１６及びＴ１７は、Ｎ型トランジ
スタである。
【００１６】トランジスタＴ１０及びＴ１２のソースは
データ線１０７に接続され、トランジスタＴ１１及びＴ
１３のソースはデータ線１０９に接続されている。更
に、トランジスタＴ１０、Ｔ１１、Ｔ１２及びＴ１３の
ゲートは共通線１１５に接続されている。この共通線１
１５は、バイアス回路９８に接続される（バイアス回路
については後述する）。
データ線１０７に接続され、トランジスタＴ１１及びＴ
１３のソースはデータ線１０９に接続されている。更
に、トランジスタＴ１０、Ｔ１１、Ｔ１２及びＴ１３の
ゲートは共通線１１５に接続されている。この共通線１
１５は、バイアス回路９８に接続される（バイアス回路
については後述する）。
【００１７】また、トランジスタＴ１０、Ｔ１２、Ｔ１
３及びＴ１４のドレインとトランジスタＴ１４、Ｔ１
５、Ｔ１６及びＴ１７のドレインとはそれぞれ直列に接
続されている。
３及びＴ１４のドレインとトランジスタＴ１４、Ｔ１
５、Ｔ１６及びＴ１７のドレインとはそれぞれ直列に接
続されている。
【００１８】また、トランジスタＴ１４及びＴ１５のゲ
ートは共通線に接続され、かつ、トランジスタＴ１１或
いはトランジスタＴ１５のドレインに接続されている。
ートは共通線に接続され、かつ、トランジスタＴ１１或
いはトランジスタＴ１５のドレインに接続されている。
【００１９】また、トランジスタＴ１６及びＴ１７のゲ
ートは共通線に接続され、かつ、トランジスタＴ１２或
いはＴ１６のドレインに接続されている。
ートは共通線に接続され、かつ、トランジスタＴ１２或
いはＴ１６のドレインに接続されている。
【００２０】また、トランジスタＴ１４、Ｔ１５、Ｔ１
６及びＴ１７のソースは、共通線に接続され、トランジ
スタＴ１８のドレインに接続されている。更に、トラン
ジスタＴ１８のソースはアース８９に接続されている。
６及びＴ１７のソースは、共通線に接続され、トランジ
スタＴ１８のドレインに接続されている。更に、トラン
ジスタＴ１８のソースはアース８９に接続されている。
【００２１】また、トランジスタＴ１０及びＴ１４の間
には第１接続点９５を設け、一方、トランジスタＴ１３
及びＴ１７の間には第２接続点９６を設けてある。この
第１及び第２寄生容量Ｃ１、Ｃ２の一方の端子をそれぞ
れ第１及び第２接続点９５、９６に接続する。第１及び
第２寄生容量Ｃ１、Ｃ２の他方の端子にアース１６と１
８をそれぞれ接続する。更に、第１及び第２接続点９
５、９６からセンスアンプ６０に信号を供給する信号線
１１１、１１３を具えている。
には第１接続点９５を設け、一方、トランジスタＴ１３
及びＴ１７の間には第２接続点９６を設けてある。この
第１及び第２寄生容量Ｃ１、Ｃ２の一方の端子をそれぞ
れ第１及び第２接続点９５、９６に接続する。第１及び
第２寄生容量Ｃ１、Ｃ２の他方の端子にアース１６と１
８をそれぞれ接続する。更に、第１及び第２接続点９
５、９６からセンスアンプ６０に信号を供給する信号線
１１１、１１３を具えている。
【００２２】次に、図３を参照してバイアス回路９８の
構成につき説明する。
構成につき説明する。
【００２３】トランジスタＴ１９、Ｔ２０及びＴ２１
は、直列に接続されている。尚、トランジスタＴ１９の
ソースには電源電圧が接続されている。トランジスタＴ
１９のゲートには、制御信号ФＬＳ１に対して反転制御
信号ФＬＳ２が供給される。また、トランジスタＴ２０
のゲートと、トランジスタＴ２０及びＴ２１の間は共通
線で接続され、かつ、上述したセンス増幅器の共通線１
１５に接続されている。
は、直列に接続されている。尚、トランジスタＴ１９の
ソースには電源電圧が接続されている。トランジスタＴ
１９のゲートには、制御信号ФＬＳ１に対して反転制御
信号ФＬＳ２が供給される。また、トランジスタＴ２０
のゲートと、トランジスタＴ２０及びＴ２１の間は共通
線で接続され、かつ、上述したセンス増幅器の共通線１
１５に接続されている。
【００２４】次に、図２及び図３を参照してセンス増幅
回路の駆動方法につき説明する。
回路の駆動方法につき説明する。
【００２５】ワード線１０１が接地レベル（電圧が０
Ｖ）のとき、ＣＥＬＬ４８のトランジスタＴ２６及びＴ
２７は、オフ状態となる。このため、ビット線１０３、
１０５は、トランジスタＴ２２及びＴ２３により、Ｉ0
の電流が流れる。このときカラムスイッチ５０によって
ビット線１０３、１０５が選択されていると仮定すれ
ば、データ線１０７、１０９にもＩ0 の電流が流れる
（ただし、このときデータ線１０７、１０９に接続され
たプルアップ用トランジスタＴ２４及びＴ２５からも電
流が供給されているが説明を簡単にするため、ここでは
無視することにする。）。
Ｖ）のとき、ＣＥＬＬ４８のトランジスタＴ２６及びＴ
２７は、オフ状態となる。このため、ビット線１０３、
１０５は、トランジスタＴ２２及びＴ２３により、Ｉ0
の電流が流れる。このときカラムスイッチ５０によって
ビット線１０３、１０５が選択されていると仮定すれ
ば、データ線１０７、１０９にもＩ0 の電流が流れる
（ただし、このときデータ線１０７、１０９に接続され
たプルアップ用トランジスタＴ２４及びＴ２５からも電
流が供給されているが説明を簡単にするため、ここでは
無視することにする。）。
【００２６】ここで、トランジスタＴ１８のゲートに供
給される制御信号ФＬＳ１は電源電圧レベルになってい
ると仮定すれば、トランジスタＴ１９のゲートに供給さ
れる反転制御信号ФＬＳ２は接地レベル（０Ｖ）とな
る。また、このとき、バイアス回路９８からセンス増幅
回路９７へ電圧を供給してトランジスタＴ１０、Ｔ１
１、Ｔ１２及びＴ１３のゲート電圧が飽和領域で動作す
るように設定してあるものとする。このとき、トランジ
スタＴ１０、Ｔ１１、Ｔ１２及びＴ１３には、それぞれ
Ｉ0 ／２の電流が流れる。
給される制御信号ФＬＳ１は電源電圧レベルになってい
ると仮定すれば、トランジスタＴ１９のゲートに供給さ
れる反転制御信号ФＬＳ２は接地レベル（０Ｖ）とな
る。また、このとき、バイアス回路９８からセンス増幅
回路９７へ電圧を供給してトランジスタＴ１０、Ｔ１
１、Ｔ１２及びＴ１３のゲート電圧が飽和領域で動作す
るように設定してあるものとする。このとき、トランジ
スタＴ１０、Ｔ１１、Ｔ１２及びＴ１３には、それぞれ
Ｉ0 ／２の電流が流れる。
【００２７】また、トランジスタＴ１４、Ｔ１５、Ｔ１
６及びＴ７にもそれぞれ同じＩ0 ／２の電流が流れる。
６及びＴ７にもそれぞれ同じＩ0 ／２の電流が流れる。
【００２８】次に、ワード線１０１の電圧が接地レベル
（０Ｖ）から電源電圧レベル（Ｖcc）に立ち上がると
き、伝送用トランジスタＴ２６及びＴ２７がオン状態と
なっているため、微小電流ΔＩがビット線１０３からＣ
ＥＬＬ４８へ流れる。この微小電流ΔＩは、第３接続点
７４を通り、更に、駆動用トランジスタＴ２８を通過し
てアース６６に流れる。従って、ビット線１０３からカ
ラムスイッチ５０を介してデータ線１０７に流れる電流
は、Ｉ0 −ΔＩとなる。また、トランジスタＴ１０及び
Ｔ１２に流れる電流も、（Ｉ0 −ΔＩ）／２となる。
（０Ｖ）から電源電圧レベル（Ｖcc）に立ち上がると
き、伝送用トランジスタＴ２６及びＴ２７がオン状態と
なっているため、微小電流ΔＩがビット線１０３からＣ
ＥＬＬ４８へ流れる。この微小電流ΔＩは、第３接続点
７４を通り、更に、駆動用トランジスタＴ２８を通過し
てアース６６に流れる。従って、ビット線１０３からカ
ラムスイッチ５０を介してデータ線１０７に流れる電流
は、Ｉ0 −ΔＩとなる。また、トランジスタＴ１０及び
Ｔ１２に流れる電流も、（Ｉ0 −ΔＩ）／２となる。
【００２９】一方、トランジスタＴ１１及びＴ１３に
は、それぞれＩ0 ／２の電流が流れる。ここでトランジ
スタＴ１５には、トランジスタＴ１１と同一のＩ0 ／２
の電流が流れる。このとき、トランジスタＴ１５とトラ
ンジスタＴ１４とは、カレントミラ−の形態になってい
るため、トランジスタＴ１４にも同一のＩ0 ／２の電流
が流れる。同様な理由からトランジスタＴ１７に流れる
電流は、（Ｉ0 −ΔＩ）／２となる。
は、それぞれＩ0 ／２の電流が流れる。ここでトランジ
スタＴ１５には、トランジスタＴ１１と同一のＩ0 ／２
の電流が流れる。このとき、トランジスタＴ１５とトラ
ンジスタＴ１４とは、カレントミラ−の形態になってい
るため、トランジスタＴ１４にも同一のＩ0 ／２の電流
が流れる。同様な理由からトランジスタＴ１７に流れる
電流は、（Ｉ0 −ΔＩ）／２となる。
【００３０】トランジスタＴ１４によりΔＩ／２の電流
が引かれることになり、第１寄生容量Ｃ１の電荷は、放
電されて第１接続点９５の電位が下がる。同様な理由に
より、トランジスタＴ１３を流れる電流の内、ΔＩ／２
の電流だけトランジスタＴ１７に流れなくなる。このた
め、第２寄生容量Ｃ２の電荷を充電して第２接続点９６
の電位は上がる。
が引かれることになり、第１寄生容量Ｃ１の電荷は、放
電されて第１接続点９５の電位が下がる。同様な理由に
より、トランジスタＴ１３を流れる電流の内、ΔＩ／２
の電流だけトランジスタＴ１７に流れなくなる。このた
め、第２寄生容量Ｃ２の電荷を充電して第２接続点９６
の電位は上がる。
【００３１】このようにして、第１及び第２接続点９
５、９６間で電圧スイングが行われる。従って、電源電
圧レベル（ＶCC）の電圧を任意にシフトさせ、相補内部
信号としてセンスアンプ６０にレベル信号を供給でき
る。
５、９６間で電圧スイングが行われる。従って、電源電
圧レベル（ＶCC）の電圧を任意にシフトさせ、相補内部
信号としてセンスアンプ６０にレベル信号を供給でき
る。
【００３２】
【発明が解決しようとする課題】しかしながら、上述し
たように、従来のセンス増幅回路を用いた場合、プルア
ップ用トランジスタからＰＭＯＳ型トランジスタへ流れ
る電流が１／２に減少する。従って、ゲインが悪くな
り、かつ、ＰＭＯＳ型トランジスタを飽和領域で動作さ
せるためのバイアス回路が必要になり、消費電流は増加
するという問題があった。
たように、従来のセンス増幅回路を用いた場合、プルア
ップ用トランジスタからＰＭＯＳ型トランジスタへ流れ
る電流が１／２に減少する。従って、ゲインが悪くな
り、かつ、ＰＭＯＳ型トランジスタを飽和領域で動作さ
せるためのバイアス回路が必要になり、消費電流は増加
するという問題があった。
【００３３】この発明は、上述した問題点に鑑み行われ
たものであり、すなわち、この発明の目的は、バイアス
回路を設けずにＰＭＯＳ型のトランジスタの飽和領域を
確保できる高ゲイン、低消費電流型のセンス増幅回路及
びその駆動方法を提供することにある。
たものであり、すなわち、この発明の目的は、バイアス
回路を設けずにＰＭＯＳ型のトランジスタの飽和領域を
確保できる高ゲイン、低消費電流型のセンス増幅回路及
びその駆動方法を提供することにある。
【００３４】
【課題を解決するための手段】この目的の達成を図るた
め、この発明のセンス増幅回路の構成によれば、ワード
線及び電源に結合される第１及び第２ビット線と、セン
スアンプとの間に少なくとも結合され、かつ、このセン
スアンプと一緒に、第１及び第２寄生容量の各々を介し
て個別に、アースされるセンス増幅回路において、前記
センス増幅回路をフリップフロップ回路を以って構成し
たことを特徴とする。
め、この発明のセンス増幅回路の構成によれば、ワード
線及び電源に結合される第１及び第２ビット線と、セン
スアンプとの間に少なくとも結合され、かつ、このセン
スアンプと一緒に、第１及び第２寄生容量の各々を介し
て個別に、アースされるセンス増幅回路において、前記
センス増幅回路をフリップフロップ回路を以って構成し
たことを特徴とする。
【００３５】また、この発明の実施に当たり、好ましく
は、前記フリップフロップ回路は、第１ビット線に接続
された第２導電型の第１トランジスタ及び第２ビット線
に接続された第２導電型の第２トランジスタと、前記第
１トランジスタの第２主電極に接続された第１導電型の
第３トランジスタ及び第２トランジスタの第２主電極に
接続された第１導電型の第４トランジスタと、前記第３
及び第４トランジスタの第１主電極に接続された第１導
電型の第５トランジスタと、該第５トランジスタの第１
主電極に接続されたアースと、前記第１トランジスタと
第３トランジスタ間に設けられて第１寄生容量に接続さ
れる第１接続点と、前記第２トランジスタと第４トラン
ジスタ間に設けられて第２寄生容量と接続される第２接
続点とを具え、前記第１及び第４トランジスタの制御電
極を前記第１接続点に接続させ、前記第２及び第３トラ
ンジスタの制御電極を前記第２接続点に接続して構成す
るのが良い。
は、前記フリップフロップ回路は、第１ビット線に接続
された第２導電型の第１トランジスタ及び第２ビット線
に接続された第２導電型の第２トランジスタと、前記第
１トランジスタの第２主電極に接続された第１導電型の
第３トランジスタ及び第２トランジスタの第２主電極に
接続された第１導電型の第４トランジスタと、前記第３
及び第４トランジスタの第１主電極に接続された第１導
電型の第５トランジスタと、該第５トランジスタの第１
主電極に接続されたアースと、前記第１トランジスタと
第３トランジスタ間に設けられて第１寄生容量に接続さ
れる第１接続点と、前記第２トランジスタと第４トラン
ジスタ間に設けられて第２寄生容量と接続される第２接
続点とを具え、前記第１及び第４トランジスタの制御電
極を前記第１接続点に接続させ、前記第２及び第３トラ
ンジスタの制御電極を前記第２接続点に接続して構成す
るのが良い。
【００３６】また、この発明のセンス増幅回路の駆動方
法によれば、前記ワード線の電圧信号に応じて前記フリ
ップフロップ回路を動作させ、このフリップフロップ回
路の動作に応じて前記第１寄生容量を充・放電させると
同時に、前記第２寄生容量を放・充電させて前記第１及
び第２寄生容量と前記フリップフロップ回路との接続点
の電圧を個別に変化させることを特徴とする。
法によれば、前記ワード線の電圧信号に応じて前記フリ
ップフロップ回路を動作させ、このフリップフロップ回
路の動作に応じて前記第１寄生容量を充・放電させると
同時に、前記第２寄生容量を放・充電させて前記第１及
び第２寄生容量と前記フリップフロップ回路との接続点
の電圧を個別に変化させることを特徴とする。
【００３７】また、この発明の実施に当たり、好ましく
は、前記ワード線の電圧レベル信号に応じて第１接続点
及び第２接続点の電圧を変化させるのが良い。
は、前記ワード線の電圧レベル信号に応じて第１接続点
及び第２接続点の電圧を変化させるのが良い。
【００３８】
【作用】上述のようなセンス増幅回路によれば、センス
増幅回路部をフリップフロップ回路を以って構成してい
る。従って、第１及び第２ビット線から供給される電流
値を従来に比べ２倍に増加させることができる。従っ
て、ＰＭＯＳトランジスタを飽和領域で動作させるため
に必要とされていたバイアス回路がいらなくなる。
増幅回路部をフリップフロップ回路を以って構成してい
る。従って、第１及び第２ビット線から供給される電流
値を従来に比べ２倍に増加させることができる。従っ
て、ＰＭＯＳトランジスタを飽和領域で動作させるため
に必要とされていたバイアス回路がいらなくなる。
【００３９】また、従来、カレントミラー回路を構成す
るために必要とされていた第１及び第２導電型トランジ
スタの部品も少なくできる。
るために必要とされていた第１及び第２導電型トランジ
スタの部品も少なくできる。
【００４０】また、このセンス増幅回路の駆動方法によ
れば、ワード線の電圧信号レベルに応じてフリップフロ
ップ回路を動作させることにより、フリップフロップ回
路の動作に応じて第１寄生容量を充・放電させると同時
に、第２寄生容量を放・充電させる。このとき、第１及
び第２寄生容量とフリップフロップ回路との第１及び第
２接続点に発生する電圧を個別に変化させて出力信号と
して取り出す。従って、高いゲインを得ることができ
る。
れば、ワード線の電圧信号レベルに応じてフリップフロ
ップ回路を動作させることにより、フリップフロップ回
路の動作に応じて第１寄生容量を充・放電させると同時
に、第２寄生容量を放・充電させる。このとき、第１及
び第２寄生容量とフリップフロップ回路との第１及び第
２接続点に発生する電圧を個別に変化させて出力信号と
して取り出す。従って、高いゲインを得ることができ
る。
【００４１】
【実施例】以下、この発明のセンス増幅回路を図１に示
し、また、この回路を駆動に適用した例により、駆動方
法を説明する。しかしながら、説明に用いる各図はこの
発明を理解できる程度に各構成成分の配置関係を概略的
に示してあるにすぎない。
し、また、この回路を駆動に適用した例により、駆動方
法を説明する。しかしながら、説明に用いる各図はこの
発明を理解できる程度に各構成成分の配置関係を概略的
に示してあるにすぎない。
【００４２】図１は、この発明のセンス増幅回路の構成
を説明するための回路図である。
を説明するための回路図である。
【００４３】先ず、図１及び図２を参照してこの発明の
センス増幅回路の各構成につき説明する。尚、従来と全
く同様な回路構成部分については、その部分の説明を省
略する。
センス増幅回路の各構成につき説明する。尚、従来と全
く同様な回路構成部分については、その部分の説明を省
略する。
【００４４】この発明のセンス増幅回路の主要構成は、
第１及び第２ビット線１０３、１０５とワード線１０１
に接続されたメモリセル３４（以下、ＣＥＬＬと呼
ぶ。）と、データ線１０７、１０９に接続されたフリッ
プフロップ回路２６と、第１及び第２接続点２０、２２
に接続された第１及び第２寄生容量１２、１４とからな
っている。ここでＣＥＬＬ４８と、プルアップ用トラン
ジスタＴ６及びＴ７からデータ線１０７、１０９間の部
分は、従来と同様であるため、詳細な説明を省略する。
第１及び第２ビット線１０３、１０５とワード線１０１
に接続されたメモリセル３４（以下、ＣＥＬＬと呼
ぶ。）と、データ線１０７、１０９に接続されたフリッ
プフロップ回路２６と、第１及び第２接続点２０、２２
に接続された第１及び第２寄生容量１２、１４とからな
っている。ここでＣＥＬＬ４８と、プルアップ用トラン
ジスタＴ６及びＴ７からデータ線１０７、１０９間の部
分は、従来と同様であるため、詳細な説明を省略する。
【００４５】フリップフロップ回路２６は、第２導電型
のトランジスタＴ１、Ｔ２と第１導電型のトランジスタ
Ｔ３、Ｔ４及びＴ５とを具えている。この実施例で、第
１導電型トランジスタとは、Ｎ型トランジスタ（矢印が
ゲートの内側に向いている）のことを言う。また、第２
導電型トランジスタとは、Ｐ型トランジスタ（矢印がゲ
ートの外側に向いている）のことを言う。
のトランジスタＴ１、Ｔ２と第１導電型のトランジスタ
Ｔ３、Ｔ４及びＴ５とを具えている。この実施例で、第
１導電型トランジスタとは、Ｎ型トランジスタ（矢印が
ゲートの内側に向いている）のことを言う。また、第２
導電型トランジスタとは、Ｐ型トランジスタ（矢印がゲ
ートの外側に向いている）のことを言う。
【００４６】また、第１トランジスタＴ１と第３トラン
ジスタＴ３との間には第１接続点２０を設け、また、第
２トランジスタＴ２と第４トランジスタＴ４との間には
第２接続点２２を設ける。
ジスタＴ３との間には第１接続点２０を設け、また、第
２トランジスタＴ２と第４トランジスタＴ４との間には
第２接続点２２を設ける。
【００４７】また、各構成部品を、以下のように接続す
る。すなわち、データ線１０７に第１トランジスタＴ１
の第１主電極（以下、第１主電極をソースと呼ぶ。）を
接続する。また、第１接続点２０に第１トランジスタＴ
１の制御電極（以下、制御電極をゲートと呼ぶ。）を接
続する。
る。すなわち、データ線１０７に第１トランジスタＴ１
の第１主電極（以下、第１主電極をソースと呼ぶ。）を
接続する。また、第１接続点２０に第１トランジスタＴ
１の制御電極（以下、制御電極をゲートと呼ぶ。）を接
続する。
【００４８】また、データ線１０９に第２トランジスタ
Ｔ２のソースを接続する。また、第２接続点２２に第２
トランジスタＴ２のゲートを接続する。
Ｔ２のソースを接続する。また、第２接続点２２に第２
トランジスタＴ２のゲートを接続する。
【００４９】また、第１トランジスタＴ１のドレインと
第３トランジスタＴ３の第２主電極（以下、第２主電極
をドレインと呼ぶ。）とを直列に接続する。また、第２
トランジスタＴ２のドレインと第４トランジスタＴ４の
ドレインとを直列に接続する。また、第１トランジスタ
Ｔ１のゲートと第４トランジスタＴ４のゲートとを接続
し、更に、第２トランジスタＴ２のゲートと第３トラン
ジスタＴ３のゲートとを接続する。
第３トランジスタＴ３の第２主電極（以下、第２主電極
をドレインと呼ぶ。）とを直列に接続する。また、第２
トランジスタＴ２のドレインと第４トランジスタＴ４の
ドレインとを直列に接続する。また、第１トランジスタ
Ｔ１のゲートと第４トランジスタＴ４のゲートとを接続
し、更に、第２トランジスタＴ２のゲートと第３トラン
ジスタＴ３のゲートとを接続する。
【００５０】また、第３及び第４トランジスタＴ３、Ｔ
４のソースを共通線に接続し、更に、第５トランジスタ
Ｔ５のドレインに接続する。また、第５トランジスタＴ
５のソースにアース２４を接続する。
４のソースを共通線に接続し、更に、第５トランジスタ
Ｔ５のドレインに接続する。また、第５トランジスタＴ
５のソースにアース２４を接続する。
【００５１】また、第１寄生容量１２を第１接続点２０
に接続し、第２寄生容量１４を第２接続点２２に接続す
る。更に、第１及び第２寄生容量１２、１４の他端を、
アース１６及び１８にそれぞれ接続する。
に接続し、第２寄生容量１４を第２接続点２２に接続す
る。更に、第１及び第２寄生容量１２、１４の他端を、
アース１６及び１８にそれぞれ接続する。
【００５２】また、第１及び第２接続点２０、２２と、
センスアンプ１０の第１及び第２ターミナル１３、１５
とを接続する。
センスアンプ１０の第１及び第２ターミナル１３、１５
とを接続する。
【００５３】次に、主として図１及び図４を参照しなが
らこの発明のセンス増幅回路の駆動方法につき説明す
る。
らこの発明のセンス増幅回路の駆動方法につき説明す
る。
【００５４】ワード線１０１が接地レベルのとき、ＣＥ
ＬＬ３４の伝送用トランジスタＴ２６及びＴ２７は、オ
フ（ＯＦＦ）状態となり、電源から供給された電流Ｉ0
がプルアップ用トランジスタＴ６及びＴ７を介してビッ
ト線１０３及び１０５に流れる。このとき、例えばカラ
ムスイッチ３６によってビット線１０３、１０５が選択
されるとデータ線１０７、１０９にもビット線対と同様
の電流Ｉ0 が流れる。ここでは、データ線１０７、１０
９に、プルアップ用トランジスタＴ８及びＴ９によって
も微小の電流が供給されているが、説明を簡単にするた
め、無視することにする。また、フリップフロップ回路
２６の第５トランジスタＴ５のゲートに供給される制御
信号ФＬＳは電源電圧レベルになっており、また、フリ
ップフロップ回路２６は動作可能状態になっているもの
とする。このような状態で、第１及び第２トランジスタ
Ｔ１、Ｔ２にそれぞれ電流Ｉ0 が流れる。更に、第３及
び第４トランジスタＴ３、Ｔ４にも同じ電流Ｉ0 が流れ
る。
ＬＬ３４の伝送用トランジスタＴ２６及びＴ２７は、オ
フ（ＯＦＦ）状態となり、電源から供給された電流Ｉ0
がプルアップ用トランジスタＴ６及びＴ７を介してビッ
ト線１０３及び１０５に流れる。このとき、例えばカラ
ムスイッチ３６によってビット線１０３、１０５が選択
されるとデータ線１０７、１０９にもビット線対と同様
の電流Ｉ0 が流れる。ここでは、データ線１０７、１０
９に、プルアップ用トランジスタＴ８及びＴ９によって
も微小の電流が供給されているが、説明を簡単にするた
め、無視することにする。また、フリップフロップ回路
２６の第５トランジスタＴ５のゲートに供給される制御
信号ФＬＳは電源電圧レベルになっており、また、フリ
ップフロップ回路２６は動作可能状態になっているもの
とする。このような状態で、第１及び第２トランジスタ
Ｔ１、Ｔ２にそれぞれ電流Ｉ0 が流れる。更に、第３及
び第４トランジスタＴ３、Ｔ４にも同じ電流Ｉ0 が流れ
る。
【００５５】次に、ワード線１０１が接地レベル（０
Ｖ）から電源電圧レベル（ＶCC）になった場合、ＣＥＬ
Ｌ３４のトランジスタＴ２６及びＴ２７はオン（ＯＮ）
状態となっているため、ビット線１０３から微小電流Δ
Ｉが第３接続点７４、及びトランジスタＴ２８を通過し
てアース６６側に流れる（図４参照）。従って、カラム
スイッチ５０に向かうビット線１０３には、Ｉ0 −ΔＩ
の電流が流れる。更に、カラムスイッチ３６を介してデ
ータ線１０７にもＩ0 −ΔＩの電流が流れる。一方、カ
ラムスイッチ３６に向かうビット線１０５にはＩ0 の電
流が流れる。更に、カラムスイッチ３６を介してデータ
線１０９にもＩ0 の電流が流れる。
Ｖ）から電源電圧レベル（ＶCC）になった場合、ＣＥＬ
Ｌ３４のトランジスタＴ２６及びＴ２７はオン（ＯＮ）
状態となっているため、ビット線１０３から微小電流Δ
Ｉが第３接続点７４、及びトランジスタＴ２８を通過し
てアース６６側に流れる（図４参照）。従って、カラム
スイッチ５０に向かうビット線１０３には、Ｉ0 −ΔＩ
の電流が流れる。更に、カラムスイッチ３６を介してデ
ータ線１０７にもＩ0 −ΔＩの電流が流れる。一方、カ
ラムスイッチ３６に向かうビット線１０５にはＩ0 の電
流が流れる。更に、カラムスイッチ３６を介してデータ
線１０９にもＩ0 の電流が流れる。
【００５６】ここで、第３及び第４トランジスタＴ３及
びＴ４が常に飽和領域で動作するように設定するとき、
この第３及び第４トランジスタＴ３及びＴ４に流れる電
流ＩD はトランジスタのゲート・ソース電圧ＶGSからし
きい値電圧ＶTHを引いた値の２乗に比例する。この関係
を式で表すと次のようになる。
びＴ４が常に飽和領域で動作するように設定するとき、
この第３及び第４トランジスタＴ３及びＴ４に流れる電
流ＩD はトランジスタのゲート・ソース電圧ＶGSからし
きい値電圧ＶTHを引いた値の２乗に比例する。この関係
を式で表すと次のようになる。
【００５７】ＩD ＝Ｋ（ＶGS−ＶTH）2 ただし、Ｋは比例定数とする。
【００５８】ここで、ＶGSはゲート・ソース電圧（Ｖ） ＶTHはしきい値電圧（Ｖ） を表す。このため、以下のような電位レベルシフトが起
こる。すなわち、ワード線１０１が接地レベル（０Ｖ）
から電源電圧レベル（ＶCC）になった場合、第２接続点
２２の電位は、第２トランジスタＴ２にＩ0 の電流が流
れているため、ワード線１０１の接地レベルのときと同
一の電位となる。従って、第３トランジスタＴ３に流れ
る電流はＩ0 のままである。一方、第１接続点２０の電
位は、ビット線１０３の電位がワード線の電源電圧レベ
ルになることによってΔＶの電圧だけ降下するため、低
くなる。従って、第４トランジスタＴ４に流れる電流は
Ｉ0−ΔＩとなる。
こる。すなわち、ワード線１０１が接地レベル（０Ｖ）
から電源電圧レベル（ＶCC）になった場合、第２接続点
２２の電位は、第２トランジスタＴ２にＩ0 の電流が流
れているため、ワード線１０１の接地レベルのときと同
一の電位となる。従って、第３トランジスタＴ３に流れ
る電流はＩ0 のままである。一方、第１接続点２０の電
位は、ビット線１０３の電位がワード線の電源電圧レベ
ルになることによってΔＶの電圧だけ降下するため、低
くなる。従って、第４トランジスタＴ４に流れる電流は
Ｉ0−ΔＩとなる。
【００５９】次に、図２は、ワード線に電源電圧レベル
を印加した場合、ビット線対間の電位及び第１及び第２
接続点の電位の変化を測定した電圧特性を示す。
を印加した場合、ビット線対間の電位及び第１及び第２
接続点の電位の変化を測定した電圧特性を示す。
【００６０】図中、縦軸に電圧レベルを取り、横軸に時
間をとって表す。尚、電圧測定装置に、例えばシンクロ
スコープを用いる。
間をとって表す。尚、電圧測定装置に、例えばシンクロ
スコープを用いる。
【００６１】この図２からも理解できるように、ワード
線に電源電圧を印加することによって、第２ビット線１
０５の電圧レベル（Ｂ１）は変化しないが、第１ビット
線１０３の電圧レベル（Ｂ２）は下がる。
線に電源電圧を印加することによって、第２ビット線１
０５の電圧レベル（Ｂ１）は変化しないが、第１ビット
線１０３の電圧レベル（Ｂ２）は下がる。
【００６２】一方、第２接続点２２の電位は、第２寄生
容量１４の充電によってレベルＬ２の電圧になり、第１
接続点２０の電位は第１寄生容量１２の放電によってレ
ベルＬ１の電圧に下がる。
容量１４の充電によってレベルＬ２の電圧になり、第１
接続点２０の電位は第１寄生容量１２の放電によってレ
ベルＬ１の電圧に下がる。
【００６３】上述した理由から、第３トランジスタＴ３
によりΔＩの電流が引かれるため、第１寄生容量１２は
放電する。従って、第１接続点２０の電位は下がる。
によりΔＩの電流が引かれるため、第１寄生容量１２は
放電する。従って、第１接続点２０の電位は下がる。
【００６４】一方、第２トランジスタＴ２を流れる電流
Ｉ0 のうち、ΔＩの電流だけ第４トランジスタＴ４に流
れないため、この電流ΔＩが第２寄生容量１４に流れて
充電する。従って、第２接続点２２の電位は初めの電位
よりも高くなる。また、第３トランジスタＴ３と第４ト
ランジスタＴ３をクロスカップルして接続しているた
め、大きいゲインが得られる。この理由としては次のよ
うに考えられる。
Ｉ0 のうち、ΔＩの電流だけ第４トランジスタＴ４に流
れないため、この電流ΔＩが第２寄生容量１４に流れて
充電する。従って、第２接続点２２の電位は初めの電位
よりも高くなる。また、第３トランジスタＴ３と第４ト
ランジスタＴ３をクロスカップルして接続しているた
め、大きいゲインが得られる。この理由としては次のよ
うに考えられる。
【００６５】第１及び第２トランジスタＴ１、Ｔ２に流
れる電流差により第１及び第２寄生容量１２、１４の放
・充電が起こる。このとき、第２寄生容量１４の充電に
よって第２接続点３４の電位は高くなる。このため、第
３トランジスタＴ３のゲート電位が高くなり、第３トラ
ンジスタＴ４のオン抵抗は小さくなる。同じ理由で第４
トランジスタＴ４のオン抵抗は大きくなる。従って、第
２接続点２２の電位は、初めの状態よりも更に高くな
る。同様に、第１接続点２０の電位は更に低くなる。従
って、高いゲインを得ることができる。
れる電流差により第１及び第２寄生容量１２、１４の放
・充電が起こる。このとき、第２寄生容量１４の充電に
よって第２接続点３４の電位は高くなる。このため、第
３トランジスタＴ３のゲート電位が高くなり、第３トラ
ンジスタＴ４のオン抵抗は小さくなる。同じ理由で第４
トランジスタＴ４のオン抵抗は大きくなる。従って、第
２接続点２２の電位は、初めの状態よりも更に高くな
る。同様に、第１接続点２０の電位は更に低くなる。従
って、高いゲインを得ることができる。
【００６６】然るに、この発明の実施例では、センス増
幅回路のＰＭＯＳのドレインとゲートとを接続してある
ため、従来、必要とされたバイアス回路がいらなくな
り、低消費電流で動作できる。
幅回路のＰＭＯＳのドレインとゲートとを接続してある
ため、従来、必要とされたバイアス回路がいらなくな
り、低消費電流で動作できる。
【００６７】この発明の実施例は、Ｎ型及びＰ型トラン
ジスタを使ったＣＭＯＳ回路につき説明したが、これに
なんら限定されるものではなく、この発明と同等の特性
を得ることができる回路であれば他のトランジスタを使
って組み合わせで回路を構成しても良い。
ジスタを使ったＣＭＯＳ回路につき説明したが、これに
なんら限定されるものではなく、この発明と同等の特性
を得ることができる回路であれば他のトランジスタを使
って組み合わせで回路を構成しても良い。
【００６８】
【発明の効果】上述した説明からも明らかなように、こ
の発明のセンス増幅回路の構成によれば、センス増幅回
路をフリップフロップ回路を以って構成した。従って、
従来のものに比べてバイアス回路がいらなくなる。従っ
て、低消費電流型のセンス増幅回路を実現することがで
きる。
の発明のセンス増幅回路の構成によれば、センス増幅回
路をフリップフロップ回路を以って構成した。従って、
従来のものに比べてバイアス回路がいらなくなる。従っ
て、低消費電流型のセンス増幅回路を実現することがで
きる。
【００６９】また、このセンス増幅回路の駆動方法によ
れば、ワード線の電圧信号レベルに応じてフリップフロ
ップ回路を動作させ、このフリップフロップ回路の動作
に応じて第１寄生容量を放・充電させる。このとき、同
時に第２寄生容量を充・放電させて第１及び第２接続点
の電位を個別に変化させる。このようなフリップフロッ
プ回路の動作を行うことによって、高いゲインが得られ
る。
れば、ワード線の電圧信号レベルに応じてフリップフロ
ップ回路を動作させ、このフリップフロップ回路の動作
に応じて第１寄生容量を放・充電させる。このとき、同
時に第２寄生容量を充・放電させて第１及び第２接続点
の電位を個別に変化させる。このようなフリップフロッ
プ回路の動作を行うことによって、高いゲインが得られ
る。
【図１】この発明のセンス増幅回路の構造を説明するた
めの構成図である。
めの構成図である。
【図２】この発明のセンス増幅回路の駆動方法に供する
ための動作波形図である。
ための動作波形図である。
【図３】従来のセンス増幅回路の構成を説明するための
構成図である。
構成図である。
【図４】この発明及び従来のセンスセルの回路図であ
る。
る。
１０：センスアンプ １２：第１寄生容量 １３：第１ターミナル １４：第２寄生容量 １５：第２ターミナル １６、１８、２４、３０、３２、３８：アース ２０：第１接続点 ２２：第２接続点 ３４、４８：ＣＥＬＬ ３６：カラムスイッチ ７０、７２：負荷素子 ７４：第３接続点 ７６：第４接続点 １０１：ワード線 １０３：第１ビット線 １０５：第２ビット線 １０７：第１データ線 １０９：第２データ線 Ｔ１：第１トランジスタ Ｔ２：第２トランジスタ Ｔ３：第３トランジスタ Ｔ４：第４トランジスタ Ｔ５：第５トランジスタ
Claims (4)
- 【請求項１】 ワード線及び電源に結合される第１及び
第２ビット線と、センスアンプとの間に少なくとも結合
され、かつ、該センスアンプと一緒に、第１及び第２寄
生容量の各々を介して個別に、アースされるセンス増幅
回路において、 前記センス増幅回路をフリップフロップ回路を以って構
成したことを特徴とするセンス増幅回路。 - 【請求項２】 請求項１に記載のセンス増幅回路におい
て、 前記フリップフロップ回路は、第１ビット線に接続され
た第２導電型の第１トランジスタ及び第２ビット線に接
続された第２導電型の第２トランジスタと、 前記第１トランジスタの第２主電極に接続された第１導
電型の第３トランジスタ及び前記第２トランジスタの第
２主電極に接続された第１導電型の第４トランジスタ
と、 前記第３及び第４トランジスタの第１主電極に接続され
た第１導電型の第５トランジスタと、 該第５トランジスタの第１主電極に接続されたアース
と、 前記第１トランジスタと前記第３トランジスタ間に設け
られて第１寄生容量に接続される第１接続点と、 前記第２トランジスタと第４トランジスタ間に設けられ
て第２寄生容量と接続される第２接続点とを具え、 前記第１及び第４トランジスタの制御電極を前記第１接
続点に接続させ、 前記第２及び第３トランジスタの制御電極を前記第２接
続点に接続して構成することを特徴とするセンス増幅回
路。 - 【請求項３】 請求項１に記載のセンス増幅回路を駆動
させるに当たり、 前記ワード線の電圧信号に応じて前記フリップフロップ
回路を動作させ、該フリップフロップ回路の動作に応じ
て前記第１寄生容量を充・放電させると同時に前記第２
寄生容量を放・充電させて前記第１及び第２寄生容量と
前記フリップフロップ回路との接続点の電圧を個別に変
化させることを特徴とするセンス増幅回路の駆動方法。 - 【請求項４】 請求項２に記載のセンス増幅回路を駆動
させるに当たり、前記ワード線の電圧レベル信号に応じ
て第１接続点及び第２接続点の電圧を変化させることを
特徴とするセンス増幅回路の駆動方法。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5127566A JPH06338191A (ja) | 1993-05-28 | 1993-05-28 | センス増幅回路及びその駆動方法 |
| KR1019940007425A KR100304095B1 (ko) | 1993-05-28 | 1994-04-09 | 센스증폭회로 |
| US08/248,880 US5412607A (en) | 1993-05-28 | 1994-05-25 | Semiconductor memory device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5127566A JPH06338191A (ja) | 1993-05-28 | 1993-05-28 | センス増幅回路及びその駆動方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
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| KR100524886B1 (ko) * | 1997-08-11 | 2005-12-21 | 삼성전자주식회사 | 내부전원전압레벨제어회로를채용한반도체메모리장치및이를위한내부전원전압레벨제어방법 |
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