JPH04362596A - 半導体スタチックｒａｍ - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】この発明は、半導体スタチックＲ
ＡＭに関し、特にアクセスタイムの高速化と低消費電力
化に関するものである。

【０００２】

【従来の技術】図１２は、従来の半導体スタチックＲＡ
Ｍのメモリアレイ構成図である。図中、１０はスタチッ
ク型のメモリセル、ＷＬはワード線信号、Ｂ，反転Ｂは
上記スタチック型のメモリセル１０（メモリアレイ）に
つながる相補ビット線対である。ＶＣＣは電源であり、
１，２はＮチャネルＭＯＳトランジスタで、ビット線負
荷抵抗を構成し、３はＰチャネルＭＯＳトランジスタで
、ビット線イコライズトランジスタを構成する。４，５
はＮチャネルＭＯＳトランジスタで、Ｉ／Ｏトランジス
タである。Ｉ／Ｏ，反転Ｉ／Ｏは相補入出力線対である
。ｙはコラムデコーダ出力で、ＮチャネルＭＯＳトラン
ジスタ４，５のゲートに入力している。６，７はＮチャ
ネルＭＯＳトランジスタで、Ｉ／Ｏ線負荷抵抗を構成し
、８はＰチャネルＭＯＳトランジスタで、Ｉ／Ｏ線イコ
ライズトランジスタを構成している。反転ＥＱはイコラ
イズ信号で、ＰチャネルＭＯＳトランジスタ３，Ｐチャ
ネルＭＯＳトランジスタ８のゲートに入力している。

【０００３】次に、図１２の動作を図１３の波形図を用
いて説明する。外部アドレスＡＤＤが遷移すると、イコ
ライズ信号反転ＥＱが低電位になり、ビット線対Ｂ／反
転Ｂと、入出力線対Ｉ／Ｏ／反転Ｉ／Ｏをイコライズす
る。その後、イコライズ信号反転ＥＱが高電位に戻り、
選択されたワード線信号ＷＬが高電位になる。従って、
ワード線に継がるメモリセル１０の情報によって、ビッ
ト線対Ｂ／反転Ｂの一方が少し低電位になる。尚、大幅
に低電位にならないのは、ビット線負荷によってプルア
ップされているからである。また、同時に、選択された
コラムデコーダ出力ｙが高電位になり、ビット線の低電
位がＮチャネルＭＯＳトランジスタ４，５をへて入出力
線に伝わる。この信号が出力回路（図示せず）に伝わり
、外部出力となる。尚図１３に示す点線は、前に同じア
ドレスが選択されていた場合、及び次に同じアドレスが
選択された場合の波形図である。

【０００４】

【発明が解決しようとする課題】従来の半導体スタチッ
クＲＡＭは以上のように構成されており、メモリセルの
みで情報を増幅していたので、そのドライブ能力が不足
して、信号伝達能力の低下、ひいてはアクセスタイムの
増加を招くという問題点があった。また１本のワード線
に継がるメモリセルが多いので、ビット線負荷によりメ
モリセルへの電流の総和が大きくなり、高集積スタチッ
クＲＡＭでは消費電力が増加するという問題点があった
。

【０００５】この発明は上記のような問題点を解消する
ためになされたもので、アクセスタイムが増加すること
なく、また消費電力の増加を抑えることのできる半導体
スタチックＲＡＭを得ることを目的とする。

【０００６】

【課題を解決するための手段】この発明に係る半導体ス
タチックＲＡＭは、メモリアレイとトランスファゲート
との間のビット線に、メモリセルからの情報を増幅する
増幅器を設けたものである。

【０００７】また、メモリアレイと上記増幅器との間に
ゲート手段を設け、上記メモリアレイ側のビット線とト
ランスファゲート側のビット線との接続の制御を行うよ
うにしたものである。またワード線信号を単発動作させ
たものである。

【０００８】

【作用】この発明においては、メモリアレイとトランス
ファゲートとの間のビット線に、上記メモリセルからの
情報を増幅する増幅器を設けたので、該増幅器にて情報
が増幅されることにより、ドライブ能力を向上させるこ
とができる。

【０００９】また、メモリアレイと上記増幅器との間に
ゲート手段を設け、上記メモリアレイ側のビット線とト
ランスファゲート側のビット線との接続の制御を行うよ
うにしたので、ビット線を切り離すことができ、該ビッ
ト線の寄生容量が上記増幅器に付かないので、動作を高
速にすることができ、またメモリアレイ側のビット線の
電位の開きが小さいのでイコライズが早くでき、一層の
アクセスタイムの高速化を図ることができる。また消費
電力を低くすることができる。また、ワード線を単発動
作させるようにしたから、ビット線負荷から上記メモリ
セルへ流れる電流を大幅に減らすことができる。

【００１０】

【実施例】図１はこの発明の一実施例による半導体スタ
チックＲＡＭのメモリアレイ構成図である。図中、図１
２と同一符号は同一又は相当部分を示し、２１はビット
線に設けられたフリップフロップ型センスアンプで、ス
タチック型メモリセル１０（メモリアレイ）からの情報
を増幅する増幅器である。２２はフリップフロップ型セ
ンスアンプ２１につながるＮチャネルＭＯＳトランジス
タ、Ｓ０　はローアドレスの遷移によって動作するセン
スアンプ活性化信号で、ＮチャネルＭＯＳトランジスタ
２２のゲートに入力している。

【００１１】次に図２に示す波形図を用い、図１の動作
について説明する。ワード線信号ＷＬが高電位になるま
での動作は従来と同様である。上記ワード線信号ＷＬが
高電位になった後、センスアンプ活性化信号Ｓ０　が高
電位になり、該センスアンプ活性化信号Ｓ０　により活
性化されたフリップフロップ型センスアンプ２１により
ビット線対Ｂ／反転Ｂの低電位側がさらに低電位になる
。この増幅された信号が、ＮチャネルＭＯＳトランジス
タ４，５をへて入出力線対Ｉ／Ｏ／反転Ｉ／Ｏに伝わる
ので、ドライブ能力が向上し、結果としてアクセスタイ
ムが減少する。センスアンプ２１をメモリセル１０のサ
イズより大きく構成することにより、これは容易に実現
する。尚図２に示す点線は、前に同じアドレスが選択さ
れていた場合、及び次に同じアドレスが選択された場合
の波形図である。

【００１２】図２に示す一点鎖線はコラムアドレスのみ
が変化した場合であり、ローアドレスの遷移がないので
、センスアンプ活性化信号Ｓ０　は高電位のままであり
、センスアンプ２１は情報を記憶していることとなる。 従って、新しいコラムデコーダ出力ｙが選択されると、
入出力線対Ｉ／Ｏ／反転Ｉ／Ｏの信号が高速に変化し、
結果として高速なページモードアクセスタイムが得られ
る。

【００１３】図３はこの発明の一実施例におけるフリッ
プフロップ型センスアンプ２１の回路図である。図中、
図１と同一符号は同一又は相当部分を示し、２３，２４
はＮチャネルＭＯＳトランジスタで、クロスカップルの
フリップフロップを構成している。

【００１４】図４は他の構成になるフリップフロップ型
センスアンプ２１の回路図であり、図中、図１，図３と
同一符号は同一又は相当部分を示し、２５，２６，２７
はＰチャネルＭＯＳトランジスタで、クロスカップルの
フリップフロップを構成している。反転Ｓ０　はセンス
アンプ活性化信号の反転信号であり、ＰチャネルＭＯＳ
トランジスタ２５のゲートに入力している。

【００１５】次に動作について説明する。図３に示すフ
リップフロップ型センスアンプ２１は、ビット線対Ｂ／
反転Ｂのどちらかに低電位が現れると、その後のセンス
アンプ活性化信号Ｓ０　が高電位になることにより、低
電位側をさらに低電位にする。図４に示すフリップフロ
ップ型センスアンプ２１は、センスアンプ活性化信号Ｓ
０　，反転センスアンプ活性化信号反転Ｓ０が高電位に
なることにより、低電位側をさらに低電位にし、高電位
側をさらに高電位にする。図３，図４のいずれのセンス
アンプ２１によっても、メモリセル１０からの情報を増
幅し、ドライブ能力を向上させることができる。

【００１６】また、増幅器をフリップフロップ型にした
ので、素子数が少なくてすみ、またレイアウトが簡単で
ある。

【００１７】図５はこの発明の他の実施例による半導体
スタチックＲＡＭのメモリアレイ構成図である。図中、
図１と同一符号は同一又は相当部分を示し、３１，３２
はメモリアレイ（メモリセル１０）とセンスアンプ２１
との間に設けられたＮチャネルＭＯＳトランスファゲー
ト、Ｂ１　／反転Ｂ１　はメモリアレイ（メモリセル１
０）側のビット線対、Ｂ２　／反転Ｂ２　はセンスアン
プ２１側のビット線対である。Ｗはライト信号であり、
３４は該ライト信号Ｗとコラムデコーダ出力ｙとを入力
とする論理積で、論理積信号ｙＷを出力する。φＴ　は
ローアドレスの遷移に応答して動く制御信号、３３は該
制御信号φＴ　と上記論理積信号ｙＷとを入力とする論
理和で、上記ＮチャネルＭＯＳトランスファゲート３１
，３２のゲートに入力する。上記論理積３４，論理和３
３，ＮチャネルＭＯＳトランスファゲート３１，３２で
ゲート手段を構成している。

【００１８】次に図５に示す構成図の動作を、図６に示
す波形図を用いて説明する。まず、外部アドレスＡＤＤ
が変わると、イコライズ信号反転ＥＱが一瞬低電位とな
り、ビット線Ｂ１　／反転Ｂ１　，Ｂ２　／反転Ｂ２　
と入出力線Ｉ／Ｏ，反転Ｉ／Ｏとをイコライズする。尚
この時、該制御信号φＴ　も瞬間高電位となり、メモリ
アレイ側のビット線Ｂ１　／反転Ｂ１　とセンスアンプ
側のＢ２　／反転Ｂ２　とはつながっている。その後、
ワード線ＷＬが高電位となり、メモリセル１０からの情
報を読み出すと、制御信号φＴ　は低電位となる。この
後、センスアンプ活性化信号Ｓ０　が高電位となり、セ
ンスアンプ２１によりビット線Ｂ２　／反転Ｂ２　の電
位を大きく増幅する。この時ＮチャネルＭＯＳトランス
ファゲート３１，３２は切り離されておりメモリアレイ
側のビット線Ｂ１　／反転Ｂ１　の電位は変わらない。 従って、入出力線Ｉ／Ｏ，反転Ｉ／Ｏには、大きく増幅
された信号が伝達することとなり、ドライブ能力が向上
し、アクセスタイムが高速になる。尚図６に示す点線は
、前に同じアドレスが選択されていた場合、及び次に同
じアドレスが選択された場合の波形図である。

【００１９】書き込み時には、図６の一点鎖線で示され
るように、論理積信号ｙＷが高電位となり、入出力線Ｉ
／Ｏ，反転Ｉ／Ｏ、ビット線Ｂ２　／反転Ｂ２　、メモ
リアレイ側のビット線Ｂ１　／反転Ｂ１　へとデータ信
号が伝わり、メモリセル情報を反転させる。

【００２０】このように上記実施例では、センスアンプ
活性化時にメモリアレイ側のビット線Ｂ１　／反転Ｂ１
　を切り離すので、ビット線Ｂ１　／反転Ｂ１　の寄生
容量がセンスアンプ２１に付かなくなり、その動作が高
速になる。従って、アクセスタイムが一層高速になる。 さらにメモリアレイ側のビット線Ｂ１　／反転Ｂ１　の
電位の開きが小さいので、外部アドレスが変わってイコ
ライズする場合、高速動作が可能である。またイコライ
ズが早いと、イコライズパルスを短くでき、一層のアク
セスタイムの高速化を図ることができる。また、センス
アンプ２１とメモリアレイ（メモリセル１０）が切り離
されているので、メモリアレイ側のビット線電圧があま
り放電されず、消費電力を低減できる。

【００２１】図７はこの発明の更に他の実施例において
、ワード線信号ＷＬをローアドレスの遷移に応答してパ
ルス化するようにした場合の波形図を示す。ワード線信
号ＷＬが高電位になり、メモリセル１０から情報を読み
出した後、上記ワード線信号ＷＬは低電位になる。従っ
て、メモリアレイ側のビット線Ｂ１　／反転Ｂ１　は瞬
間、電位が開き、その後同電位となる。しかし、メモリ
セルからの情報は前述の説明のようにセンスアンプ２１
に記憶されているので、入出力線Ｉ／Ｏ，反転Ｉ／Ｏに
伝わり、出力信号となる。

【００２２】このようにこの実施例においてもアクセス
タイムを損失することはなく、またワード線信号ＷＬが
低電位になっているので、ビット線負荷からメモリセル
１０へ流れる電流は零になり、大幅な低消費電力化を図
ることができる。

【００２３】図８は、この発明のさらに他の実施例にお
いて、ワード線信号をローアドレス遷移およびライトに
それぞれ応答してパルス化するようにした場合の波形図
を示す。書き込みの場合、一点鎖線に示すように論理積
信号ｙＷが高電位になり、トランスファゲート３１，３
２は導通状態になる。従って、入出力線対Ｉ／Ｏ，反転
Ｉ／Ｏを通して書き込みデータが、センスアンプ２１の
ビット線Ｂ２　／反転Ｂ２　に書かれ、メモリアレイ側
のビット線Ｂ１　／反転Ｂ１　にも書き込まれることと
なる。これと同時に、パルス化したワード線信号ＷＬが
高電位となり、データが正常にメモリセル１０に書き込
まれる。

【００２４】尚図７，図８に示す点線は、前に同じアド
レスが選択されていた場合、及び次に同じアドレスが選
択された場合の波形図である。

【００２５】図９はローアドレス遷移とライトに応答し
た単発パルスを発生するワード線駆動回路を示す。これ
は単安定マルチバイブレータと呼ばれている。図中、４
１，４２はＮＯＲ回路であり、４３，４４，４５，４６
はインバータ回路で、遅延回路を構成する。ＲＸはワー
ド線駆動信号、ＲＴはローアドレス遷移に応答したパル
ス信号、ＷＴはライトに応答したパルス信号である。

【００２６】図１０は、パルス信号ＲＴ，パルス信号Ｗ
Ｔの発生回路を示す。図中、５１，５２，５３はインバ
ータ回路で、遅延回路を構成し、５４はＮＯＲ回路であ
る。反転ＲＸＴはローアドレスが遷移すると低電位にな
る信号、反転Ｗはライトサイクルに入ると低電位になる
反転ライト信号である。

【００２７】図９，図１０に示す回路の動作を、図１１
の波形図を用いて説明する。反転ＲＸＴ信号が低レベル
になると、パルス信号ＲＴが一瞬高電位となる。これを
受けて、ワード線駆動信号ＲＸは高電位となり、インバ
ータ回路４３，４４，４５，４６の遅延を経て、ワード
線駆動信号ＲＸは低電位となる。

【００２８】また、反転ライト信号反転Ｗ信号が低レベ
ルになるとパルス信号ＷＴが一瞬高電位となる。これを
受けて、さらにワード線駆動信号ＲＸが高電位となり、
上述のように遅延を経て、低電位となる。

【００２９】このようにしてローアドレス遷移およびラ
イトにそれぞれ応答した単発パルスを実現することがで
き、図７，図８に示す動作を行うことができ、アクセス
タイムを損失することなく、大幅な低消費電力化を図る
ことができる。

【００３０】

【発明の効果】以上のようにこの発明に係る半導体スタ
チックＲＡＭによれば、メモリアレイとトランスファゲ
ートとの間のビット線に、メモリセルからの情報を増幅
する増幅器を設けたので、該増幅器にて情報が増幅され
ることにより、ドライブ能力を向上させることができ、
ＲＡＭのアクセスタイムの高速化を図ることができると
いう効果がある。

【００３１】また、上記メモリアレイと上記増幅器との
間にゲート手段を設け、上記メモリアレイ側のビット線
とトランスファゲート側のビット線との接続の制御を行
うようにしたので、ビット線を切り離すことができ、該
ビット線の寄生容量が上記増幅器に付かないので、動作
を高速にすることができ、またメモリアレイ側のビット
線の電位の開きが小さいのでイコライズが早くでき、一
層のアクセスタイムの高速化を図ることができるという
効果がある。また、増幅器とメモリアレイが切り離され
ているので、メモリアレイ側のビット線電圧があまり放
電されず、消費電力を低減できるという効果がある。

【００３２】また、ワード線を単発動作させるようにし
たから、ビット線負荷から上記メモリセルへ流れる電流
を大幅に減らすことができ、消費電力を減らすことがで
きるという効果がある。

【図面の簡単な説明】

【図１】この発明の一実施例による半導体スタチックＲ
ＡＭの構成図。

【図２】図１の動作を説明するための波形図。

【図３】この発明の一実施例によるセンスアンプの回路
図。

【図４】この発明の他の実施例によるセンスアンプの回
路図。

【図５】この発明の他の実施例による半導体スタチック
ＲＡＭの構成図。

【図６】図５の動作を説明するための波形図。

【図７】この発明の他の実施例によるワード線信号をロ
ーアドレスの遷移に応答してパルス化した場合の動作を
説明するための波形図。

【図８】この発明の他の実施例によるワード線信号をロ
ーアドレスの遷移とライトに応答してパルス化した場合
の動作を説明するための波形図。

【図９】この発明の一実施例によるパルス化したワード
線駆動回路を示す図。

【図１０】この発明の一実施例によるパルス発生回路を
示す図。

【図１１】図９，図１０の動作を説明するための波形図
。

【図１２】従来の半導体スタチックＲＡＭの構成図。

【図１３】図１２の動作を説明するための波形図。

【符号の説明】

４，５　　　　　　　　　　ＮチャネルＭＯＳトランジ
スタ（Ｉ／Ｏトランジスタ） １０　　　　　　　　　　　　スタチック型メモリセル
２１　　　　　　　　　　　　フリップフロップ型セン
スアンプ３１，３２　　　　　　トランスファゲート３
３　　　　　　　　　　　　論理和 ３４　　　　　　　　　　　　論理積 Ｂ，反転Ｂ　　　　　　ビット線

Claims (6)

【特許請求の範囲】
1. 【請求項１】　　複数のビット線及びワード線の交点に
   配置されたスタティック型メモリセルからなるメモリア
   レイと、上記ビット線とデータ入出力線との接続制御を
   行うトランスファゲートとを備えた半導体スタチックＲ
   ＡＭにおいて、上記メモリアレイと上記トランスファゲ
   ートとの間のビット線に、上記メモリセルからの情報を
   増幅する増幅器を設けたことを特徴とする半導体スタチ
   ックＲＡＭ。
2. 【請求項２】　　上記増幅器は、ローアドレス信号の遷
   移により活性化するものであることを特徴とする請求項
   １記載の半導体スタチックＲＡＭ。
3. 【請求項３】　　上記増幅器は、ＣＭＯＳ型のフリップ
   フロップで構成されていることを特徴とする請求項１記
   載の半導体スタチックＲＡＭ。
4. 【請求項４】　　上記メモリアレイと上記増幅器との間
   にゲート手段を設け、上記メモリアレイ側のビット線と
   上記トランスファゲート側のビット線との接続の制御を
   行うことを特徴とする請求項１記載の半導体スタチック
   ＲＡＭ。
5. 【請求項５】　　上記ゲート手段のゲートは、コラムデ
   コーダ出力とライト信号の論理積信号と、ローアドレス
   遷移信号との論理和信号により制御されることを特徴と
   する請求項４記載の半導体スタチックＲＡＭ。
6. 【請求項６】　　上記ワード線に入力されるワード線信
   号は、ローアドレス遷移またはライトに応答した単発パ
   ルスを発生するワード線駆動回路による単発パルス信号
   であることを特徴とする請求項４記載の半導体スタチッ
   クＲＡＭ。