JP2740796B2 - メモリ用読み出し増幅器 - Google Patents
メモリ用読み出し増幅器Info
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- JP2740796B2 JP2740796B2 JP63041804A JP4180488A JP2740796B2 JP 2740796 B2 JP2740796 B2 JP 2740796B2 JP 63041804 A JP63041804 A JP 63041804A JP 4180488 A JP4180488 A JP 4180488A JP 2740796 B2 JP2740796 B2 JP 2740796B2
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- Japan
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- differential stage
- mos transistor
- amplifier
- transistor
- stage
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- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/06—Sense amplifiers; Associated circuits, e.g. timing or triggering circuits
- G11C7/062—Differential amplifiers of non-latching type, e.g. comparators, long-tailed pairs
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
- H03K5/01—Shaping pulses
- H03K5/02—Shaping pulses by amplifying
- H03K5/023—Shaping pulses by amplifying using field effect transistors
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- Physics & Mathematics (AREA)
- Nonlinear Science (AREA)
- Amplifiers (AREA)
- Static Random-Access Memory (AREA)
- Holo Graphy (AREA)
- Eye Examination Apparatus (AREA)
- Transforming Light Signals Into Electric Signals (AREA)
- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
Description
【発明の詳細な説明】 産業上の利用分野 本発明は、いわゆるＣ−MOS技術（相補型の金属−酸
化物−半導体）で製造した集積回路に関するものであ
る。さらに詳しく言えば、メモリ用読み出し増幅器に関
するものである。
化物−半導体）で製造した集積回路に関するものであ
る。さらに詳しく言えば、メモリ用読み出し増幅器に関
するものである。
従来の技術 RAM（ランダムアクセスメモリ）もしくは同種のメモ
リ等の集積回路メモリでは、メモリセルに記憶されたデ
ータは、一般に差動増幅器によって読み出される。Ｃ−
MOS技術で製造した回路に関する第１図に示すように、
従来の形式では、使用される差動増幅器は、２組の直列
接続されたMOSトランジスタ回路に並列式に電流を供給
するＮ型MOSトランジスタTN3を具備している。この２組
の回路は各々、Ｎ型MOSとらTN1とＰ型MOSトランジスタT
P1によって構成されるものと、Ｎ型MOSトランジスタTN2
とＰ型MOSトランジスタTP2によって構成されるものであ
る。
リ等の集積回路メモリでは、メモリセルに記憶されたデ
ータは、一般に差動増幅器によって読み出される。Ｃ−
MOS技術で製造した回路に関する第１図に示すように、
従来の形式では、使用される差動増幅器は、２組の直列
接続されたMOSトランジスタ回路に並列式に電流を供給
するＮ型MOSトランジスタTN3を具備している。この２組
の回路は各々、Ｎ型MOSとらTN1とＰ型MOSトランジスタT
P1によって構成されるものと、Ｎ型MOSトランジスタTN2
とＰ型MOSトランジスタTP2によって構成されるものであ
る。
さらに詳細には、２組のMOSトランジスタ、すなわ
ち、TN1とTP1、及びTN2とTP2は、MOSトランジスタTN3の
ドレインと電力供給電圧Vccとの間に接続されている。
トランジスタTN1とTN2の制御ゲートは、差動段の入力E1
とE2を構成する。また、第１図を参照して説明した装置
は、カレントミラー構成の５つのMOSトランジスタを備
える差動段の従来の回路構成である。従って、MOSトラ
ンジスタTP1のドレインは、その制御ゲートに接続され
ており、この制御ゲート自体はトランジスタTP2の制御
ゲートに接続されている。この場合、単一の、０もしく
は正の、非作動出力電圧Ｓが得られる。この出力Ｓは、
トランジスタTN2のドレインで得られる。
ち、TN1とTP1、及びTN2とTP2は、MOSトランジスタTN3の
ドレインと電力供給電圧Vccとの間に接続されている。
トランジスタTN1とTN2の制御ゲートは、差動段の入力E1
とE2を構成する。また、第１図を参照して説明した装置
は、カレントミラー構成の５つのMOSトランジスタを備
える差動段の従来の回路構成である。従って、MOSトラ
ンジスタTP1のドレインは、その制御ゲートに接続され
ており、この制御ゲート自体はトランジスタTP2の制御
ゲートに接続されている。この場合、単一の、０もしく
は正の、非作動出力電圧Ｓが得られる。この出力Ｓは、
トランジスタTN2のドレインで得られる。
さらに、この差動段は、平衡回路CEを備える。この回
路は、公知の方法では、プリチャージ信号PR及びその反
転信号▲▼によって制御された、従来の型の転送ゲ
ートによって構成される。この回路は、各読み出しの前
に行われる平衡を取る段階の間、差動段の出力Ｓをその
コモンモード値、すなわち、入力E1とE2が短絡している
時の出力電圧の値にするために使用される。この平衡回
路は、読み出し増幅器で、極めて迅速なアクセスタイム
を得るために必要である。
路は、公知の方法では、プリチャージ信号PR及びその反
転信号▲▼によって制御された、従来の型の転送ゲ
ートによって構成される。この回路は、各読み出しの前
に行われる平衡を取る段階の間、差動段の出力Ｓをその
コモンモード値、すなわち、入力E1とE2が短絡している
時の出力電圧の値にするために使用される。この平衡回
路は、読み出し増幅器で、極めて迅速なアクセスタイム
を得るために必要である。
発明が解決しようとする課題 しかし、この平衡回路には、多くの欠点がある。例え
ば、コモンモード値が論理レベル「１」であり、２つの
論理レベル「０」を出力で続けて読み出す必要がある
時、出力Ｓに、２つの切り替わりが生じる信号が現れ
る。すなわち、平衡をとる段階の始点で論理レベル
「０」から論理レベル「１」に遷移し、続いて読み出し
の間に論理レベル「１」から論理レベル「０」に遷移す
る信号がある。これによって、消費電力が増し、電力供
給中にノイズが発生する危険性がある。
ば、コモンモード値が論理レベル「１」であり、２つの
論理レベル「０」を出力で続けて読み出す必要がある
時、出力Ｓに、２つの切り替わりが生じる信号が現れ
る。すなわち、平衡をとる段階の始点で論理レベル
「０」から論理レベル「１」に遷移し、続いて読み出し
の間に論理レベル「１」から論理レベル「０」に遷移す
る信号がある。これによって、消費電力が増し、電力供
給中にノイズが発生する危険性がある。
そこで、本発明の目的は、平衡回路を備える差動段か
らなる型のメモリ用読み出し増幅器を改良して、上記の
欠点を除去することである。
らなる型のメモリ用読み出し増幅器を改良して、上記の
欠点を除去することである。
課題を解決するための手段 上記した本発明の目的は、Ｃ−MOS技術を使用したメ
モリ用読み出し増幅器により実現される。この増幅器
は、差動段で構成され、上記差動段がプリチャージ信号
によって、平衡にとる段階の間使用され、上記差動段の
入力における電圧の平衡をとる平衡回路を備え、上記の
平衡をとる段階の間、該差動段の出力の状態を記憶する
ために、電力供給電圧と上記差動段の入力トランジスタ
の低電圧側に接続された電極の間にMOSトランジスタが
装着され、該入力トランジスタのゲートが、上記プリチ
ャージ信号によって制御される。
モリ用読み出し増幅器により実現される。この増幅器
は、差動段で構成され、上記差動段がプリチャージ信号
によって、平衡にとる段階の間使用され、上記差動段の
入力における電圧の平衡をとる平衡回路を備え、上記の
平衡をとる段階の間、該差動段の出力の状態を記憶する
ために、電力供給電圧と上記差動段の入力トランジスタ
の低電圧側に接続された電極の間にMOSトランジスタが
装着され、該入力トランジスタのゲートが、上記プリチ
ャージ信号によって制御される。
好ましい実施態様では、差動段に直列に接続されたス
レッショルド増幅器を備える。上記MOSトランジスタは
Ｐ型MOSトランジスタであり、スレッショルド増幅器は
シュミットトリガであることが好ましい。
レッショルド増幅器を備える。上記MOSトランジスタは
Ｐ型MOSトランジスタであり、スレッショルド増幅器は
シュミットトリガであることが好ましい。
本発明の他の特徴によると、回路の消費電力の増大を
防ぐために、読み出し増幅器はさらにこの過剰消費を防
ぐ手段を備える。
防ぐために、読み出し増幅器はさらにこの過剰消費を防
ぐ手段を備える。
好ましい実施態様では、この手段は、差動段の電流源
とアースの間に直列に接続されたMOSトランジスタから
なり、このMOSトランジスタのゲートはプリチャージ信
号によって制御されている。
とアースの間に直列に接続されたMOSトランジスタから
なり、このMOSトランジスタのゲートはプリチャージ信
号によって制御されている。
本発明のその他の特徴及び利点は、添付図面を参照し
て行う以下の実施例に説明によって明らかになろう。
て行う以下の実施例に説明によって明らかになろう。
実施例 説明を簡単にするために、図面の同じ部分は、同じ参
照番号で示した。また、本発明をＣ−MOS技術を利用し
た差動段の１実施態様を参照して説明してきた。しか
し、本発明は、Ｃ−MOS技術を利用した他の実施態様に
も適用できるのは当業者には明らかである。
照番号で示した。また、本発明をＣ−MOS技術を利用し
た差動段の１実施態様を参照して説明してきた。しか
し、本発明は、Ｃ−MOS技術を利用した他の実施態様に
も適用できるのは当業者には明らかである。
第２図は、本発明によるメモリ用読み出し増幅器の実
施態様をしている。この読み出し増幅器は、差動段と平
衡回路を備えており、第１図に示した読み出し増幅器と
同一のものである。さらに詳細には、差動段はＮ型MOS
トランジスタTN3を備える電流源を有し、このトランジ
スタTN3のゲートは駆動信号VALによって制御されてい
る。
施態様をしている。この読み出し増幅器は、差動段と平
衡回路を備えており、第１図に示した読み出し増幅器と
同一のものである。さらに詳細には、差動段はＮ型MOS
トランジスタTN3を備える電流源を有し、このトランジ
スタTN3のゲートは駆動信号VALによって制御されてい
る。
本発明によると、MOSトランジスタTN3のソースは別の
Ｎ型MOSトランジスタTN4によってアースもしくは低電圧
Vssに接続されている。このトランジスタTN4の役割を以
下に詳細に説明する。
Ｎ型MOSトランジスタTN4によってアースもしくは低電圧
Vssに接続されている。このトランジスタTN4の役割を以
下に詳細に説明する。
また、差動段は、トランジスタTN3のドレインと電力
供給電圧Vccの間に並列に接続されている２組のMOSトラ
ンジスタ回路を備える。この２組の回路は、各々、Ｐ型
MOSトランジスタTP1もしくはTP2に直列に接続されたＮ
型MOSトランジスタTN1もしくはTN2から構成されてい
る。さらに詳しく言えば、TN3のドレインは、Ｎ型MOSト
ランジスタTN1もしくはTN2のソースに接続されている。
TN1もしくはTN2のドレインは、Ｐ型MOSトランジスタTP1
もしくはTP2のドレインに接続されており、TP1もしくは
TP2のソースは電力供給電圧Vccに接続されている。
供給電圧Vccの間に並列に接続されている２組のMOSトラ
ンジスタ回路を備える。この２組の回路は、各々、Ｐ型
MOSトランジスタTP1もしくはTP2に直列に接続されたＮ
型MOSトランジスタTN1もしくはTN2から構成されてい
る。さらに詳しく言えば、TN3のドレインは、Ｎ型MOSト
ランジスタTN1もしくはTN2のソースに接続されている。
TN1もしくはTN2のドレインは、Ｐ型MOSトランジスタTP1
もしくはTP2のドレインに接続されており、TP1もしくは
TP2のソースは電力供給電圧Vccに接続されている。
さらに、MOSトランジスタTN1及びTN2のゲートは、各
々、差動段の入力信号E1及びE2を受ける。また、図示し
た装置は、いわゆるカレントミラー装置である。従っ
て、トランジスタTP1とTP2のゲートは互いに接続されて
おり、トランジスタTP1のドレインはそのゲートに接続
されている。結果として、差動段の出力Ｓは、トランジ
スタTP2のドレインで得られる。
々、差動段の入力信号E1及びE2を受ける。また、図示し
た装置は、いわゆるカレントミラー装置である。従っ
て、トランジスタTP1とTP2のゲートは互いに接続されて
おり、トランジスタTP1のドレインはそのゲートに接続
されている。結果として、差動段の出力Ｓは、トランジ
スタTP2のドレインで得られる。
平衡回路CEは、公知の型の転送ゲートからなる。これ
は、トランジスタTN1とTN2のゲートの間に接続されてお
り、プリチャージ信号PRとその反転信号▲▼を受け
る。
は、トランジスタTN1とTN2のゲートの間に接続されてお
り、プリチャージ信号PRとその反転信号▲▼を受け
る。
本発明によると、Ｐ型MOSトランジスタTP4が、電力供
給電圧VccとトランジスタTN1とTN2のソース、すなわち
差動段の入力トランジスタの低電圧側に接続された電極
の間に接続されている。MOSトランジスタTP4のゲート
は、反転プリチャージ信号▲▼によって制御されて
いる。また、反転プリチャージ信号▲▼は、MOSト
ランジスタTN3のソースと低電圧Vssとの間に装着された
Ｎ型MOSトランジスタTN4のゲートを制御する。
給電圧VccとトランジスタTN1とTN2のソース、すなわち
差動段の入力トランジスタの低電圧側に接続された電極
の間に接続されている。MOSトランジスタTP4のゲート
は、反転プリチャージ信号▲▼によって制御されて
いる。また、反転プリチャージ信号▲▼は、MOSト
ランジスタTN3のソースと低電圧Vssとの間に装着された
Ｎ型MOSトランジスタTN4のゲートを制御する。
本発明の別の特徴によると、シュミットトリガＴのよ
うなスレッショルド増幅器は、差動段の出力Ｓに接続さ
れている。
うなスレッショルド増幅器は、差動段の出力Ｓに接続さ
れている。
本発明によるメモリ用読み出し増幅器の動作を以下に
説明する。
説明する。
平衡をとる段階の間、すなわち信号▲▼が論理レ
ベル「０」にある時、MOSトランジスタTN4はオフ状態で
あり、電力供給を遮断することができ、従って過剰な電
力消費を防ぐことができる。同時に、MOSトランジスタT
P4がオン状態となり、電力供給電圧Vccに等しい電位を
入力トランジスタTN1とTN2のソースに印加する。従っ
て、トランジスタTN1とTN2は、基板効果によってオフ状
態になる。この結果、点Ｓ及びＳ′は低電圧Vssから絶
縁され、MOSトランジスタTP1及びTP2の作用によってだ
け変化することができる。
ベル「０」にある時、MOSトランジスタTN4はオフ状態で
あり、電力供給を遮断することができ、従って過剰な電
力消費を防ぐことができる。同時に、MOSトランジスタT
P4がオン状態となり、電力供給電圧Vccに等しい電位を
入力トランジスタTN1とTN2のソースに印加する。従っ
て、トランジスタTN1とTN2は、基板効果によってオフ状
態になる。この結果、点Ｓ及びＳ′は低電圧Vssから絶
縁され、MOSトランジスタTP1及びTP2の作用によってだ
け変化することができる。
実際、トランジスタTP1は、抵抗として備えられてい
る。従って、電位Ｓ′は、この装置によって印加され
る。電圧VS′は、出力Ｓのレベルに関係なく、どちらの
場合にもほぼ等しい。カレントミラー配置を使用してい
るので、差動増幅器の２つの分岐部の電流は同じであ
る。従って、電圧が変化しても、このことは同様である
ので、以下の式が成り立つ。
る。従って、電位Ｓ′は、この装置によって印加され
る。電圧VS′は、出力Ｓのレベルに関係なく、どちらの
場合にもほぼ等しい。カレントミラー配置を使用してい
るので、差動増幅器の２つの分岐部の電流は同じであ
る。従って、電圧が変化しても、このことは同様である
ので、以下の式が成り立つ。
VS（２）＝VS（１）＋ΔVS VS′（２）＝VS′（１）＋ΔVS′ 但し、ΔVS＝ΔVS′＝VS′（２）−VS′（１） 従って、トランジスタTP1及びTP2はそのW/L比が30/2.
5になるように選択され、トランジスタTN1及びTN2はそ
のW/L比が25.2になるように選択されている、Ｃ−MOS技
術を使用した２ミクロン回路では、出力Ｓが論理レベル
「１」の時、供給電圧5Vで以下のものが得られる。
5になるように選択され、トランジスタTN1及びTN2はそ
のW/L比が25.2になるように選択されている、Ｃ−MOS技
術を使用した２ミクロン回路では、出力Ｓが論理レベル
「１」の時、供給電圧5Vで以下のものが得られる。
VS（１）≒4.8V及びVS′（１）≒3.2V出力Ｓ′が論理
レベル「０」ならば、以下のようになる。
レベル「０」ならば、以下のようになる。
VS（１）≒0.8V及びVS′（１）≒3.5V 第１のケースでは、プリチャージの間、トランジスタ
TN1とTN2のソースはほぼVccに置かれており、入力E1とE
2は短絡している。この場合、 VS′（２）→Vcc−VTP よって、VS′（２）≒4.4V VS（２）→VS（１）＋VS′（２）−VS′（１） よって、VS（２）≒Vcc 第２のケースでは、プリチャージの間： VS′（２）→Vcc−|VTP| よって、VS′（２）≒4.4V VS（２）→VS（１）＋VS′（２）−VS′（１） よって、VS（２）≒1.7V 第２図に示すように、出力S1で所定の高レベルと低レ
ベルを得るために、Ｓは、約3Vの電圧で切り換わるシュ
ミットトリガＴに接続されている。従って、低レベル1.
7Vは、論理レベル「０」として見られる。
TN1とTN2のソースはほぼVccに置かれており、入力E1とE
2は短絡している。この場合、 VS′（２）→Vcc−VTP よって、VS′（２）≒4.4V VS（２）→VS（１）＋VS′（２）−VS′（１） よって、VS（２）≒Vcc 第２のケースでは、プリチャージの間： VS′（２）→Vcc−|VTP| よって、VS′（２）≒4.4V VS（２）→VS（１）＋VS′（２）−VS′（１） よって、VS（２）≒1.7V 第２図に示すように、出力S1で所定の高レベルと低レ
ベルを得るために、Ｓは、約3Vの電圧で切り換わるシュ
ミットトリガＴに接続されている。従って、低レベル1.
7Vは、論理レベル「０」として見られる。
第１図は、従来技術による読み出し増幅器の概略図であ
り、第２図は、本発明による読み出し増幅器の好ましい
実施態様の回路図である。 〔主な参照符号〕 TN1、TN2、TN3、TN4……Ｎ型MOSトランジスタ TP1、TP2、TP4……Ｐ型MOSトランジスタ CE……平衡回路 Ｔ……シュミットトリガ回路
り、第２図は、本発明による読み出し増幅器の好ましい
実施態様の回路図である。 〔主な参照符号〕 TN1、TN2、TN3、TN4……Ｎ型MOSトランジスタ TP1、TP2、TP4……Ｐ型MOSトランジスタ CE……平衡回路 Ｔ……シュミットトリガ回路
Claims (6)
- 【請求項１】Ｃ−MOS技術によるメモリ用読み出し増幅
器であって、差動段で構成され、上記差動段がプリチャ
ージ信号によって、平衡をとる段階の間使用され、上記
作動段の入力における電圧の平衡をとる平衡回路を備
え、上記の平衡をとる段階の間、該差動段の出力の状態
を記憶するために、電力供給電圧と上記差動段の入力ト
ランジスタの低電圧側に接続された電極の間にMOSトラ
ンジスタが装着され、該入力トランジスタのゲートが、
上記プリチャージ信号によって制御されることを特徴と
する読み出し増幅器。 - 【請求項２】上記MOSトランジスタが、Ｐ型MOSトランジ
スタであることを特徴とする請求項１に記載の読み出し
増幅器。 - 【請求項３】上記差動段と直列に接続されたスレッショ
ルド増幅器を備えることを特徴とする請求項１または２
に記載の読み出し増幅器。 - 【請求項４】上記スレッショルド増幅器が、シュミット
トリガであることを特徴とする請求項３に記載の読み出
し増幅器。 - 【請求項５】さらに、電流の過剰消費を防ぐ手段を備え
ることを特徴とする請求項１〜４のいずれか１項に記載
の読み出し増幅器。 - 【請求項６】上記の電流の過剰消費を防ぐ手段が、上記
差動段の電流源とアースの間に直列に接続され、そのゲ
ートが上記のプリチャージ信号によって制御されるMOS
トランジスタを具備することを特徴とする請求項５に記
載の読み出し増幅器。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| FR8702371A FR2611330B1 (fr) | 1987-02-24 | 1987-02-24 | Amplificateur de lecture pour memoire |
| FR8702371 | 1987-02-24 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS63227107A JPS63227107A (ja) | 1988-09-21 |
| JP2740796B2 true JP2740796B2 (ja) | 1998-04-15 |
Family
ID=9348215
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63041804A Expired - Lifetime JP2740796B2 (ja) | 1987-02-24 | 1988-02-24 | メモリ用読み出し増幅器 |
Country Status (6)
| Country | Link |
|---|---|
| US (1) | US4897569A (ja) |
| EP (1) | EP0281465B1 (ja) |
| JP (1) | JP2740796B2 (ja) |
| AT (1) | ATE75874T1 (ja) |
| DE (1) | DE3870671D1 (ja) |
| FR (1) | FR2611330B1 (ja) |
Families Citing this family (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| FR2663137B1 (fr) * | 1990-06-12 | 1994-07-29 | Sgs Thomson Microelectronics | Dispositif electronique de connexion. |
| JPH0696582A (ja) * | 1990-09-17 | 1994-04-08 | Texas Instr Inc <Ti> | メモリアレイアーキテクチャ |
| KR100263667B1 (ko) * | 1997-12-30 | 2000-08-01 | 김영환 | 슈미트 트리거 회로 |
| US6281731B1 (en) * | 1999-10-27 | 2001-08-28 | International Business Machines Corporation | Control of hysteresis characteristic within a CMOS differential receiver |
| FR2823362B1 (fr) | 2001-04-06 | 2005-03-11 | St Microelectronics Sa | Dispositif de lecture de cellules memoire |
| KR100559406B1 (ko) * | 2004-10-15 | 2006-03-10 | 삼성전자주식회사 | 히스테리시스를 갖는 비교기 및 그것을 사용한 비교 방법 |
| US7499344B2 (en) * | 2006-01-05 | 2009-03-03 | Infineon Technologies Ag | Integrated circuit memory having a read circuit |
| US7333379B2 (en) * | 2006-01-12 | 2008-02-19 | International Business Machines Corporation | Balanced sense amplifier circuits with adjustable transistor body bias |
Family Cites Families (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5938670B2 (ja) * | 1976-10-15 | 1984-09-18 | 日本電気株式会社 | 差信号増巾回路 |
| JPS5947388B2 (ja) * | 1977-03-04 | 1984-11-19 | 日本電気株式会社 | 増巾回路 |
| US4110641A (en) * | 1977-06-27 | 1978-08-29 | Honeywell Inc. | CMOS voltage comparator with internal hysteresis |
| US4301519A (en) * | 1980-05-02 | 1981-11-17 | International Business Machines Corporation | Sensing technique for memories with small cells |
| JPS57208690A (en) * | 1981-06-19 | 1982-12-21 | Hitachi Ltd | Semiconductor storage device |
| US4634890A (en) * | 1984-09-06 | 1987-01-06 | Thomson Components-Mostek Corporation | Clamping circuit finding particular application between a single sided output of a computer memory and a differential amplifier sensing circuit |
| JPS61107594A (ja) * | 1984-10-31 | 1986-05-26 | Toshiba Corp | センス増幅回路 |
| JPS61116665A (ja) * | 1984-11-12 | 1986-06-04 | Fanuc Ltd | 低電力消費形電圧比較回路 |
| US4736117A (en) * | 1986-11-14 | 1988-04-05 | National Semiconductor Corporation | VDS clamp for limiting impact ionization in high density CMOS devices |
| US4740760A (en) * | 1986-11-14 | 1988-04-26 | National Semiconductor Corporation | Circuit technique for eliminating impact ionization in a differential pair used in an output stage |
-
1987
- 1987-02-24 FR FR8702371A patent/FR2611330B1/fr not_active Expired
-
1988
- 1988-02-19 EP EP88400385A patent/EP0281465B1/fr not_active Expired - Lifetime
- 1988-02-19 DE DE8888400385T patent/DE3870671D1/de not_active Expired - Fee Related
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