JPS5947388B2 - 増巾回路 - Google Patents
増巾回路Info
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- JPS5947388B2 JPS5947388B2 JP52023593A JP2359377A JPS5947388B2 JP S5947388 B2 JPS5947388 B2 JP S5947388B2 JP 52023593 A JP52023593 A JP 52023593A JP 2359377 A JP2359377 A JP 2359377A JP S5947388 B2 JPS5947388 B2 JP S5947388B2
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Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
- G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
- G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
- G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
- G11C11/409—Read-write [R-W] circuits
- G11C11/4091—Sense or sense/refresh amplifiers, or associated sense circuitry, e.g. for coupled bit-line precharging, equalising or isolating
Description
【発明の詳細な説明】
この発明は増巾回路に関し、特に１トランジスタ型ＭＯ
Ｓメモリに好適なセンス増巾回路に関するものである。
Ｓメモリに好適なセンス増巾回路に関するものである。
１トランジスタ型もしくは３トランジスタ型のＭＯＳメ
モリは集積回路に適用されてきわめて大規模な記憶装置
を実現する。
モリは集積回路に適用されてきわめて大規模な記憶装置
を実現する。
この集積回路は記憶容量の増大に伴つて使用する絶縁ゲ
ート型トランジスタ （トランジスタ）の短チャンネル
化が必要になり、同時に使用電源の低電圧化が要求され
る。しかし乍ら従来のこの種のメモリ装置に用いるダイ
ナミック動作のセンス回路は、情報信号線のプリチヤー
ジ電圧の低下でセンス感度の低下が不可避である。この
発明の目的は高感度・高速のダイナミックＭＯＳメモリ
のセンス増巾回路を提供することにある。
ート型トランジスタ （トランジスタ）の短チャンネル
化が必要になり、同時に使用電源の低電圧化が要求され
る。しかし乍ら従来のこの種のメモリ装置に用いるダイ
ナミック動作のセンス回路は、情報信号線のプリチヤー
ジ電圧の低下でセンス感度の低下が不可避である。この
発明の目的は高感度・高速のダイナミックＭＯＳメモリ
のセンス増巾回路を提供することにある。
この発明によれば、プリチヤージ期間に第１および第２
のセンス節点を充電する第１および第２のプリチヤージ
トランジスタと、前記第１のセンス節点にドレインが接
続され、前記第２のセンス節点にゲートが結合された第
１のセンストランジスタと、前記第１のセンス節点にゲ
ートが結合され前記第２のセンス節点にドレインが結合
された第２のセンストランジスタと、前記第１および第
２のセンストランジスタのソースをセンス期間に低電位
する駆動トランジスタとを有し、前期第１および第２の
センス節点にメモリセルヘの第１および第２の情報信号
線を結合するセンス回路にお・いて、前記第１および第
２のプリチヤージトランジスタがプリチヤージ信号でゲ
ートが駆動されるデイプレツシヨン型のゲート閾値特性
を有する絶縁ゲート型電界効果トランジスタであること
を特徴とするＭＯＳメモリのセンス増巾回路が得られる
。
のセンス節点を充電する第１および第２のプリチヤージ
トランジスタと、前記第１のセンス節点にドレインが接
続され、前記第２のセンス節点にゲートが結合された第
１のセンストランジスタと、前記第１のセンス節点にゲ
ートが結合され前記第２のセンス節点にドレインが結合
された第２のセンストランジスタと、前記第１および第
２のセンストランジスタのソースをセンス期間に低電位
する駆動トランジスタとを有し、前期第１および第２の
センス節点にメモリセルヘの第１および第２の情報信号
線を結合するセンス回路にお・いて、前記第１および第
２のプリチヤージトランジスタがプリチヤージ信号でゲ
ートが駆動されるデイプレツシヨン型のゲート閾値特性
を有する絶縁ゲート型電界効果トランジスタであること
を特徴とするＭＯＳメモリのセンス増巾回路が得られる
。
又、この発明に用いられるプリチヤージトランジスタの
ゲート閾値特性は、ゲート電圧が基準電圧（ＧＮＤ）で
あるときの基準ゲート閾値電圧（ＶＴＤ）と使用電源電
圧（ＶＤＤ）との間に動作の安定性を保障する余裕電圧
（Ｍ）を含めて、１ＶＤＤ１−１Ｍ≧ＶＴＤ１（ボルト
） Ｍ≧０（ボルト） の関係を有する。
ゲート閾値特性は、ゲート電圧が基準電圧（ＧＮＤ）で
あるときの基準ゲート閾値電圧（ＶＴＤ）と使用電源電
圧（ＶＤＤ）との間に動作の安定性を保障する余裕電圧
（Ｍ）を含めて、１ＶＤＤ１−１Ｍ≧ＶＴＤ１（ボルト
） Ｍ≧０（ボルト） の関係を有する。
又、余裕電圧（Ｍ）はプリチヤージ信号がプリチヤージ
期間後に基準電圧となつたときにプリチヤージトランジ
スタが完全にオフセットする余裕度であるため、弱反転
動作領域のテーリング電流を遮断できる少くともＯ、５
Ｖより大となる。この発明のセンス回路は、プリチヤー
ジ期間にデイプレツシヨン型のプリチヤージトランジス
タが駆動されるため、センス節点を電源電圧まで上昇さ
せることができる。
期間後に基準電圧となつたときにプリチヤージトランジ
スタが完全にオフセットする余裕度であるため、弱反転
動作領域のテーリング電流を遮断できる少くともＯ、５
Ｖより大となる。この発明のセンス回路は、プリチヤー
ジ期間にデイプレツシヨン型のプリチヤージトランジス
タが駆動されるため、センス節点を電源電圧まで上昇さ
せることができる。
この上昇速度は従来のエンハンスメント型のトランジス
タを用いる場合に比してトランジスタがプリチヤージ完
了時点でも三極管領域で動作するため高速であり、節点
電位も高くなる。このことは読出し時間を短縮するのみ
ならず、リフレツシユ動作におけるメモリセルへの信号
電圧差をも増大するため高速・高感度化に著しい効果が
ある。次にこの発明の実施例につき図を用いて説明する
。
タを用いる場合に比してトランジスタがプリチヤージ完
了時点でも三極管領域で動作するため高速であり、節点
電位も高くなる。このことは読出し時間を短縮するのみ
ならず、リフレツシユ動作におけるメモリセルへの信号
電圧差をも増大するため高速・高感度化に著しい効果が
ある。次にこの発明の実施例につき図を用いて説明する
。
第１図はこの発明の一実施例の回路図である。
この実施例は電源の高電位線ＶＤにドレインが接続され
、ゲートかプリチヤージ信号線φＬに接続された２ケの
プリチヤージトランジスタＱＬＩＩ，ＱＬｌ２を有する
。このトランジスタのソースはそれぞれ第１のセンス節
点ａおよびセンス節点ｂに接続される。第１のセンス節
点ａにはセンストランジスタＱＦＩＩのドレインおよび
第２のセンストランジスタＱＦ２ｌのゲートが結合され
、第２のセンス節点ｂには第２のセンストランジスタＱ
Ｆ２ｌのドレインと第一１のセンストランジスタＱＦＩ
Ｉのゲートが結合されている。センストランジスタＱＦ
ＩＩおよびＱＦ２ｌのソースは、共通に駆動トランジス
タＱ，ｌのドレインに結合され、このトランジスタＱ，
ｌのゲートをセンス信号φ，で駆動することにより電源
の低．電位（ＧＮＤ）に向つて引き下げられる。この実
施例はセンス節点Ａ，ｂに直接に情報信号線であるデイ
ジツト線Ｄｌ，Ｄｌが接続される。
、ゲートかプリチヤージ信号線φＬに接続された２ケの
プリチヤージトランジスタＱＬＩＩ，ＱＬｌ２を有する
。このトランジスタのソースはそれぞれ第１のセンス節
点ａおよびセンス節点ｂに接続される。第１のセンス節
点ａにはセンストランジスタＱＦＩＩのドレインおよび
第２のセンストランジスタＱＦ２ｌのゲートが結合され
、第２のセンス節点ｂには第２のセンストランジスタＱ
Ｆ２ｌのドレインと第一１のセンストランジスタＱＦＩ
Ｉのゲートが結合されている。センストランジスタＱＦ
ＩＩおよびＱＦ２ｌのソースは、共通に駆動トランジス
タＱ，ｌのドレインに結合され、このトランジスタＱ，
ｌのゲートをセンス信号φ，で駆動することにより電源
の低．電位（ＧＮＤ）に向つて引き下げられる。この実
施例はセンス節点Ａ，ｂに直接に情報信号線であるデイ
ジツト線Ｄｌ，Ｄｌが接続される。
左右のデイジツト線にはそれぞれダミーセルと所要数の
メモリーセルが設けられるが、こ・では説．明の簡略化
のため第１のデイジツト線Ｄ１にトランジスタＱｄ，，
，Ｑｄ２，およびダミー容量素子Ｃｄを有するダミーセ
ルを設け、第２のデイジツト線Ｄ１にトランジスタＱＭ
，および容量素子ＣＭＩから成るメモリセルを設ける。
これらのメモリ部の構成は従．来の１トランジスタ型Ｍ
ＯＳメモリと同様であるため説明は省略される。こ・で
のトランジスタは全てＮチヤンネル絶縁ゲート型電界効
果トランジスタである。全てのトランジスタおよび容量
素子は同一の半・導体基体に形成された集積回路におい
てメモリ回路を構成し、基体に−２Ｖの基体電圧を与え
ることによるエンハンスメント型のゲート閾値特性を有
するトランジスタＱＦＩＩ，ＱＦ２ｌ，ＱＳＩ，Ｑｄｌ
ｌ，Ｑｄ２ｌ，ＱＭ，はＩＶの基準ゲート閾値電圧を有
する。
メモリーセルが設けられるが、こ・では説．明の簡略化
のため第１のデイジツト線Ｄ１にトランジスタＱｄ，，
，Ｑｄ２，およびダミー容量素子Ｃｄを有するダミーセ
ルを設け、第２のデイジツト線Ｄ１にトランジスタＱＭ
，および容量素子ＣＭＩから成るメモリセルを設ける。
これらのメモリ部の構成は従．来の１トランジスタ型Ｍ
ＯＳメモリと同様であるため説明は省略される。こ・で
のトランジスタは全てＮチヤンネル絶縁ゲート型電界効
果トランジスタである。全てのトランジスタおよび容量
素子は同一の半・導体基体に形成された集積回路におい
てメモリ回路を構成し、基体に−２Ｖの基体電圧を与え
ることによるエンハンスメント型のゲート閾値特性を有
するトランジスタＱＦＩＩ，ＱＦ２ｌ，ＱＳＩ，Ｑｄｌ
ｌ，Ｑｄ２ｌ，ＱＭ，はＩＶの基準ゲート閾値電圧を有
する。
又、プリチヤージトランジスタＱＬＩＩ，ＱＬ２ｌは−
２Ｖの基準ゲート閾値電圧を有し、電源電圧（ＶＤ）は
５Ｖである。第２図は第１図の実施例の動作波形図を示
す。
２Ｖの基準ゲート閾値電圧を有し、電源電圧（ＶＤ）は
５Ｖである。第２図は第１図の実施例の動作波形図を示
す。
即ち、センス節点Ａ，ｂの電位Ｖａ，Ｖｂはプリチヤー
ジ信号φＬが高電位のプリチヤージ期間（ｔ＝０ 〜７
０ｎＳ）に５Ｖの電源電圧まで上昇する。プリチヤージ
の完了で信号φＬの電位が基準電位の０Ｖになると、ソ
ース電位（Ｖ，）が５Ｖになるため、プリチヤージトラ
ンジスタＱＬＩＩ，ＱＬ２ｌのゲート電界がとなつて完
全に““オフ’’状態となる。
ジ信号φＬが高電位のプリチヤージ期間（ｔ＝０ 〜７
０ｎＳ）に５Ｖの電源電圧まで上昇する。プリチヤージ
の完了で信号φＬの電位が基準電位の０Ｖになると、ソ
ース電位（Ｖ，）が５Ｖになるため、プリチヤージトラ
ンジスタＱＬＩＩ，ＱＬ２ｌのゲート電界がとなつて完
全に““オフ’’状態となる。
アドレス線Ｗおよびダミーアドレス線Ｗｄがそれぞれの
信号φＷ，φｄで駆動されると、メモリセルの情報信号
がデイジツト線に生じ、さらにセンス信号φ，の到来で
センストランジスタおよび駆動トランジスタが働いてセ
ンス期間（ｔ＝８０〜１３０ｎｓ）に大きな出力振巾を
示す。これらの実施例の動作は、プリチヤージトランジ
スタＱＬＩ，，ＱＬ２ｌがデイプレツシヨン型であるた
めセンス節点電位が高く、センス期間末期のセンス節点
電位差がリフレツシユ電圧になるためメモリセルへの“
“１’’’’０’’情報の電位差がほゞ電源電圧になる
。
信号φＷ，φｄで駆動されると、メモリセルの情報信号
がデイジツト線に生じ、さらにセンス信号φ，の到来で
センストランジスタおよび駆動トランジスタが働いてセ
ンス期間（ｔ＝８０〜１３０ｎｓ）に大きな出力振巾を
示す。これらの実施例の動作は、プリチヤージトランジ
スタＱＬＩ，，ＱＬ２ｌがデイプレツシヨン型であるた
めセンス節点電位が高く、センス期間末期のセンス節点
電位差がリフレツシユ電圧になるためメモリセルへの“
“１’’’’０’’情報の電位差がほゞ電源電圧になる
。
このことは従来のエンハンスメント型を用いたものに比
して、約２倍のセンス感度の向上をもたらす。又、プリ
チヤージ期間中にプリチヤージトランジスタの動作点が
飽和状態に到らないため、充電能力が大であり、プリチ
ヤージ期間を１／３〜１／１０程度にまで高速化するこ
とができる。
して、約２倍のセンス感度の向上をもたらす。又、プリ
チヤージ期間中にプリチヤージトランジスタの動作点が
飽和状態に到らないため、充電能力が大であり、プリチ
ヤージ期間を１／３〜１／１０程度にまで高速化するこ
とができる。
第３図はこの発明の他の実施例の回路図である。この実
施例は前実施例と同一機能の回路素子に同一の参照記号
を付して示してあり、この記号部分の説明は省略される
。この実施例は前実施例に加えて第１のセンス節点ａと
第１のデイジツト線Ｄ１との間に第１の結合用トランジ
スタＱＲ，，を設け、第２のセンス節点ｂと第２のデイ
ジツト線Ｄ１との間に第２の結合用トランジスタＱＲ。
，を設けてある。又、デイジツト線Ｄ，，Ｉ），の寄生
容量への充電をプリチヤージ期間に促進する充電用トラ
ンジスタＱＲ３ｌ，ＱＲ４ｌがそれぞれ設けられている
。トランジスタＱＲｌｌ？ＱＲ２ｌＱＲ３ｌ，ＱＲ４ｌ
は全て同一ゲート閾値特性のエンハンスメント型であり
、電源電圧、クロツク信号は前実施例と同一である。給
合用トランジスタＱＲｌｌ，ＱＲ２ｌはゲートが電源の
高電位線。
施例は前実施例と同一機能の回路素子に同一の参照記号
を付して示してあり、この記号部分の説明は省略される
。この実施例は前実施例に加えて第１のセンス節点ａと
第１のデイジツト線Ｄ１との間に第１の結合用トランジ
スタＱＲ，，を設け、第２のセンス節点ｂと第２のデイ
ジツト線Ｄ１との間に第２の結合用トランジスタＱＲ。
，を設けてある。又、デイジツト線Ｄ，，Ｉ），の寄生
容量への充電をプリチヤージ期間に促進する充電用トラ
ンジスタＱＲ３ｌ，ＱＲ４ｌがそれぞれ設けられている
。トランジスタＱＲｌｌ？ＱＲ２ｌＱＲ３ｌ，ＱＲ４ｌ
は全て同一ゲート閾値特性のエンハンスメント型であり
、電源電圧、クロツク信号は前実施例と同一である。給
合用トランジスタＱＲｌｌ，ＱＲ２ｌはゲートが電源の
高電位線。
に接続し、ドレインがセンス節点Ａ，ｂにそれぞれ結合
し、ソースがデイジツト線Ｄｌ，ｌ）１にそれぞれ結合
する。センス節点Ａ，ｂはゲートがプリチヤージ信号φ
１で駆動される平衝結合用トランジスタＱ。のドレイン
・ソースに結合し、１プリチヤージ期間の同一電位平衡
を促進する。充電用トランジスタＱＲ３ｌ，ＱＲ４ｌは
電源電圧で振巾するプリチヤージ信号φ１でゲートを駆
動することによりデイジツト線Ｄｌ，ｌ）１を５の電源
電圧（ｏ）からゲート閾値電圧（ＶｌＥ）だけ低い電位
で充電する。したがつてプリチヤージ期間後に結合用ト
ランジスタＱＲｌｌ，ＱＲ２ｌは飽和状態となり、微少
のデイジツト線変化を増巾したセンス節点出力を生ずる
。第４図は第３図の実施例の動作波形図である。
し、ソースがデイジツト線Ｄｌ，ｌ）１にそれぞれ結合
する。センス節点Ａ，ｂはゲートがプリチヤージ信号φ
１で駆動される平衝結合用トランジスタＱ。のドレイン
・ソースに結合し、１プリチヤージ期間の同一電位平衡
を促進する。充電用トランジスタＱＲ３ｌ，ＱＲ４ｌは
電源電圧で振巾するプリチヤージ信号φ１でゲートを駆
動することによりデイジツト線Ｄｌ，ｌ）１を５の電源
電圧（ｏ）からゲート閾値電圧（ＶｌＥ）だけ低い電位
で充電する。したがつてプリチヤージ期間後に結合用ト
ランジスタＱＲｌｌ，ＱＲ２ｌは飽和状態となり、微少
のデイジツト線変化を増巾したセンス節点出力を生ずる
。第４図は第３図の実施例の動作波形図である。
この動作波形は第２図と同一の駆動信号φＬ，φＷ，φ
Ｗｄ，φ８を供給して得られる。プリチヤージ期間に節
点の電位Ｖａ，Ｖｂはデイジツト線電位。１，Ｄ１より
エンハンスメント型のゲート閾値分だけ高い電源電圧ま
で充電され、アドレス信号の到来でデイジツト線電位に
微少変化を生ずると、増巾されたセンス電圧小１８Ａを
発生し、この差電圧をセンス信号の到来で増巾するため
より高感度で且つ動作の安全性の高い、センス動作が行
なわれる。
Ｗｄ，φ８を供給して得られる。プリチヤージ期間に節
点の電位Ｖａ，Ｖｂはデイジツト線電位。１，Ｄ１より
エンハンスメント型のゲート閾値分だけ高い電源電圧ま
で充電され、アドレス信号の到来でデイジツト線電位に
微少変化を生ずると、増巾されたセンス電圧小１８Ａを
発生し、この差電圧をセンス信号の到来で増巾するため
より高感度で且つ動作の安全性の高い、センス動作が行
なわれる。
この実施例ではセンス節点を充電するトランジスタＱＬ
ｌｌ，ＱＬ２ｌが−０．５〜−３Ｖのデイプレツシヨン
型であるため、センス節点Ａ，ｂは電源電圧からの電位
降下がなく充電される。従つで結合用トランジスタＱＲ
ｌｌ，ＱＲ２ｌのゲートに特異な電位を与えることなく
直接電源線に結合して充分なセンス電圧を生ずることが
できる。センス節点に比しで寄生容量の大きいデイジツ
ト線Ｄｌ，Ｄｌは充電用トランジスタＱＲ３ｌ，ＱＲ４
ｌで充電され、このトランジスタＱＲ３ｌ，ＱＲ４ｌの
利得を大きく設計することにより左右のデイジツト線を
充電する時間を短縮できる。又、トランジスタＱＬｌｌ
，ＱＬ２ｌはこの実施例ではセンス節点Ａ，ｂの寄生容
量を充電するのみでよく、小利得のトランジスタを用い
ることができるため、このトランジスタＱＬｌｌ，Ｑ，
２ｌのゲート・ソース間の結合容量が小となり、この結
合容量によるセンス感度の低下を防止し、且つセンス時
の消費電力を縮少することができる。加えて、センスト
ランジスタＱＦｌｌ，ＱＦ２ｌの共通のソース節点Ｃを
プリチヤージ期間にエンハンスメント型トランジスタＱ
８２で充電することにより、このソース節点Ｃをデイジ
ツト線Ｄｌ，ｒ）１と同電位とすることができる。即ち
、センストランジスタＱＦｌ，，ＱＦ３ｌはゲートがセ
ンス節点Ａ，ｂの電源電圧にあり、ソースがゲート閾値
電圧だけ低い状態にあるため、駆動トランジスタＱ８ｌ
が駆動されソース電位が下降すると同時にセンスを開始
することになり、センＡ開始が高速される。上述のよう
にこの実施例はきわめて簡易な回路構成を有するにも拘
らず、デイジツト線Ｄｌ，Ｄｌの微少変化を結合用トラ
ンジスタＱＲｌｌ，ＱＲ２ｌで２〜１Ｇ音の電圧振巾に
増巾してセンス信号０８ぃ）を発生するため高感度とな
り、プリチヤージ期間の短縮とセンス開始の高速化でア
クセス時間およびサイクル時間を短縮できる。
ｌｌ，ＱＬ２ｌが−０．５〜−３Ｖのデイプレツシヨン
型であるため、センス節点Ａ，ｂは電源電圧からの電位
降下がなく充電される。従つで結合用トランジスタＱＲ
ｌｌ，ＱＲ２ｌのゲートに特異な電位を与えることなく
直接電源線に結合して充分なセンス電圧を生ずることが
できる。センス節点に比しで寄生容量の大きいデイジツ
ト線Ｄｌ，Ｄｌは充電用トランジスタＱＲ３ｌ，ＱＲ４
ｌで充電され、このトランジスタＱＲ３ｌ，ＱＲ４ｌの
利得を大きく設計することにより左右のデイジツト線を
充電する時間を短縮できる。又、トランジスタＱＬｌｌ
，ＱＬ２ｌはこの実施例ではセンス節点Ａ，ｂの寄生容
量を充電するのみでよく、小利得のトランジスタを用い
ることができるため、このトランジスタＱＬｌｌ，Ｑ，
２ｌのゲート・ソース間の結合容量が小となり、この結
合容量によるセンス感度の低下を防止し、且つセンス時
の消費電力を縮少することができる。加えて、センスト
ランジスタＱＦｌｌ，ＱＦ２ｌの共通のソース節点Ｃを
プリチヤージ期間にエンハンスメント型トランジスタＱ
８２で充電することにより、このソース節点Ｃをデイジ
ツト線Ｄｌ，ｒ）１と同電位とすることができる。即ち
、センストランジスタＱＦｌ，，ＱＦ３ｌはゲートがセ
ンス節点Ａ，ｂの電源電圧にあり、ソースがゲート閾値
電圧だけ低い状態にあるため、駆動トランジスタＱ８ｌ
が駆動されソース電位が下降すると同時にセンスを開始
することになり、センＡ開始が高速される。上述のよう
にこの実施例はきわめて簡易な回路構成を有するにも拘
らず、デイジツト線Ｄｌ，Ｄｌの微少変化を結合用トラ
ンジスタＱＲｌｌ，ＱＲ２ｌで２〜１Ｇ音の電圧振巾に
増巾してセンス信号０８ぃ）を発生するため高感度とな
り、プリチヤージ期間の短縮とセンス開始の高速化でア
クセス時間およびサイクル時間を短縮できる。
第１図はこの発明の一実施例の回路図、第２図は第１図
の実施例の動作を説明する動作波形図、第３図はこの発
明の他の実施例の回路図、第４図は第３図の実施例の動
作を説明する動作波形図である。 Ａ，ｂ・・・・・・センス節点、Ｑｌｌｌ，ＱＬ２ｌ・
・・・・・プリチヤージトランジスタ、ＱＦｌｌ，ＱＦ
２ｌ・・・・・・センストランジスタ、Ｑ５ｌ・・・・
・・駆動トランジスタ、ＱＲｌｌ，ＱＲ２ｌ・・・・・
・結合用トランジスタ。
の実施例の動作を説明する動作波形図、第３図はこの発
明の他の実施例の回路図、第４図は第３図の実施例の動
作を説明する動作波形図である。 Ａ，ｂ・・・・・・センス節点、Ｑｌｌｌ，ＱＬ２ｌ・
・・・・・プリチヤージトランジスタ、ＱＦｌｌ，ＱＦ
２ｌ・・・・・・センストランジスタ、Ｑ５ｌ・・・・
・・駆動トランジスタ、ＱＲｌｌ，ＱＲ２ｌ・・・・・
・結合用トランジスタ。
Claims (1)
- １ 入力信号の差電圧を増巾して相補信号として一対の
出力節点に出力するフリップフロップ型の増巾回路であ
つて、前記フリップフロップが活性化される以前に前記
出力節点をプリチヤージする手段がデイプレツシヨン型
のゲート閾値特性と有する電界効果トランジスタより成
り、該電界効果トランジスタはプリチヤージ信号によつ
てゲートが制御されることを特徴とする増巾回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP52023593A JPS5947388B2 (ja) | 1977-03-04 | 1977-03-04 | 増巾回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP52023593A JPS5947388B2 (ja) | 1977-03-04 | 1977-03-04 | 増巾回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS53108736A JPS53108736A (en) | 1978-09-21 |
| JPS5947388B2 true JPS5947388B2 (ja) | 1984-11-19 |
Family
ID=12114871
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP52023593A Expired JPS5947388B2 (ja) | 1977-03-04 | 1977-03-04 | 増巾回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5947388B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0140463Y2 (ja) * | 1985-05-09 | 1989-12-04 |
Families Citing this family (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4123799A (en) * | 1977-09-19 | 1978-10-31 | Motorola, Inc. | High speed IFGET sense amplifier/latch |
| JPS5827915B2 (ja) * | 1978-07-28 | 1983-06-13 | 富士通株式会社 | リセット回路 |
| JPS58177593A (ja) * | 1982-04-09 | 1983-10-18 | Toshiba Corp | 半導体記憶装置 |
| JPS5965996A (ja) * | 1982-10-06 | 1984-04-14 | Matsushita Electronics Corp | 半導体記憶装置 |
| JPS6252790A (ja) * | 1985-08-30 | 1987-03-07 | Toshiba Corp | 半導体メモリのセンスアンプ系 |
| FR2611330B1 (fr) * | 1987-02-24 | 1989-05-05 | Thomson Semiconducteurs | Amplificateur de lecture pour memoire |
-
1977
- 1977-03-04 JP JP52023593A patent/JPS5947388B2/ja not_active Expired
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0140463Y2 (ja) * | 1985-05-09 | 1989-12-04 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS53108736A (en) | 1978-09-21 |
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