JPS5965996A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
- Publication number
- JPS5965996A JPS5965996A JP57176727A JP17672782A JPS5965996A JP S5965996 A JPS5965996 A JP S5965996A JP 57176727 A JP57176727 A JP 57176727A JP 17672782 A JP17672782 A JP 17672782A JP S5965996 A JPS5965996 A JP S5965996A
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- JP
- Japan
- Prior art keywords
- mos transistor
- level
- bit lines
- bit line
- charge
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
Landscapes
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本・発明は高集積化された半導体記憶装置に関する。
従来例の構成とその問題点
ＭＯＳ ダイナミックメモリ、またはスタテイ２ツクメ
モリにおいて、周辺回路をクロックに同期して動作させ
るものでは、一般に外部クロック信号を入力してメモリ
内部で複数のクロックを発生させ、これによってそれぞ
れメモリ動作、例えばＸデコード、センスアンプ動作、
Ｙデコート、出力増幅などが行われる。このとき、単一
半導体基板内に集積化された回路の各部は、基板との間
に接合容態でもって結合されているので、基板電位が浮
動状態であればクロックに同期した形で基板電位が変動
する。ダイナミック型などのクロック同期のものでは、
一般的にはメモリ用のキャパシタを待機時間にプリチャ
ージし、動作時四内に放電スるものが多い。第１図はダ
イナミックメモリのセンスアンプ部の例を示す。Ｍｃ、
Ｍｃｉ は何れも同じメモリセルで、その詳細な構造を
第１図（１〕）に示す。Ｉ）Ｃはダミーセルであり、そ
の梅漬を第１図（ｃ） Ｋ示ず。ＢＬ、ＢＬはビットラ
インで、プリチャージ時にはクロックφ２が、また読出
し時にはクロックｆ１１が動作状態を選択し、それぞれ
のＭＯＳトランジスタをオンにする。遣択したメモリセ
ルＭｃ、またはＭｃｉからの情報をビットラインＢＬ
、 ＢＬに取り出してセンスアンプＳＡで読取る動作を
低レベルで行うため、ビットラインＢＬ 、 ＢＬは、
いずれも待機時間、すなわち、クロック外の間に電源Ｖ
ＤＤによりゝＨルベル（ＶＬＩＤレベル〕までプリチャ
ージされる。そして第２図（ａ）に示すように、クロッ
クに同期してメモリセルＭｃ、Ｍｃｉ のうちの例えば
メモリセルＭｃｉのトランスファゲートＱ＋がクロック
φＷにより開き、そのセルの容ｆｆ１ｃｅｌがビットラ
インＢＬに接続されると、ビットラインＢＬ側ではダミ
ーセルＤＣのトランスファゲートＱ２がクロックφＷＤ
により開き、そのビットラインＢＬに接続され、ビット
ラインＢＬ。
モリにおいて、周辺回路をクロックに同期して動作させ
るものでは、一般に外部クロック信号を入力してメモリ
内部で複数のクロックを発生させ、これによってそれぞ
れメモリ動作、例えばＸデコード、センスアンプ動作、
Ｙデコート、出力増幅などが行われる。このとき、単一
半導体基板内に集積化された回路の各部は、基板との間
に接合容態でもって結合されているので、基板電位が浮
動状態であればクロックに同期した形で基板電位が変動
する。ダイナミック型などのクロック同期のものでは、
一般的にはメモリ用のキャパシタを待機時間にプリチャ
ージし、動作時四内に放電スるものが多い。第１図はダ
イナミックメモリのセンスアンプ部の例を示す。Ｍｃ、
Ｍｃｉ は何れも同じメモリセルで、その詳細な構造を
第１図（１〕）に示す。Ｉ）Ｃはダミーセルであり、そ
の梅漬を第１図（ｃ） Ｋ示ず。ＢＬ、ＢＬはビットラ
インで、プリチャージ時にはクロックφ２が、また読出
し時にはクロックｆ１１が動作状態を選択し、それぞれ
のＭＯＳトランジスタをオンにする。遣択したメモリセ
ルＭｃ、またはＭｃｉからの情報をビットラインＢＬ
、 ＢＬに取り出してセンスアンプＳＡで読取る動作を
低レベルで行うため、ビットラインＢＬ 、 ＢＬは、
いずれも待機時間、すなわち、クロック外の間に電源Ｖ
ＤＤによりゝＨルベル（ＶＬＩＤレベル〕までプリチャ
ージされる。そして第２図（ａ）に示すように、クロッ
クに同期してメモリセルＭｃ、Ｍｃｉ のうちの例えば
メモリセルＭｃｉのトランスファゲートＱ＋がクロック
φＷにより開き、そのセルの容ｆｆ１ｃｅｌがビットラ
インＢＬに接続されると、ビットラインＢＬ側ではダミ
ーセルＤＣのトランスファゲートＱ２がクロックφＷＤ
により開き、そのビットラインＢＬに接続され、ビット
ラインＢＬ。
ＢＬはプリチャージ時の電位から少し変化する。
一般にダミーセルの容量Ｃｅ２はメモリセル容量ｃにク
ロックφ。。により、ＭＯＳトランジスタＱ２がオンと
なり、′″Ｈ’レベルにプリチャージされている。メモ
リセルＭｃｉは記憶内容に応じてｆ［源Ｖｌ）Ｌｌの電
圧で電荷が蓄積（％ ｎ Ｉレベル〕されているか、ま
たはゼロであるかのどちらかの状態になる。
ロックφ。。により、ＭＯＳトランジスタＱ２がオンと
なり、′″Ｈ’レベルにプリチャージされている。メモ
リセルＭｃｉは記憶内容に応じてｆ［源Ｖｌ）Ｌｌの電
圧で電荷が蓄積（％ ｎ Ｉレベル〕されているか、ま
たはゼロであるかのどちらかの状態になる。
したがってビットラインＢＬの電位はダミーセルＩ）
Ｃの春情８１７’４ ｆｆｉに応じて低くなり、一方ビ
ットラインＢＬの電位の低下はゼロであるかビットライ
ン「Ｌの減少量の２倍である。センスアップＳＡはこの
ピッＩ・ラインＢＬ、ＢＬの電位の減少量の差に従って
２つのトランジスタの一方がオン、他方がオフとなり、
′″ＬＬルベル側ットラインの電荷をさらに抜いてビッ
トラインＢＬ、ＢＬに明確なＳＢ位差をもたせる。これ
を図示しない読取りアンプが倹知し、セル内容の読取り
出力を生じさせる。こうして読取り動作が完了した後は
次の読出しに備えて元に戻される。つまりビットライン
ＢＬ、ＢＬはいずれもプリチャージされてゞ１１’レベ
ルとなる。このように１回の読取り動作で１チツプ内の
ビットラインの半数はＨレベルからＬレベルに変化した
後、再びプリチャージされてゞ■ルベルになる。第２図
（ｂ）ではメモリセルＭｃｉの記憶内容が’Ｈ’レベル
の場合を示している。このようなビットラインの電位の
変化はビットラインにプリチャージされた全電荷の半分
が消費されるという問題点と、ビットラインが一般に拡
散層で基板に対し大きな接合容量を有しているので基板
電位を変化させるという問題点がある１、近頃、半導体
記憶装置はますます高集積化され、素子寸法は縮小化の
方向にある。素子の寸法面積が小さくなればなるほどプ
ロセス上における寸法のバラツキが素子の電気的特性、
例えばメモリセルやダミーセルに貯えられる蓄積ｍ荷量
へ現われ、その影響は大きい。このためセンスアンプ部
の構成をダミーセルを用いて微小信号の増幅動作を行う
ようにしているとプロセス変ｉ１ｔ’ｔの影響を受けや
すいという欠点がある。
Ｃの春情８１７’４ ｆｆｉに応じて低くなり、一方ビ
ットラインＢＬの電位の低下はゼロであるかビットライ
ン「Ｌの減少量の２倍である。センスアップＳＡはこの
ピッＩ・ラインＢＬ、ＢＬの電位の減少量の差に従って
２つのトランジスタの一方がオン、他方がオフとなり、
′″ＬＬルベル側ットラインの電荷をさらに抜いてビッ
トラインＢＬ、ＢＬに明確なＳＢ位差をもたせる。これ
を図示しない読取りアンプが倹知し、セル内容の読取り
出力を生じさせる。こうして読取り動作が完了した後は
次の読出しに備えて元に戻される。つまりビットライン
ＢＬ、ＢＬはいずれもプリチャージされてゞ１１’レベ
ルとなる。このように１回の読取り動作で１チツプ内の
ビットラインの半数はＨレベルからＬレベルに変化した
後、再びプリチャージされてゞ■ルベルになる。第２図
（ｂ）ではメモリセルＭｃｉの記憶内容が’Ｈ’レベル
の場合を示している。このようなビットラインの電位の
変化はビットラインにプリチャージされた全電荷の半分
が消費されるという問題点と、ビットラインが一般に拡
散層で基板に対し大きな接合容量を有しているので基板
電位を変化させるという問題点がある１、近頃、半導体
記憶装置はますます高集積化され、素子寸法は縮小化の
方向にある。素子の寸法面積が小さくなればなるほどプ
ロセス上における寸法のバラツキが素子の電気的特性、
例えばメモリセルやダミーセルに貯えられる蓄積ｍ荷量
へ現われ、その影響は大きい。このためセンスアンプ部
の構成をダミーセルを用いて微小信号の増幅動作を行う
ようにしているとプロセス変ｉ１ｔ’ｔの影響を受けや
すいという欠点がある。
発明の目的
本発明はダミーセルを必要とせず、基板電位の変動が少
ない、消費電力の小さい半導体記憶装置を提供すること
を目的とする。
ない、消費電力の小さい半導体記憶装置を提供すること
を目的とする。
発明の構成
本発明の半導体記憶装置は、半導体基板上に設けられた
多数のメモリセルと、これらを選択的に検出するための
一対のビットラインと、このビットラインに結合される
センスアンプとを設けるとともに、前記一対のビットラ
インのうちの一方がソースに、他方がドレインに接続さ
れたＡｌＯ３）ランジスタを設け、このＭＯＳ ）ラン
ジスタのゲートに前記ビットラインのプリチャージ時に
Ｒ１Ｏ５トランジスタがオンする信号を印加したことを
特徴とする。
多数のメモリセルと、これらを選択的に検出するための
一対のビットラインと、このビットラインに結合される
センスアンプとを設けるとともに、前記一対のビットラ
インのうちの一方がソースに、他方がドレインに接続さ
れたＡｌＯ３）ランジスタを設け、このＭＯＳ ）ラン
ジスタのゲートに前記ビットラインのプリチャージ時に
Ｒ１Ｏ５トランジスタがオンする信号を印加したことを
特徴とする。
実施例の説明
以下、本発明の−★施例を第３図と第４図に基づいて説
明する。第３図でＭｃ、Ｍｃｊはメモリセルで、その詳
細な溝造は＠１図（ｂ）と同じである。
明する。第３図でＭｃ、Ｍｃｊはメモリセルで、その詳
細な溝造は＠１図（ｂ）と同じである。
また、ビットラインＢＬ、Ｉ３Ｌは一方がＭｅ８ トラ
ンジスタＱ８のソースに接続され、他方はドレインに接
続され、トランジスタＱａはゲートに印加されるクロッ
クφ２により、前記プリチャージ時にオンれる。プリチ
ャージ後、クロックに同期してメモリセルＭｃ 、 Ｍ
ｅ ｊ のうちの例えばメモリセルＭｃＪのトランス
ファゲート〔図示せず〕が開きビットうインＢＬに接続
されたとすると、メモリセルＭｃｊには記憶内容に応じ
てゼロボルトかあるいは′１１ルベルまで電荷が蓄積さ
れているため、ビットうかの方向に変化する。一方ビッ
トラインＢＬの電位は−ＶＤＤのレベルのまま変化しな
い。この状態でクロックφ１に応動する接地電位側のＭ
ＯＳ ）ランジスタＱ４がオンし、センスアンプＳＡ
の２つの八１０Ｓ トランジスタはビットラインＢＬ、
ＢＬの電位に従って一方がオン、他方がオフとなり％
Ｌ ルベル側のビットラインの電荷をさらに引き抜く。
ンジスタＱ８のソースに接続され、他方はドレインに接
続され、トランジスタＱａはゲートに印加されるクロッ
クφ２により、前記プリチャージ時にオンれる。プリチ
ャージ後、クロックに同期してメモリセルＭｃ 、 Ｍ
ｅ ｊ のうちの例えばメモリセルＭｃＪのトランス
ファゲート〔図示せず〕が開きビットうインＢＬに接続
されたとすると、メモリセルＭｃｊには記憶内容に応じ
てゼロボルトかあるいは′１１ルベルまで電荷が蓄積さ
れているため、ビットうかの方向に変化する。一方ビッ
トラインＢＬの電位は−ＶＤＤのレベルのまま変化しな
い。この状態でクロックφ１に応動する接地電位側のＭ
ＯＳ ）ランジスタＱ４がオンし、センスアンプＳＡ
の２つの八１０Ｓ トランジスタはビットラインＢＬ、
ＢＬの電位に従って一方がオン、他方がオフとなり％
Ｌ ルベル側のビットラインの電荷をさらに引き抜く。
センスアンプＳＡの動作の終了直前にクロック≠８が加
えられて、Ｓｕ源ｖＬ）、Ｊ側のＭＯＳトランジスタを
オンし、′Ｉ（′ レベル側のビットラインの電位を電
ＩＪＪＩ ＶＤＤのレベルまでもち上げてビットライン
ＢＬ、ＢＬに明確な電位差をもたせ、この電位差を図示
・しない睨取りアンプで検知し、セル内容の読取り国力
を生じさせる。こうして読み取り動作が完了した後は次
の読み出しに備えて元に戻される。
えられて、Ｓｕ源ｖＬ）、Ｊ側のＭＯＳトランジスタを
オンし、′Ｉ（′ レベル側のビットラインの電位を電
ＩＪＪＩ ＶＤＤのレベルまでもち上げてビットライン
ＢＬ、ＢＬに明確な電位差をもたせ、この電位差を図示
・しない睨取りアンプで検知し、セル内容の読取り国力
を生じさせる。こうして読み取り動作が完了した後は次
の読み出しに備えて元に戻される。
つまりクロック≠２によりトランジスタＱ８がオンし、
４図（ａ）、（ｂ）はその動作状態の波形図を示す。
４図（ａ）、（ｂ）はその動作状態の波形図を示す。
発明の詳細
な説明のように本発明によると、次のような効果を得る
ことができる。
ことができる。
一つのセンスアンプに接続される一対のビットラインを
１ｖｌＯ５）ランジスタを介して互いに接続し、プリチ
ャージ時に前記ＭＯ５トランジスタのゲートをオンする
よう構成したため、一方が″ＩＨルベル、他方が１Ｌル
ベルになっている２木のビットラインの電位を素子外部
へ電荷を放電することなく等しくすることが可能になり
、したがって、従来装置に付設されていたようなダーミ
セルは不要になる。
１ｖｌＯ５）ランジスタを介して互いに接続し、プリチ
ャージ時に前記ＭＯ５トランジスタのゲートをオンする
よう構成したため、一方が″ＩＨルベル、他方が１Ｌル
ベルになっている２木のビットラインの電位を素子外部
へ電荷を放電することなく等しくすることが可能になり
、したがって、従来装置に付設されていたようなダーミ
セルは不要になる。
ビットラインの電位の変化は一方が正方向、他方が負方
向であるため基板と拡散層との容爪カップリングによる
基板電位の変動が小さくなる。
向であるため基板と拡散層との容爪カップリングによる
基板電位の変動が小さくなる。
また前述のようにビットラインのプリチャージ時に″Ｉ
Ｈルベル側のビットラインの電荷をゞＩ、ルベル側のビ
ットラインに補給するため、外部からの電荷の供給を必
要とせず消費電力が小さいものである。
Ｈルベル側のビットラインの電荷をゞＩ、ルベル側のビ
ットラインに補給するため、外部からの電荷の供給を必
要とせず消費電力が小さいものである。
第１図（ａ）（ｂ）（ｃ）はそれぞれ従来のセンスアン
プを含むメモリセル部分の構成図、メモリセルの構成図
、ダミーセルの構成図を示し、第２図（ａ）（ｂ）は第
１図の要部電圧波形図、また第３図は本発明の一実施例
のセンスアンプを含むメモリセル部分の構成図、第４図
（ａ）、（ｂ）は第３図の要部電圧波形図である。 Ｑ８・ＭＯＳ ）ランジスタ、ＢＬ、Ｂ１．・・ビット
ライン、ＳＡ・・センスアンプ、φ１．φ２．φ８・・
・クロック信号、ＶＤ、）・・−電源電圧、Ｍｃ、Ｍｃ
ｊ・・・メモリセル。 代理人 森本義弘 第１図 時間 第３図 第４図 Ｕ）間 特開 ６０８−
プを含むメモリセル部分の構成図、メモリセルの構成図
、ダミーセルの構成図を示し、第２図（ａ）（ｂ）は第
１図の要部電圧波形図、また第３図は本発明の一実施例
のセンスアンプを含むメモリセル部分の構成図、第４図
（ａ）、（ｂ）は第３図の要部電圧波形図である。 Ｑ８・ＭＯＳ ）ランジスタ、ＢＬ、Ｂ１．・・ビット
ライン、ＳＡ・・センスアンプ、φ１．φ２．φ８・・
・クロック信号、ＶＤ、）・・−電源電圧、Ｍｃ、Ｍｃ
ｊ・・・メモリセル。 代理人 森本義弘 第１図 時間 第３図 第４図 Ｕ）間 特開 ６０８−
Claims (1)
- １、半導体基板上に設けられた多数のメモリセルと、こ
れらを選択的に検出するための一対のビットラインと、
このビットラインに結合されるセンスアンプとを設ける
と共に、前記〒対のビットラインのうちの一方がソース
に接続され他方がドレインに接続されたＭＯＳ）ランジ
スタを設け、このＭＯＳ ）ランジスタのゲートに前記
ビットラインのプリチャージ時に八（ｏｓ トランジス
タがオンする信号を印加した半導体記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57176727A JPS5965996A (ja) | 1982-10-06 | 1982-10-06 | 半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57176727A JPS5965996A (ja) | 1982-10-06 | 1982-10-06 | 半導体記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS5965996A true JPS5965996A (ja) | 1984-04-14 |
Family
ID=16018719
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57176727A Pending JPS5965996A (ja) | 1982-10-06 | 1982-10-06 | 半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5965996A (ja) |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS53108736A (en) * | 1977-03-04 | 1978-09-21 | Nec Corp | Amplifier circuit |
| JPS53108739A (en) * | 1977-03-04 | 1978-09-21 | Nec Corp | Amplifier circuit |
| JPS54101228A (en) * | 1978-01-26 | 1979-08-09 | Nec Corp | Mos memory circuit |
-
1982
- 1982-10-06 JP JP57176727A patent/JPS5965996A/ja active Pending
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS53108736A (en) * | 1977-03-04 | 1978-09-21 | Nec Corp | Amplifier circuit |
| JPS53108739A (en) * | 1977-03-04 | 1978-09-21 | Nec Corp | Amplifier circuit |
| JPS54101228A (en) * | 1978-01-26 | 1979-08-09 | Nec Corp | Mos memory circuit |
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