JPS6216299A - シフトレジスタ - Google Patents
シフトレジスタInfo
- Publication number
- JPS6216299A JPS6216299A JP60157415A JP15741585A JPS6216299A JP S6216299 A JPS6216299 A JP S6216299A JP 60157415 A JP60157415 A JP 60157415A JP 15741585 A JP15741585 A JP 15741585A JP S6216299 A JPS6216299 A JP S6216299A
- Authority
- JP
- Japan
- Prior art keywords
- transistor
- shift register
- capacitor
- source
- output signal
- Prior art date
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- Granted
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Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C19/00—Digital stores in which the information is moved stepwise, e.g. shift registers
- G11C19/18—Digital stores in which the information is moved stepwise, e.g. shift registers using capacitors as main elements of the stages
- G11C19/182—Digital stores in which the information is moved stepwise, e.g. shift registers using capacitors as main elements of the stages in combination with semiconductor elements, e.g. bipolar transistors, diodes
- G11C19/184—Digital stores in which the information is moved stepwise, e.g. shift registers using capacitors as main elements of the stages in combination with semiconductor elements, e.g. bipolar transistors, diodes with field-effect transistors, e.g. MOS-FET
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Shift Register Type Memory (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、消費電流が少なく、回路構成が小さいシフト
レジスタに属する。
レジスタに属する。
従来、シフトレジスタは第３図の論理図で示すように２
段のインバータ回路でシフトレジスタ１段を構成し、２
相（もしくＪｄ４相）のクロックで駆動されていた。第
４図で示す回路図は、２相クロツクで構成された従来の
シフトレジスタの１つの例であシ、第５図は第４図で示
した回路の動作タイミング図である。
段のインバータ回路でシフトレジスタ１段を構成し、２
相（もしくＪｄ４相）のクロックで駆動されていた。第
４図で示す回路図は、２相クロツクで構成された従来の
シフトレジスタの１つの例であシ、第５図は第４図で示
した回路の動作タイミング図である。
以下に第４図、および第５図を用いて従来のシフトレジ
スタの動作について詳細に説明する。
スタの動作について詳細に説明する。
第４図において、Ｓｉｎは、シフトレジスタ入力信号Ｓ
ｏ −Ｓｔ Ｆｉ、−シフトレジスタ出力信号、φ、
およびφ、はシフトレジスタ駆動用クロック信号、Ｔｏ
、〜Ｔ１６は電界効果トランジスタＣ０，。
ｏ −Ｓｔ Ｆｉ、−シフトレジスタ出力信号、φ、
およびφ、はシフトレジスタ駆動用クロック信号、Ｔｏ
、〜Ｔ１６は電界効果トランジスタＣ０，。
ｃｏｔ ｔ ｃｗｔ ｔ ｃｏｔはそれぞれ電界効果ト
ランジスタＴｏｗ ｅ Ｔｏ４ ｅ Ｔｔｔ ＃ Ｔ１
４のゲート容量を示す。又、破かかる欠点、特に消費電
流を小さく抑える工夫として、第５図で示すような、電
源をクロックφ１゜又はφ、で制御するシフトレジスタ
が考えられているが、この回路では、Ｄ、Ｃ的な電流は
、流れないが電源を使用せずにすべてのインバータ回路
にプリチャージしているため、クロックφ１．φ。
ランジスタＴｏｗ ｅ Ｔｏ４ ｅ Ｔｔｔ ＃ Ｔ１
４のゲート容量を示す。又、破かかる欠点、特に消費電
流を小さく抑える工夫として、第５図で示すような、電
源をクロックφ１゜又はφ、で制御するシフトレジスタ
が考えられているが、この回路では、Ｄ、Ｃ的な電流は
、流れないが電源を使用せずにすべてのインバータ回路
にプリチャージしているため、クロックφ１．φ。
は大きな容量性負荷全駆動する強力なものでなければな
らなくなるという欠点がある。
らなくなるという欠点がある。
本発明のシフトレジスタは、前記した欠点全解決するこ
とを目的としたもので、ドレインに前段の出力信号がゲ
ートに、第１の駆動用クロック信号が接続された第１の
トランジスタと、該トランジスタのソースに、ゲートが
接続され、ドレインに第３の駆動用クロック信号が接続
された第２のトランジスタと該トランジスタのソースに
ドレインが接続され、ゲートがＭ２の駆動用クロック信
号が接続され、ソースが出力信号部となる第３のトラン
ジスタと、該出力信号部に、ドレインが接続され、ゲー
トに次段の出力信号が入った第４のトランジスタと、該
トランジスタのソースに、ドレインが接続され、ゲート
に第３の駆動用クロック信号が入シ、ソースが接地され
た第５のトランジスタと出力信号部には、データ蓄積用
容量が接続している回路で構成している。
とを目的としたもので、ドレインに前段の出力信号がゲ
ートに、第１の駆動用クロック信号が接続された第１の
トランジスタと、該トランジスタのソースに、ゲートが
接続され、ドレインに第３の駆動用クロック信号が接続
された第２のトランジスタと該トランジスタのソースに
ドレインが接続され、ゲートがＭ２の駆動用クロック信
号が接続され、ソースが出力信号部となる第３のトラン
ジスタと、該出力信号部に、ドレインが接続され、ゲー
トに次段の出力信号が入った第４のトランジスタと、該
トランジスタのソースに、ドレインが接続され、ゲート
に第３の駆動用クロック信号が入シ、ソースが接地され
た第５のトランジスタと出力信号部には、データ蓄積用
容量が接続している回路で構成している。
次に、本発明について、図面を参照して説明する◇第１
図は、本発明の一実施例の回路図であジ、第２図は、第
１図の動作タイミング図である。第１図、第２図におい
て、φ１．φ１．φ、はシフトレジスタ駆動クロック、
Ｓｉｎは、シフトレジスタ入力信号５ｓＯｅ・・・・・
・Ｓ、はシフトレジスタ出力信号、Ｔｏ、〜’Ｉ’ｔｔ
は、電界効果トランジスタＮｏｔ〜Ｎｔｓは節点％Ｃ
Ｏ〜Ｃ１は容量を表わしている。
図は、本発明の一実施例の回路図であジ、第２図は、第
１図の動作タイミング図である。第１図、第２図におい
て、φ１．φ１．φ、はシフトレジスタ駆動クロック、
Ｓｉｎは、シフトレジスタ入力信号５ｓＯｅ・・・・・
・Ｓ、はシフトレジスタ出力信号、Ｔｏ、〜’Ｉ’ｔｔ
は、電界効果トランジスタＮｏｔ〜Ｎｔｓは節点％Ｃ
Ｏ〜Ｃ１は容量を表わしている。
また破線で囲んだ部分は、シフトレジスタ一部分を示し
ている。以下の説明では、Ｎチャンネルの電界効果トラ
ンジスタ（以下単にトランジスタと記す。）ｔ−例にと
って説明しているが５本発明は、Ｐチャンネルトランジ
スタ、更には、どのような形式のトランジスタにおいて
も同様に適用できる。
ている。以下の説明では、Ｎチャンネルの電界効果トラ
ンジスタ（以下単にトランジスタと記す。）ｔ−例にと
って説明しているが５本発明は、Ｐチャンネルトランジ
スタ、更には、どのような形式のトランジスタにおいて
も同様に適用できる。
今、全節点の電位が低電位のとき、Ｓｉｎは高電位であ
るとする。このとき、φ□が高電位になると、Ｎｉｌも
高電位になり、トランジスタＴ０２〃導通状態になる。
るとする。このとき、φ□が高電位になると、Ｎｉｌも
高電位になり、トランジスタＴ０２〃導通状態になる。
そして、≠！、φ３が高電位に力ると、 Ｔ、、が導通
状態になり、φ！の電位がＴｏＴｏｍ ｋ通してＳＳＯ
に流れこみＳＳＯが高電位になり、容量Ｃ０はチャージ
される。
状態になり、φ！の電位がＴｏＴｏｍ ｋ通してＳＳＯ
に流れこみＳＳＯが高電位になり、容量Ｃ０はチャージ
される。
次のサイクルでφ、が高電位になるとチャージされたＣ
６の電荷はＮ、□との間で容量分割がおこるが、Ｎ、、
に比べＣｏの容量全十分太きく設定しであるため％Ｎ１
１ も高電位になシ、Ｔ、、が導通状態になる。次に、
φ′□が低電位になると、Ｔｌｍは絶縁状態にな’）Ｓ
ＳＯとＮ、は切り離されてしまう。φ１．φ、が高電位
になっ九とき、ｓｌは、Ｔｌ＊ 、Ｔ’ｓ を通してφ
３とつながｐ１高電位になる。この結果前段のＴｏ４は
導通状態になり、またＴｏ、は、φ３により、導通状態
になっているため、高電位であったＳ。はＴ。、ｊＴＯ
ｌを通してリセットされ、低電位になる。
６の電荷はＮ、□との間で容量分割がおこるが、Ｎ、、
に比べＣｏの容量全十分太きく設定しであるため％Ｎ１
１ も高電位になシ、Ｔ、、が導通状態になる。次に、
φ′□が低電位になると、Ｔｌｍは絶縁状態にな’）Ｓ
ＳＯとＮ、は切り離されてしまう。φ１．φ、が高電位
になっ九とき、ｓｌは、Ｔｌ＊ 、Ｔ’ｓ を通してφ
３とつながｐ１高電位になる。この結果前段のＴｏ４は
導通状態になり、またＴｏ、は、φ３により、導通状態
になっているため、高電位であったＳ。はＴ。、ｊＴＯ
ｌを通してリセットされ、低電位になる。
以下同様にして＊ ０１ ＃ Ｏｘ ＃ ０３の駆動ク
ロック信号にょシ、次々とシフトレジスタ群が動作する
。
ロック信号にょシ、次々とシフトレジスタ群が動作する
。
一方消費電流は、動作がフルダイナミックであル、かつ
電流を消費するところも選択されたシフ【、トレジスタ
だけなので消費電流を極めて少なくすることができる。
電流を消費するところも選択されたシフ【、トレジスタ
だけなので消費電流を極めて少なくすることができる。
以上説明したように、本発明は、シフトレジスタの高電
位出力により次段全プリチャージし、前段金リセットす
ることにより簡単な回路で、かつ少ない消費電流で動作
が可能である。
位出力により次段全プリチャージし、前段金リセットす
ることにより簡単な回路で、かつ少ない消費電流で動作
が可能である。
特にダイナミックメモリにおけるニブル動作におけるニ
ブルデコーダを本発明によるシフトレジスタを用いるこ
とで低消費電流で高速動作を実現できる０
ブルデコーダを本発明によるシフトレジスタを用いるこ
とで低消費電流で高速動作を実現できる０
第１図は、本発明の一つの実施例全示す回路図であシ、
第２図がその動作タイミング図、第３図は、従来のシフ
トレジスタの論理図、第４図、第６図は、従来のシフト
レジスタの回路図、第５図は、第４図における動作タイ
ミング図である。また図中の符号は各々、以下のことを
示す。 Ｓｉｎは、シフトレジスタの入力信号、Ｓｌ ｔ Ｓｌ
ｅＳ、はシフトレジスタの出力信号、φ８．φ２．φ
１は、シフトレジスタ駆動用クロック信号、Ｔ０１〜Ｔ
２．は電界効果トランジスタＣｏ 、 ＣＩ−Ｃｔ 、
Ｇｏ。 〜Ｃ１は容量、Ｎ ｏ ＝ Ｎ ｔ Ｎ ａｔ〜Ｎ□は
接点、ｖｃｃは電源電圧である。 Ｌ Ｊ 第１図 第２図 第３図 第４図
第２図がその動作タイミング図、第３図は、従来のシフ
トレジスタの論理図、第４図、第６図は、従来のシフト
レジスタの回路図、第５図は、第４図における動作タイ
ミング図である。また図中の符号は各々、以下のことを
示す。 Ｓｉｎは、シフトレジスタの入力信号、Ｓｌ ｔ Ｓｌ
ｅＳ、はシフトレジスタの出力信号、φ８．φ２．φ
１は、シフトレジスタ駆動用クロック信号、Ｔ０１〜Ｔ
２．は電界効果トランジスタＣｏ 、 ＣＩ−Ｃｔ 、
Ｇｏ。 〜Ｃ１は容量、Ｎ ｏ ＝ Ｎ ｔ Ｎ ａｔ〜Ｎ□は
接点、ｖｃｃは電源電圧である。 Ｌ Ｊ 第１図 第２図 第３図 第４図
Claims (1)
- ドレインに前段の出力信号が、ゲートに第１の駆動用
クロック信号が接続された第１のトランジスタと該トラ
ンジスタのソースにゲートが接続され、ドレインに第３
の駆動用クロック信号が接続された第２のトランジスタ
と該トランジスタのソースにドレインが接続され、ゲー
トに第２の駆動用クロック信号が接続され、ソースが出
力信号部となる第３のトランジスタと、該出力信号部に
、ドレインが接続され、ゲートに次段の出力信号が入っ
た第４のトランジスタと、該トランジスタのソースにド
レインが接続され、ゲートに第３の駆動用クロック信号
が入り、ソースが接地された第５のトランジスタと、出
力信号部には、データ蓄積用容量が接続したシフトレジ
スタ。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60157415A JPS6216299A (ja) | 1985-07-16 | 1985-07-16 | シフトレジスタ |
| US06/886,298 US4741003A (en) | 1985-07-16 | 1986-07-16 | Shift register circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60157415A JPS6216299A (ja) | 1985-07-16 | 1985-07-16 | シフトレジスタ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6216299A true JPS6216299A (ja) | 1987-01-24 |
| JPH0377599B2 JPH0377599B2 (ja) | 1991-12-11 |
Family
ID=15649136
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60157415A Granted JPS6216299A (ja) | 1985-07-16 | 1985-07-16 | シフトレジスタ |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US4741003A (ja) |
| JP (1) | JPS6216299A (ja) |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4903285A (en) * | 1989-02-24 | 1990-02-20 | Tektronic, Inc. | Efficiency shift register |
| US5506520A (en) * | 1995-01-11 | 1996-04-09 | International Business Machines Corporation | Energy conserving clock pulse generating circuits |
| US5517542A (en) * | 1995-03-06 | 1996-05-14 | Thomson Consumer Electronics, S.A. | Shift register with a transistor operating in a low duty cycle |
| US5926038A (en) * | 1997-11-10 | 1999-07-20 | The United States Of America As Represented By The Secretary Of The Navy | Two-phase dynamic logic circuits for gallium arsenide complementary HIGFET fabrication |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3794856A (en) * | 1972-11-24 | 1974-02-26 | Gen Instrument Corp | Logical bootstrapping in shift registers |
| JPS54161288A (en) * | 1978-06-12 | 1979-12-20 | Hitachi Ltd | Semiconductor device |
-
1985
- 1985-07-16 JP JP60157415A patent/JPS6216299A/ja active Granted
-
1986
- 1986-07-16 US US06/886,298 patent/US4741003A/en not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| US4741003A (en) | 1988-04-26 |
| JPH0377599B2 (ja) | 1991-12-11 |
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