JPH07336206A - 論理回路 - Google Patents
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- JPH07336206A JPH07336206A JP7156679A JP15667995A JPH07336206A JP H07336206 A JPH07336206 A JP H07336206A JP 7156679 A JP7156679 A JP 7156679A JP 15667995 A JP15667995 A JP 15667995A JP H07336206 A JPH07336206 A JP H07336206A
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- logic circuit
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- H03K19/02—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components
- H03K19/173—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using elementary logic circuits as components
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- H03K19/1738—Controllable logic circuits using cascode switch logic [CSL] or cascode emitter coupled logic [CECL]
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- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K3/00—Circuits for generating electric pulses; Monostable, bistable or multistable circuits
- H03K3/02—Generators characterised by the type of circuit or by the means used for producing pulses
- H03K3/353—Generators characterised by the type of circuit or by the means used for producing pulses by the use, as active elements, of field-effect transistors with internal or external positive feedback
- H03K3/356—Bistable circuits
- H03K3/356017—Bistable circuits using additional transistors in the input circuit
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- H03K3/356104—Bistable circuits using complementary field-effect transistors
- H03K3/356113—Bistable circuits using complementary field-effect transistors using additional transistors in the input circuit
- H03K3/356121—Bistable circuits using complementary field-effect transistors using additional transistors in the input circuit with synchronous operation
Abstract
(57)【要約】
【目的】 クロック生成器に対し一様な負荷を提供し、
論理ゲート内の論理信号に依存して大きなクロック信号
を生成することのない、エネルギーを有効に利用した論
理ゲート回路を提供する。 【構成】 本発明の論理回路は、少なくとも第１と第２
の相補入力（ＩＮ1−反転ＩＮ1、ＩＮ2−反転ＩＮ2）
と、第１と第２の相補出力（ＯＵＴ1、反転ＯＵＴ1、Ｏ
ＵＴ2、反転ＯＵＴ2）と、クロック入力Φ1、Φ2を有す
る。また、相互に相補の所定の論理機能を実行し、相補
入力の少なくとも一つに接続された入力と、前記クロッ
ク入力に接続されたノード（２１、２２）と、前記論理
回路の対応出力に接続された出力（２３、２４）を有す
る第１と第２の論理ブロック（１５、１６）とから構成
される。この第１と第２のブロックの並列組み合わせに
より、クロック入力に対する負荷は、論理回路の入力に
入力される論理入力組み合わせに対し一定となる。
論理ゲート内の論理信号に依存して大きなクロック信号
を生成することのない、エネルギーを有効に利用した論
理ゲート回路を提供する。 【構成】 本発明の論理回路は、少なくとも第１と第２
の相補入力（ＩＮ1−反転ＩＮ1、ＩＮ2−反転ＩＮ2）
と、第１と第２の相補出力（ＯＵＴ1、反転ＯＵＴ1、Ｏ
ＵＴ2、反転ＯＵＴ2）と、クロック入力Φ1、Φ2を有す
る。また、相互に相補の所定の論理機能を実行し、相補
入力の少なくとも一つに接続された入力と、前記クロッ
ク入力に接続されたノード（２１、２２）と、前記論理
回路の対応出力に接続された出力（２３、２４）を有す
る第１と第２の論理ブロック（１５、１６）とから構成
される。この第１と第２のブロックの並列組み合わせに
より、クロック入力に対する負荷は、論理回路の入力に
入力される論理入力組み合わせに対し一定となる。
Description
【０００１】
【産業上の利用分野】本発明は、論理ゲート回路に関
し、特に、エネルギーが不変な論理回路、あるいは、再
生エネルギー回路として知られているエネルギー有効利
用の論理ゲート回路に関する。
し、特に、エネルギーが不変な論理回路、あるいは、再
生エネルギー回路として知られているエネルギー有効利
用の論理ゲート回路に関する。
【０００２】
【従来技術の説明】低エネルギーの計算は、高速のクロ
ック周波数において、ゲートあたりの低電力消費でもっ
て複雑な論理機能を実行するために必要である。このよ
うなエネルギーを効率よく利用した計算ができるような
論理回路は、例えば、米国特許出願第０８／０６９９４
号（１９９３年５月２８日出願）に記載されている。こ
のようなエネルギー効率のよい論理回路に加えて、この
論理ゲートを駆動するクロック生成器も、また、エネル
ギーを効率よくできるものでなければならず、その結
果、このような論理ゲートの低エネルギーの利点を用い
ている。このような計算を実行するのに必要なエネルギ
ーの一部は再生され、次の計算のために使用されるため
に、このような低消費電力の論理／クロック生成器は、
断エネルギー的（adiabatic）回路と称される。
ック周波数において、ゲートあたりの低電力消費でもっ
て複雑な論理機能を実行するために必要である。このよ
うなエネルギーを効率よく利用した計算ができるような
論理回路は、例えば、米国特許出願第０８／０６９９４
号（１９９３年５月２８日出願）に記載されている。こ
のようなエネルギー効率のよい論理回路に加えて、この
論理ゲートを駆動するクロック生成器も、また、エネル
ギーを効率よくできるものでなければならず、その結
果、このような論理ゲートの低エネルギーの利点を用い
ている。このような計算を実行するのに必要なエネルギ
ーの一部は再生され、次の計算のために使用されるため
に、このような低消費電力の論理／クロック生成器は、
断エネルギー的（adiabatic）回路と称される。
【０００３】現在のクロック生成器で、より高い動作効
率を達成するためには、このクロック生成器の出力にか
かる容量性の負荷は、この論理回路の論理入力中間結
果、および、最終結果に関して、一定でなければならな
い。しかし、現在の論理回路は、各論理ゲート内での計
算結果に依存するクロック負荷を与えてしまう。
率を達成するためには、このクロック生成器の出力にか
かる容量性の負荷は、この論理回路の論理入力中間結
果、および、最終結果に関して、一定でなければならな
い。しかし、現在の論理回路は、各論理ゲート内での計
算結果に依存するクロック負荷を与えてしまう。
【０００４】かくして、上記のクロック生成器でもっ
て、このような論理回路を用いると、クロック生成器の
効率を損ない、そして、クロック信号上の不要な歪みを
生成することになる。
て、このような論理回路を用いると、クロック生成器の
効率を損ない、そして、クロック信号上の不要な歪みを
生成することになる。
【０００５】
【発明が解決しようとする課題】したがって、本発明の
目的は、論理回路内の論理信号に関わらず、クロック生
成器に対し、一様な負荷を提供するようなエネルギーを
有効に利用した論理ゲート回路を提供することである。
目的は、論理回路内の論理信号に関わらず、クロック生
成器に対し、一様な負荷を提供するようなエネルギーを
有効に利用した論理ゲート回路を提供することである。
【０００６】さらにまた、本発明の目的は、この論理ゲ
ート内の論理信号に依存して、大きなクロック信号を生
成することのないエネルギーを有効に利用した論理ゲー
ト回路を提供することである。
ート内の論理信号に依存して、大きなクロック信号を生
成することのないエネルギーを有効に利用した論理ゲー
ト回路を提供することである。
【０００７】
【課題を解決するための手段】本発明の構成は、特許請
求の範囲の請求項１に記載された構成である。
求の範囲の請求項１に記載された構成である。
【０００８】
【実施例】図１において、論理ゲート１１、１２からな
る直列結合回路１０が示されており、これは、単一の集
積回路に組み込むことに適した形である。
る直列結合回路１０が示されており、これは、単一の集
積回路に組み込むことに適した形である。
【０００９】以下の説明において、クロック信号とクロ
ック入力とは、同一の記号Φで示されている。そして、
複数の論理信号は、相補的であるが、有効なときは、こ
の論理信号は相補的であり、有効でないときには、必ず
しも相補的ではない。
ック入力とは、同一の記号Φで示されている。そして、
複数の論理信号は、相補的であるが、有効なときは、こ
の論理信号は相補的であり、有効でないときには、必ず
しも相補的ではない。
【００１０】次に、図１を参照して、本発明を説明す
る。図１の論理ゲート１１は、第１と第２の相補入力Ｉ
Ｎ1と反転ＩＮ1と、第１と第２の相補出力ＯＵＴ1と反
転ＯＵＴ1とクロック入力Φ1とを有する。この論理ゲー
ト１１は、第１論理ブロック１５と第２論理ブロック１
６と交差結合されたトランジスタ１７とトランジスタ１
８とを有する。各ブロックの少なくとも一つの入力１
９、２０は、相補入力ＩＮ1、反転ＩＮ1の少なくとも一
つに接続され、そのノード２１、２２は、クロック入力
Φ1に接続され、そして、出力２３、２４を有する。こ
の交差接続されたトランジスタ１７、１８は、対応する
論理ブロックの出力２３、２４と、第１と第２の相補出
力ＯＵＴ1反転ＯＵＴ1との間に直列に配置される。
る。図１の論理ゲート１１は、第１と第２の相補入力Ｉ
Ｎ1と反転ＩＮ1と、第１と第２の相補出力ＯＵＴ1と反
転ＯＵＴ1とクロック入力Φ1とを有する。この論理ゲー
ト１１は、第１論理ブロック１５と第２論理ブロック１
６と交差結合されたトランジスタ１７とトランジスタ１
８とを有する。各ブロックの少なくとも一つの入力１
９、２０は、相補入力ＩＮ1、反転ＩＮ1の少なくとも一
つに接続され、そのノード２１、２２は、クロック入力
Φ1に接続され、そして、出力２３、２４を有する。こ
の交差接続されたトランジスタ１７、１８は、対応する
論理ブロックの出力２３、２４と、第１と第２の相補出
力ＯＵＴ1反転ＯＵＴ1との間に直列に配置される。
【００１１】この第１論理ブロック１５、第２論理ブロ
ック１６は、相互に相補的な所定の論理機能を実行す
る。第１論理ブロック１５、第２論理ブロック１６と、
予めチャージされたダイオード２６、２７の並列組み合
わせによるクロックΦ1上への負荷は、論理ゲート１１
の入力への論理入力組み合わせに対し、ほぼ一定であ
る。
ック１６は、相互に相補的な所定の論理機能を実行す
る。第１論理ブロック１５、第２論理ブロック１６と、
予めチャージされたダイオード２６、２７の並列組み合
わせによるクロックΦ1上への負荷は、論理ゲート１１
の入力への論理入力組み合わせに対し、ほぼ一定であ
る。
【００１２】以下に説明するように、論理ゲート１１、
１２は、それぞれ、ＩＮ1−反転ＩＮ1とＩＮ2−反転Ｉ
Ｎ2と、クロック位相Φ1とΦ2に応答する。少なくとも
二つのクロック位相Φ1、Φ2は、ゲートが計算する際
に、ゲートへの有効データを確保するために、これらの
論理ゲート内のエネルギー再生特性のために論理ゲート
の多段レベルと共に使用され、必要とされる。
１２は、それぞれ、ＩＮ1−反転ＩＮ1とＩＮ2−反転Ｉ
Ｎ2と、クロック位相Φ1とΦ2に応答する。少なくとも
二つのクロック位相Φ1、Φ2は、ゲートが計算する際
に、ゲートへの有効データを確保するために、これらの
論理ゲート内のエネルギー再生特性のために論理ゲート
の多段レベルと共に使用され、必要とされる。
【００１３】さらに詳細に述べると、図１の論理ゲート
１１は、第１論理ブロック１５と第２論理ブロック１６
とを有し、それらは、それぞれ、ノード２１、２２、お
よび、出力２３、２４と入力１９、２０とを有する。こ
のノード２１、２２は、クロックソースΦ1に接続さ
れ、出力２３、２４は、交差接続されたトランジスタ１
７、１８に接続される。この交差接続されたトランジス
タ１７、１８は、それぞれ、第１論理ブロック１５、第
２論理ブロック１６の出力点と、ゲート相補出力反転Ｏ
ＵＴ1とＯＵＴ1との間に直列接続される。この第１論理
ブロック１５、第２論理ブロック１６は、相補論理機能
を実行するために、この交差接続により、出力反転ＯＵ
Ｔ1、ＯＵＴ1は相補的であり、図４に示すように、出力
が有効なときには、一つの論理レベル、あるいは、相補
論理レベルの何れかである。
１１は、第１論理ブロック１５と第２論理ブロック１６
とを有し、それらは、それぞれ、ノード２１、２２、お
よび、出力２３、２４と入力１９、２０とを有する。こ
のノード２１、２２は、クロックソースΦ1に接続さ
れ、出力２３、２４は、交差接続されたトランジスタ１
７、１８に接続される。この交差接続されたトランジス
タ１７、１８は、それぞれ、第１論理ブロック１５、第
２論理ブロック１６の出力点と、ゲート相補出力反転Ｏ
ＵＴ1とＯＵＴ1との間に直列接続される。この第１論理
ブロック１５、第２論理ブロック１６は、相補論理機能
を実行するために、この交差接続により、出力反転ＯＵ
Ｔ1、ＯＵＴ1は相補的であり、図４に示すように、出力
が有効なときには、一つの論理レベル、あるいは、相補
論理レベルの何れかである。
【００１４】第１論理ブロック１５、第２論理ブロック
１６の論理入力１９、２０は、論理ゲート入力ＩＮ1、
反転ＩＮ1から駆動される。これらの入力は、他の論理
ゲート（図示せず）から、あるいは、第１論理ブロック
１５、第２論理ブロック１６のトランジスタを導通状態
に、あるいは、非導通状態にするのに充分な論理レベル
を有する外部入力から得られる。
１６の論理入力１９、２０は、論理ゲート入力ＩＮ1、
反転ＩＮ1から駆動される。これらの入力は、他の論理
ゲート（図示せず）から、あるいは、第１論理ブロック
１５、第２論理ブロック１６のトランジスタを導通状態
に、あるいは、非導通状態にするのに充分な論理レベル
を有する外部入力から得られる。
【００１５】ダイオード２６、２７は、それぞれ、出力
ＯＵＴ1、反転ＯＵＴ1を再チャージし、図４に説明する
ように、他の計算を実行しなければならないとき、論理
ゲート１１をリセットする。このため、ダイオード２
６、２７は、クロック入力Φ1上のクロック信号がハイ
の時には、出力ＯＵＴ1、反転ＯＵＴ1の両方を再チャー
ジ、すなわち、リセットする。この期間、出力ＯＵ
Ｔ1、反転ＯＵＴ1は、両方ともハイである（相補的では
ない）。クロック信号がローになると、論理ゲート１１
は、所定の入力ＩＮ1、反転ＩＮ1に対し、出力がどの状
態にあるべきかを計算する。クロックΦ1がローの時に
は、この出力は有効で、相補的で、安定し、計算結果を
保持する。
ＯＵＴ1、反転ＯＵＴ1を再チャージし、図４に説明する
ように、他の計算を実行しなければならないとき、論理
ゲート１１をリセットする。このため、ダイオード２
６、２７は、クロック入力Φ1上のクロック信号がハイ
の時には、出力ＯＵＴ1、反転ＯＵＴ1の両方を再チャー
ジ、すなわち、リセットする。この期間、出力ＯＵ
Ｔ1、反転ＯＵＴ1は、両方ともハイである（相補的では
ない）。クロック信号がローになると、論理ゲート１１
は、所定の入力ＩＮ1、反転ＩＮ1に対し、出力がどの状
態にあるべきかを計算する。クロックΦ1がローの時に
は、この出力は有効で、相補的で、安定し、計算結果を
保持する。
【００１６】必ずしも必要なことではないが、好ましい
点としては、交差接続されたトランジスタ１７、１８
は、インターロックとして機能して、論理機能の計算が
ゲートにより完了した後、ゲートへの入力が出力を破壊
しないように阻止するのがよい。この交差接続されたト
ランジスタのうち、一つのみが導通状態になることによ
り、対応する出力ＯＵＴ1、反転ＯＵＴ1は、クロックΦ
1によりローにされる。トランジスタ１７、１８の一つ
が導通状態であると、他のトランジスタは、ゲートがロ
ーになり、トランジスタがオフされることにより導通状
態ではなくなる。
点としては、交差接続されたトランジスタ１７、１８
は、インターロックとして機能して、論理機能の計算が
ゲートにより完了した後、ゲートへの入力が出力を破壊
しないように阻止するのがよい。この交差接続されたト
ランジスタのうち、一つのみが導通状態になることによ
り、対応する出力ＯＵＴ1、反転ＯＵＴ1は、クロックΦ
1によりローにされる。トランジスタ１７、１８の一つ
が導通状態であると、他のトランジスタは、ゲートがロ
ーになり、トランジスタがオフされることにより導通状
態ではなくなる。
【００１７】論理ゲート１２と論理ゲート１１の形態は
ほぼ同一であるが、論理ゲート１２は、ゲート１１とは
異なるクロックΦ2により駆動されて、ゲート１１の出
力と他の入力ＩＮ2と反転ＩＮ2に応答する。論理ゲート
１２の論理機能は、論理ゲート１１の論理機能と異なっ
てもよい。図４から明らかなように、クロック位相Φ2
は、クロック位相Φ1とは１８０゜位相がずれており、
その結果、論理ゲート１１から論理ゲート１２への入力
は、論理ゲート１２がその計算を実行している間は変化
しない。
ほぼ同一であるが、論理ゲート１２は、ゲート１１とは
異なるクロックΦ2により駆動されて、ゲート１１の出
力と他の入力ＩＮ2と反転ＩＮ2に応答する。論理ゲート
１２の論理機能は、論理ゲート１１の論理機能と異なっ
てもよい。図４から明らかなように、クロック位相Φ2
は、クロック位相Φ1とは１８０゜位相がずれており、
その結果、論理ゲート１１から論理ゲート１２への入力
は、論理ゲート１２がその計算を実行している間は変化
しない。
【００１８】次に、図２において、論理ゲート１１は、
次式の複雑な論理機能を実行する。
次式の複雑な論理機能を実行する。
【数１】 出力反転ＯＵＴ1は、第１論理ブロック１５の出力２３
から得られ、それは、次式で表される。
から得られ、それは、次式で表される。
【数２】 一方、出力ＯＵＴ1は、第２論理ブロック１６の出力２
４から得られ、それは、次式で表される。
４から得られ、それは、次式で表される。
【数３】
【００１９】第２論理ブロック１６内のトランジスタ３
１の組み合わせは、論理ゲート１１の真の論理ゲートを
実行し、一方、第１論理ブロック１５内のトランジスタ
３０は、この論理ゲートの相補機能を実行する。この第
２論理ブロック１６は、第１論理ブロック１５の入力の
相補に応答し、トランジスタ３１の組み合わせは、トラ
ンジスタ３０の組み合わせのドモルガンデュアル（De M
organ dual）である。
１の組み合わせは、論理ゲート１１の真の論理ゲートを
実行し、一方、第１論理ブロック１５内のトランジスタ
３０は、この論理ゲートの相補機能を実行する。この第
２論理ブロック１６は、第１論理ブロック１５の入力の
相補に応答し、トランジスタ３１の組み合わせは、トラ
ンジスタ３０の組み合わせのドモルガンデュアル（De M
organ dual）である。
【００２０】論理相補動作は、二つの第１論理ブロック
１５、第２論理ブロック１６により実行されるが、トラ
ンジスタ１７、１８、３０、３１の導電型は同一であ
り、この実施例においては、これらは、すべてＮＭＯＳ
トランジスタである。しかし、トランジスタの極性を混
在させることも可能である。
１５、第２論理ブロック１６により実行されるが、トラ
ンジスタ１７、１８、３０、３１の導電型は同一であ
り、この実施例においては、これらは、すべてＮＭＯＳ
トランジスタである。しかし、トランジスタの極性を混
在させることも可能である。
【００２１】次に、図３において、図１の論理ゲート１
１の別の例を論理インバータとして示す。各第１論理ブ
ロック１５、第２論理ブロック１６は、一つのトランジ
スタをそこに有し、反転機能を実行する。しかし、この
インバータの論理機能は、この論理ファミリーの完全な
差動特性により、論理ゲートの出力を次のゲートに単に
反転することにより、論理ゲート１１をなくしても実行
できる。さらに、この反転論理ゲート１１は、その二つ
の出力ＯＵＴ1、反転ＯＵＴ1を交換することにより、非
反転バッファに形成できる。
１の別の例を論理インバータとして示す。各第１論理ブ
ロック１５、第２論理ブロック１６は、一つのトランジ
スタをそこに有し、反転機能を実行する。しかし、この
インバータの論理機能は、この論理ファミリーの完全な
差動特性により、論理ゲートの出力を次のゲートに単に
反転することにより、論理ゲート１１をなくしても実行
できる。さらに、この反転論理ゲート１１は、その二つ
の出力ＯＵＴ1、反転ＯＵＴ1を交換することにより、非
反転バッファに形成できる。
【００２２】図１の論理ゲート１１のタイミングと動作
を図４に示す。クロック信号Φ1がハイからローに落ち
ると、論理ゲート１１は、入力ＩＮ1−反転ＩＮ1に入力
されたデータの結果を計算する。一方、クロックトラン
ジスタがハイからローにかわると、この入力データは、
一定（有効データ）に保持される。このクロックがロー
の間、出力ＯＵＴ1と反転ＯＵＴ1は、クロックがハイに
戻るまで、この計算結果を保持する。このクロック信号
Φ1がハイの状態に戻ると、出力ＯＵＴ1と反転ＯＵＴ1
を次の計算サイクルの間、ハイ状態（ダイオード２６、
２７を介して）にチャージする。
を図４に示す。クロック信号Φ1がハイからローに落ち
ると、論理ゲート１１は、入力ＩＮ1−反転ＩＮ1に入力
されたデータの結果を計算する。一方、クロックトラン
ジスタがハイからローにかわると、この入力データは、
一定（有効データ）に保持される。このクロックがロー
の間、出力ＯＵＴ1と反転ＯＵＴ1は、クロックがハイに
戻るまで、この計算結果を保持する。このクロック信号
Φ1がハイの状態に戻ると、出力ＯＵＴ1と反転ＯＵＴ1
を次の計算サイクルの間、ハイ状態（ダイオード２６、
２７を介して）にチャージする。
【００２３】次に、図１と図４を参照すると、クロック
が、その計算位相の間、ハイからローへ変化すると、第
１論理ブロック１５、第２論理ブロック１６の出力２
３、２４の一つのみが入力ＩＮ1−反転ＩＮ1の結果とし
てローになる。最初は、トランジスタ１７、１８のゲー
ト、ソース、ドレインは、ハイである。第１論理ブロッ
ク１５、第２論理ブロック１６の出力２３、２４の一つ
が、クロックΦ1がローになることに応答してローにな
ると、トランジスタ１７、１８の一つのソースはローに
なり、それをターンオンしてゲート１１の出力ＯＵＴ1
と反転ＯＵＴ1の対応する一つをローにする。次に、こ
れがトランジスタをオフにするために、他のトランジス
タ１７、１８のゲートをローにする。かくして、トラン
ジスタ１７、１８の一つのみが導通状態となる。この非
導通状態のトランジスタは、計算位相が完了した後、入
力ＩＮ1−反転ＩＮ1が変化することにより、出力ＯＵＴ
1、反転ＯＵＴ1の崩れに対し、インターロックとして機
能する。このオン状態に保持されたトランジスタによ
り、クロックΦ1により、導通状態の第１論理ブロック
１５、第２論理ブロック１６を介して、対応する出力Ｏ
ＵＴ1、反転ＯＵＴ1がロー状態になる。例えば、入力が
第１論理ブロック１５を導通させるために適正な組み合
わせを有する場合には、トランジスタ１８のゲートはロ
ーになり、ターンオフする。トランジスタ１７は、導通
状態で、クロックΦ1は、出力反転ＯＵＴ1をローにし、
出力ＯＵＴ1はハイのままにしておく。出力ＯＵＴ1は、
ハイのままにあり、一方、クロック入力Φ1は、トラン
ジスタ１８のインターロック特性がオフのままにあるた
めに、入力状態の如何を問わずローにある。
が、その計算位相の間、ハイからローへ変化すると、第
１論理ブロック１５、第２論理ブロック１６の出力２
３、２４の一つのみが入力ＩＮ1−反転ＩＮ1の結果とし
てローになる。最初は、トランジスタ１７、１８のゲー
ト、ソース、ドレインは、ハイである。第１論理ブロッ
ク１５、第２論理ブロック１６の出力２３、２４の一つ
が、クロックΦ1がローになることに応答してローにな
ると、トランジスタ１７、１８の一つのソースはローに
なり、それをターンオンしてゲート１１の出力ＯＵＴ1
と反転ＯＵＴ1の対応する一つをローにする。次に、こ
れがトランジスタをオフにするために、他のトランジス
タ１７、１８のゲートをローにする。かくして、トラン
ジスタ１７、１８の一つのみが導通状態となる。この非
導通状態のトランジスタは、計算位相が完了した後、入
力ＩＮ1−反転ＩＮ1が変化することにより、出力ＯＵＴ
1、反転ＯＵＴ1の崩れに対し、インターロックとして機
能する。このオン状態に保持されたトランジスタによ
り、クロックΦ1により、導通状態の第１論理ブロック
１５、第２論理ブロック１６を介して、対応する出力Ｏ
ＵＴ1、反転ＯＵＴ1がロー状態になる。例えば、入力が
第１論理ブロック１５を導通させるために適正な組み合
わせを有する場合には、トランジスタ１８のゲートはロ
ーになり、ターンオフする。トランジスタ１７は、導通
状態で、クロックΦ1は、出力反転ＯＵＴ1をローにし、
出力ＯＵＴ1はハイのままにしておく。出力ＯＵＴ1は、
ハイのままにあり、一方、クロック入力Φ1は、トラン
ジスタ１８のインターロック特性がオフのままにあるた
めに、入力状態の如何を問わずローにある。
【００２４】ＮＭＯＳ素子のかわりに、他の導電型のト
ランジスタを用いてもよい。さらに、異なる導電型を組
み合わせたり、あるいは、バイポーラトランジスタを用
いて、同様な機能を有する回路を作成することもでき
る。
ランジスタを用いてもよい。さらに、異なる導電型を組
み合わせたり、あるいは、バイポーラトランジスタを用
いて、同様な機能を有する回路を作成することもでき
る。
【００２５】論理ゲート１１、１２の二つの位相動作
と、クロック位相Φ1を図４に示す。論理ゲート１２の
動作は、論理ゲート１１のそれとほぼ同一である。この
二つのゲート１１、１２の間で大きく異なる点は、その
入力に加えられる異なる論理信号以外に、クロック位相
の差である。図に示すように、クロック位相Φ2は、ク
ロック位相Φ1と同一であるが、１８０゜シフトしてい
る。したがって、論理ゲート１２に関連する他の波形
も、図１に示したものとは１８０゜シフトしている。か
くして、論理ゲート１１が、図４に示すようにサイクル
のホールド状態にあり（論理ゲート１１の出力は一
定）、一方、論理ゲート１２は、論理ゲート１１からの
データを用いてチャージと計算を実行する。計算位相の
間、ゲートへ入力されるデータが一定である限り、二つ
のクロックの位相差（位相シフト）は、１８０゜とは異
なる。かくして、ここでは二つのクロック位相のみが必
要ではあるが、多段レベルのゲートにおいては、それに
対応するクロック位相の数、例えば、４が与えられる。
と、クロック位相Φ1を図４に示す。論理ゲート１２の
動作は、論理ゲート１１のそれとほぼ同一である。この
二つのゲート１１、１２の間で大きく異なる点は、その
入力に加えられる異なる論理信号以外に、クロック位相
の差である。図に示すように、クロック位相Φ2は、ク
ロック位相Φ1と同一であるが、１８０゜シフトしてい
る。したがって、論理ゲート１２に関連する他の波形
も、図１に示したものとは１８０゜シフトしている。か
くして、論理ゲート１１が、図４に示すようにサイクル
のホールド状態にあり（論理ゲート１１の出力は一
定）、一方、論理ゲート１２は、論理ゲート１１からの
データを用いてチャージと計算を実行する。計算位相の
間、ゲートへ入力されるデータが一定である限り、二つ
のクロックの位相差（位相シフト）は、１８０゜とは異
なる。かくして、ここでは二つのクロック位相のみが必
要ではあるが、多段レベルのゲートにおいては、それに
対応するクロック位相の数、例えば、４が与えられる。
【００２６】ここに示したクロック波形は代表的なもの
で、この論理ゲートの設計のエネルギー保存特性を示し
ただけである。一般的に、波形の傾斜が急になればなる
ほど、ゲートにより消費されるエネルギーが多くなる。
逆に、波形の立上り時間と立下り時間がゆっくりとなる
と、エネルギーの消費は減る。クロック信号を生成する
ために、他の波形を用いることも可能である。高効率を
達成するために、クロック生成器は、クロックワイヤリ
ングとそれに結合された論理ゲートのキャパシタンスに
蓄えられたエネルギーを再利用するように構成されてい
る。その構成は、例えば、前掲の特許出願に開示したも
のである。しかし、ここに開示した論理ゲートは、蓄積
されたエネルギーを再生することのない従来のクロック
ソースから動作し、そして、エネルギー消費を節約する
ことなく、高速な立上り／立下りの波形（例えば、矩形
波形）を生成するようなソースを含む。
で、この論理ゲートの設計のエネルギー保存特性を示し
ただけである。一般的に、波形の傾斜が急になればなる
ほど、ゲートにより消費されるエネルギーが多くなる。
逆に、波形の立上り時間と立下り時間がゆっくりとなる
と、エネルギーの消費は減る。クロック信号を生成する
ために、他の波形を用いることも可能である。高効率を
達成するために、クロック生成器は、クロックワイヤリ
ングとそれに結合された論理ゲートのキャパシタンスに
蓄えられたエネルギーを再利用するように構成されてい
る。その構成は、例えば、前掲の特許出願に開示したも
のである。しかし、ここに開示した論理ゲートは、蓄積
されたエネルギーを再生することのない従来のクロック
ソースから動作し、そして、エネルギー消費を節約する
ことなく、高速な立上り／立下りの波形（例えば、矩形
波形）を生成するようなソースを含む。
【００２７】ダイオード２６、２７は、低い順方向電圧
を有し、その結果、できるだけ少ない電力消費が達成で
きる。この実施例においては、ダイオード２６、２７
は、ダイオード結合されたＭＯＳトランジスタ（ＮＭＯ
Ｓトランジスタのドレインにゲートが接続された）とし
て実現でき、これを図５に示す。ダイオード２６、２７
に適した他のダイオードの例としては、ショットキーバ
リアダイオードである。それは、比較的低い順方向電圧
を有するからでる。しかし、従来のＰＮダイオード、あ
るいは、飽和モードバイポーラトランジスタも用いるこ
とができる。
を有し、その結果、できるだけ少ない電力消費が達成で
きる。この実施例においては、ダイオード２６、２７
は、ダイオード結合されたＭＯＳトランジスタ（ＮＭＯ
Ｓトランジスタのドレインにゲートが接続された）とし
て実現でき、これを図５に示す。ダイオード２６、２７
に適した他のダイオードの例としては、ショットキーバ
リアダイオードである。それは、比較的低い順方向電圧
を有するからでる。しかし、従来のＰＮダイオード、あ
るいは、飽和モードバイポーラトランジスタも用いるこ
とができる。
【００２８】
【発明の効果】以上述べたような本発明の回路を用いる
と、１０００個のインバータゲートのチェーンが０．９
μｍＣＭＯＳ技術を用いて形成された。従来のＣＭＯＳ
（２トランジスタ）インバータに比較して、この新たな
インバータゲートは、従来のインバータゲートに対し、
約２０％小さく、さらに、この新たなインバータは、１
００ＭＨｚにおいて、従来の設計よりも、約３分の１の
電力消費ですんだ。
と、１０００個のインバータゲートのチェーンが０．９
μｍＣＭＯＳ技術を用いて形成された。従来のＣＭＯＳ
（２トランジスタ）インバータに比較して、この新たな
インバータゲートは、従来のインバータゲートに対し、
約２０％小さく、さらに、この新たなインバータは、１
００ＭＨｚにおいて、従来の設計よりも、約３分の１の
電力消費ですんだ。
【図面の簡単な説明】
【図１】本発明の一実施例により、集積回路に組み込む
ことが可能な一般的な論理機能を実行する二つのゲート
論理回路を表すブロック図。
ことが可能な一般的な論理機能を実行する二つのゲート
論理回路を表すブロック図。
【図２】複雑な論理機能を実行する論理ゲートを表すブ
ロック図。
ロック図。
【図３】反転論理ゲートを表すブロック図。
【図４】本発明の一実施例による図１の論理ゲートのタ
イミングを表す図。
イミングを表す図。
【図５】図１に示したダイオードを実現するための回路
図。
図。
１０ 直列結合回路 １１、１２ 論理ゲート １５ 第１論理ブロック １６ 第２論理ブロック １７、１８ トランジスタ １９、２０ 入力 ２１、２２ ノード ２３、２４ 出力 ２６、２７ ダイオード ３０、３１ トランジスタ
───────────────────────────────────────────────────── フロントページの続き (72)発明者 ジョン ステュアート デンカー アメリカ合衆国，07737 ニュージャージ ー、レオナルド、クースマン ドライブ ６ (72)発明者 アレクサンダー ジョージ ディキンソン アメリカ合衆国，07753 ニュージャージ ー、ネプチューン、サード アヴェニュー 17 (72)発明者 アラン エッチ． クレイマー アメリカ合衆国，94705 カリフォルニア、 バークレー、フルトン ストリート 2716 (72)発明者 トーマス ロバート ウィック アメリカ合衆国，18017 ペンシルバニア、 ベツレヘム、リマリー ストリート 3730
Claims (8)
- 【請求項１】少なくとも第１と第２の相補入力（ＩＮ1
−反転ＩＮ1、ＩＮ2−反転ＩＮ2）と、第１と第２の相
補出力（ＯＵＴ1、反転ＯＵＴ1、ＯＵＴ2、反転ＯＵ
Ｔ2）と、クロック入力Φ1、Φ2を有する論理回路（１
１、１２）において、 相互に相補の所定の論理機能を実行する第１と第２の論
理ブロック（１５、１６）を有し、 前記各ブロックは、前記相補入力の少なくとも一つに接
続された入力と、前記クロック入力に接続されたノード
（２１、２２）と、前記論理回路の対応出力に接続され
た出力（２３、２４）とを有し、 前記第１と第２のブロックの並列組み合わせにより、ク
ロック入力に対する負荷は、論理回路の入力に入力され
る論理入力組み合わせに対し一定であることを特徴とす
る論理回路。 - 【請求項２】 前記第１と第２の論理ブロックは、少な
くとも一つのトランジスタ（３０、３１）を有し、 前記トランジスタは、二つの出力と入力とを有し、この
入力は、前記論理回路の入力に接続され、二つの出力の
それぞれは、前記ブロックのノードと出力に接続される
ことを特徴とする請求項１の論理回路。 - 【請求項３】 前記第１と第２のブロックは、互いに接
続したトランジスタ（３０、３１）を有し、前記各トラ
ンジスタは、二つの出力と入力とを有し、この入力は、
前記論理回路の入力に接続され、二つの出力のそれぞれ
は、前記ブロックのノードと出力に接続され、 前記第１ブロックの互いに接続したトランジスタは、所
定の論理機能を実行し、他の論理ブロックは、所定の論
理機能の相補機能を実行することを特徴とする請求項１
の論理回路。 - 【請求項４】 交差接続された第１と第２のトランジス
タ（１７、１８）は、対応する論理ブロックの出力と、
第１と第２の相補出力との間に直列に配置されることを
特徴とする請求項２、または、３の論理回路。 - 【請求項５】 前記論理回路のクロック入力と相補出力
との間に配置された再チャージ回路（２６、２７）をさ
らに有することを特徴とする請求項４の論理回路。 - 【請求項６】 前記トランジスタは、全て同一の極性で
あることを特徴とする請求項５の論理回路。 - 【請求項７】 前記再チャージ回路（２６、２７）は、
論理回路のクロック入力と対応する出力との間に配置さ
れた第１と第２のダイオードであることを特徴とする請
求項６の論理回路。 - 【請求項８】 前記第１論理回路へ入力されるクロック
は、第２論理回路へ入力されるクロックを駆動するクロ
ック信号とは、クロック位相がずれていることを特徴と
する請求項１の論理回路。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US253795 | 1994-06-03 | ||
| US08/253,795 US5506519A (en) | 1994-06-03 | 1994-06-03 | Low energy differential logic gate circuitry having substantially invariant clock signal loading |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH07336206A true JPH07336206A (ja) | 1995-12-22 |
Family
ID=22961738
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7156679A Pending JPH07336206A (ja) | 1994-06-03 | 1995-06-01 | 論理回路 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US5506519A (ja) |
| EP (1) | EP0685942A3 (ja) |
| JP (1) | JPH07336206A (ja) |
| KR (1) | KR960003100A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2004503165A (ja) * | 2000-07-11 | 2004-01-29 | ピコネティクス・インコーポレーテッド | 共振論理および低電力デジタル集積回路の装置 |
Families Citing this family (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5602497A (en) * | 1995-12-20 | 1997-02-11 | Thomas; Steven D. | Precharged adiabatic pipelined logic |
| US5986476A (en) * | 1997-08-08 | 1999-11-16 | Intel Corporation | Method and apparatus for implementing a dynamic adiabatic logic family |
| US6242951B1 (en) * | 1997-09-05 | 2001-06-05 | Shunji Nakata | Adiabatic charging logic circuit |
| FR2796224B1 (fr) * | 1999-07-08 | 2001-09-07 | Suisse Electronique Microtech | Circuit logique adiabatique |
| US20050253571A1 (en) * | 2004-05-12 | 2005-11-17 | University Of Florida Research Foundation, Inc. | MEMS waveform generator and adiabatic logic circuits using the same |
| US7746117B2 (en) * | 2008-09-24 | 2010-06-29 | Chang Gung University | Complementary energy path adiabatic logic |
| US9796347B2 (en) * | 2014-01-06 | 2017-10-24 | Union Pacific Railroad Company | Maintenance of a minimum voltage to equipment in rail vehicle |
Family Cites Families (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4570084A (en) * | 1983-11-21 | 1986-02-11 | International Business Machines Corporation | Clocked differential cascode voltage switch logic systems |
| US5144163A (en) * | 1988-03-14 | 1992-09-01 | Matsushita Electric Industrial Co., Ltd. | Dynamic BiCMOS logic gates |
| JP2679420B2 (ja) * | 1991-02-01 | 1997-11-19 | 日本電気株式会社 | 半導体論理回路 |
| DE4115081A1 (de) * | 1991-05-08 | 1992-11-12 | Siemens Ag | Logikschaltung fuer asynchrone schaltungen mit n-kanal-logikblock und dazu inversem p-kanal-logikblock |
| US5384493A (en) * | 1991-10-03 | 1995-01-24 | Nec Corporation | Hi-speed and low-power flip-flop |
-
1994
- 1994-06-03 US US08/253,795 patent/US5506519A/en not_active Expired - Lifetime
-
1995
- 1995-05-30 EP EP95303627A patent/EP0685942A3/en not_active Withdrawn
- 1995-06-01 JP JP7156679A patent/JPH07336206A/ja active Pending
- 1995-06-02 KR KR1019950014635A patent/KR960003100A/ko not_active Application Discontinuation
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2004503165A (ja) * | 2000-07-11 | 2004-01-29 | ピコネティクス・インコーポレーテッド | 共振論理および低電力デジタル集積回路の装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| US5506519A (en) | 1996-04-09 |
| EP0685942A3 (en) | 1996-07-03 |
| EP0685942A2 (en) | 1995-12-06 |
| KR960003100A (ko) | 1996-01-26 |
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