JP2001168707A - 論理回路およびそれを用いた全加算器 - Google Patents
論理回路およびそれを用いた全加算器Info
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- H03K19/20—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits characterised by logic function, e.g. AND, OR, NOR, NOT circuits
- H03K19/21—EXCLUSIVE-OR circuits, i.e. giving output if input signal exists at only one input; COINCIDENCE circuits, i.e. giving output only if all input signals are identical
- H03K19/215—EXCLUSIVE-OR circuits, i.e. giving output if input signal exists at only one input; COINCIDENCE circuits, i.e. giving output only if all input signals are identical using field-effect transistors
Abstract
(57)【要約】
【課題】信号の回り込みの発生を抑止でき、消費電力を
低減することができ、併せて回路規模の削減、動作速度
の向上を図れる論理回路およびそれを用いた全加算器を
提供する。 【解決手段】論理「１」または「０」をとる第１の論理
信号Ａおよび第２の論理信号Ｂを受けて、第１の論理信
号Ａおよび第２の論理信号Ｂの排他的論理和を生成する
排他的論理和生成回路１２と、第１の論理信号Ａおよび
第２の論理信号Ｂを受けて、第１の論理信号Ａおよび第
２の論理信号Ｂの排他的論理和の双対信号を生成する双
対信号生成回路１１と、排他的論理和の出力レベルが論
理「０」のとき、双対信号の出力レベルを論理「１」の
レベルに強制的に設定し、双対信号の出力レベルが論理
「１」のとき、排他的論理和の出力レベルを論理「０」
のレベルに強制的に設定する補完回路１３とを設ける。
低減することができ、併せて回路規模の削減、動作速度
の向上を図れる論理回路およびそれを用いた全加算器を
提供する。 【解決手段】論理「１」または「０」をとる第１の論理
信号Ａおよび第２の論理信号Ｂを受けて、第１の論理信
号Ａおよび第２の論理信号Ｂの排他的論理和を生成する
排他的論理和生成回路１２と、第１の論理信号Ａおよび
第２の論理信号Ｂを受けて、第１の論理信号Ａおよび第
２の論理信号Ｂの排他的論理和の双対信号を生成する双
対信号生成回路１１と、排他的論理和の出力レベルが論
理「０」のとき、双対信号の出力レベルを論理「１」の
レベルに強制的に設定し、双対信号の出力レベルが論理
「１」のとき、排他的論理和の出力レベルを論理「０」
のレベルに強制的に設定する補完回路１３とを設ける。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体集積回路に
おける論理回路に係り、特に、排他的論理和（ＥＸＯＲ
＝Ａ（＋）Ｂ）と、その双対信号（ＥＸＮＯＲ＝Ａ＾
（＋）Ｂ）をほぼ同時に生成する論理回路と、それを利
用した全加算器に関するものである。
おける論理回路に係り、特に、排他的論理和（ＥＸＯＲ
＝Ａ（＋）Ｂ）と、その双対信号（ＥＸＮＯＲ＝Ａ＾
（＋）Ｂ）をほぼ同時に生成する論理回路と、それを利
用した全加算器に関するものである。
【０００２】
【従来の技術】８ｔｒ型ＥＸＯＲ，ＥＸＮＯＲ論理回路 従来より、そして現在でも、ＥＸＯＲ論理回路としては
図８に示すものが、ＥＸＮＯＲ論理回路としては図９に
示すものが一般によく用いられている（たとえば、Ｊｏ
ｈｎ Ｐ．Ｕｙｅｍｕｒａ、”ＣＭＯＳ ＬＯＧＩＣ
ＣＩＲＣＵＩＴＤＥＳＩＧＮ”Ｋｌｕｗｅｒ Ａｃａｄ
ｅｍｉｃ Ｐｕｂｌｉｓｈｅｒｓ，１９９９．ｐｐ．２
７４−ｐｐ．２７５，Ｆｉｇ．６．２１−６．２２ 参
照）。
図８に示すものが、ＥＸＮＯＲ論理回路としては図９に
示すものが一般によく用いられている（たとえば、Ｊｏ
ｈｎ Ｐ．Ｕｙｅｍｕｒａ、”ＣＭＯＳ ＬＯＧＩＣ
ＣＩＲＣＵＩＴＤＥＳＩＧＮ”Ｋｌｕｗｅｒ Ａｃａｄ
ｅｍｉｃ Ｐｕｂｌｉｓｈｅｒｓ，１９９９．ｐｐ．２
７４−ｐｐ．２７５，Ｆｉｇ．６．２１−６．２２ 参
照）。
【０００３】図８のＥＸＯＲ論理回路１は、２つのＣＭ
ＯＳトランスミッションゲートＴＭＧ１１，ＴＭＧ１
２、および２つのＣＭＯＳインバータＩＮＶ１１，ＩＮ
Ｖ１２からなり、総８個のトランジスタで構成される。
このＥＸＯＲ論理回路１では、論理信号Ａの入力端子Ｔ
IN11がインバータＩＮＶ１１の入力端子、トランスミッ
ションゲートＴＭＧ１１のｐチャネルＭＯＳ（ＰＭＯ
Ｓ）トランジスタのゲート、およびトランスミッション
ゲートＴＭＧ１２のｎチャネルＭＯＳ（ＮＭＯＳ）トラ
ンジスタのゲートに接続されている。インバータＩＮＶ
１１の出力端子がトランスミッションゲートＴＭＧ１１
のＮＭＯＳトランジスタのゲート、およびトランスミッ
ションゲートＴＭＧ１２のＰＭＯＳトランジスタのゲー
トに接続されている。また、論理信号Ｂの入力端子ＴIN
12がインバータＩＮＶ１２の入力端子、およびトランス
ミッションゲートＴＧＭ１１の一方の入出力端子に接続
され、インバータＩＮＶ１２の出力端子がトランスミッ
ションゲートＴＭＧ１２の一方の入出力端子に接続され
ている。そして、トランスミッションゲートＴＭＧ１
１，ＴＭＧ１２の他方の入出力端子が、排他的論理和Ａ
（＋）Ｂの出力端子ＴOT11に共通に接続されている。
ＯＳトランスミッションゲートＴＭＧ１１，ＴＭＧ１
２、および２つのＣＭＯＳインバータＩＮＶ１１，ＩＮ
Ｖ１２からなり、総８個のトランジスタで構成される。
このＥＸＯＲ論理回路１では、論理信号Ａの入力端子Ｔ
IN11がインバータＩＮＶ１１の入力端子、トランスミッ
ションゲートＴＭＧ１１のｐチャネルＭＯＳ（ＰＭＯ
Ｓ）トランジスタのゲート、およびトランスミッション
ゲートＴＭＧ１２のｎチャネルＭＯＳ（ＮＭＯＳ）トラ
ンジスタのゲートに接続されている。インバータＩＮＶ
１１の出力端子がトランスミッションゲートＴＭＧ１１
のＮＭＯＳトランジスタのゲート、およびトランスミッ
ションゲートＴＭＧ１２のＰＭＯＳトランジスタのゲー
トに接続されている。また、論理信号Ｂの入力端子ＴIN
12がインバータＩＮＶ１２の入力端子、およびトランス
ミッションゲートＴＧＭ１１の一方の入出力端子に接続
され、インバータＩＮＶ１２の出力端子がトランスミッ
ションゲートＴＭＧ１２の一方の入出力端子に接続され
ている。そして、トランスミッションゲートＴＭＧ１
１，ＴＭＧ１２の他方の入出力端子が、排他的論理和Ａ
（＋）Ｂの出力端子ＴOT11に共通に接続されている。
【０００４】同様に、図９のＥＸＮＯＲ論理回路２は、
２つのＣＭＯＳトランスミッションゲートＴＭＧ２１，
ＴＭＧ２２、および２つのＣＭＯＳインバータＩＮＶ２
１，ＩＮＶ２２からなり、総８個のトランジスタで構成
される。このＥＸＯＲ論理回路２では、論理信号Ａの入
力端子ＴIN21がインバータＩＮＶ２１の入力端子、トラ
ンスミッションゲートＴＭＧ２１のＰＭＯＳトランジス
タのゲート、およびトランスミッションゲートＴＭＧ２
２のＮＭＯＳトランジスタのゲートに接続されている。
インバータＩＮＶ２１の出力端子がトランスミッション
ゲートＴＭＧ２１のＮＭＯＳトランジスタのゲート、お
よびトランスミッションゲートＴＭＧ２２のＰＭＯＳト
ランジスタのゲートに接続されている。また、論理信号
Ｂの入力端子ＴIN22がインバータＩＮＶ２２の入力端
子、およびトランスミッションゲートＴＧＭ２２の一方
の入出力端子に接続され、インバータＩＮＶ２２の出力
端子がトランスミッションゲートＴＭＧ２１の一方の入
出力端子に接続されている。そして、トランスミッショ
ンゲートＴＭＧ２１，ＴＭＧ２２の他方の入出力端子
が、排他的論理和Ａ（＋）Ｂの双対信号Ａ＾（＋）Ｂの
出力端子ＴOT21に共通に接続されている。
２つのＣＭＯＳトランスミッションゲートＴＭＧ２１，
ＴＭＧ２２、および２つのＣＭＯＳインバータＩＮＶ２
１，ＩＮＶ２２からなり、総８個のトランジスタで構成
される。このＥＸＯＲ論理回路２では、論理信号Ａの入
力端子ＴIN21がインバータＩＮＶ２１の入力端子、トラ
ンスミッションゲートＴＭＧ２１のＰＭＯＳトランジス
タのゲート、およびトランスミッションゲートＴＭＧ２
２のＮＭＯＳトランジスタのゲートに接続されている。
インバータＩＮＶ２１の出力端子がトランスミッション
ゲートＴＭＧ２１のＮＭＯＳトランジスタのゲート、お
よびトランスミッションゲートＴＭＧ２２のＰＭＯＳト
ランジスタのゲートに接続されている。また、論理信号
Ｂの入力端子ＴIN22がインバータＩＮＶ２２の入力端
子、およびトランスミッションゲートＴＧＭ２２の一方
の入出力端子に接続され、インバータＩＮＶ２２の出力
端子がトランスミッションゲートＴＭＧ２１の一方の入
出力端子に接続されている。そして、トランスミッショ
ンゲートＴＭＧ２１，ＴＭＧ２２の他方の入出力端子
が、排他的論理和Ａ（＋）Ｂの双対信号Ａ＾（＋）Ｂの
出力端子ＴOT21に共通に接続されている。
【０００５】６ｔｒ型ＥＸＯＲ，ＥＸＮＯＲ論理回路 さらに、前記８ｔｒ型の改良として図１０および図１１
に示すような、６ｔｒ型ＥＸＯＲ，ＥＸＮＯＲ論理回路
がある（たとえば、Ｊｏｈｎ Ｐ．Ｕｙｅｍｕｒａ、”
ＣＭＯＳ ＬＯＧＩＣ ＣＩＲＣＵＩＴ ＤＥＳＩＧ
Ｎ”ＫｌｕｗｅｒＡｃａｄｅｍｉｃ Ｐｕｂｌｉｓｈｅ
ｒｓ，１９９９．ｐｐ．２７５，Ｆｉｇ．６．２３ 参
照）。
に示すような、６ｔｒ型ＥＸＯＲ，ＥＸＮＯＲ論理回路
がある（たとえば、Ｊｏｈｎ Ｐ．Ｕｙｅｍｕｒａ、”
ＣＭＯＳ ＬＯＧＩＣ ＣＩＲＣＵＩＴ ＤＥＳＩＧ
Ｎ”ＫｌｕｗｅｒＡｃａｄｅｍｉｃ Ｐｕｂｌｉｓｈｅ
ｒｓ，１９９９．ｐｐ．２７５，Ｆｉｇ．６．２３ 参
照）。
【０００６】図１０に示す６ｔｒ型ＥＸＯＲ回路３は、
ＰＭＯＳトランジスタＰＴ３１、ＮＭＯＳトランジスタ
ＮＴ３１、トランスミッションゲートＴＧＭ３１、およ
びインバータＩＮＶ３１からなり、総６個のトランジス
タで構成される。論理信号Ａの入力端子ＴIN31がＰＭＯ
ＳトランジスタＰＴ３１およびＮＭＯＳトランジスタＮ
Ｔ３１のゲート、並びにトランスミッションゲートＴＧ
Ｍ３１の一方の入出力端子に接続されている。論理信号
Ｂの入力端子ＴIN32がＰＭＯＳトランジスタＰＴ３１の
ソースおよびインバータＩＮＶ３１の入力端子に接続さ
れ、インバータＩＮＶ３１の出力端子がＮＭＯＳトラン
ジスタＮＴ３１のソースに接続されている。そして、Ｐ
ＭＯＳトランジスタＰＴ３１およびＮＭＯＳトランジス
タＮＴ３１のドレイン、並びにトランスミッションゲー
トＴＧＭ３１の他方の入出力端子が、排他的論理和Ａ
（＋）Ｂの出力端子ＴOT31に共通に接続されている。
ＰＭＯＳトランジスタＰＴ３１、ＮＭＯＳトランジスタ
ＮＴ３１、トランスミッションゲートＴＧＭ３１、およ
びインバータＩＮＶ３１からなり、総６個のトランジス
タで構成される。論理信号Ａの入力端子ＴIN31がＰＭＯ
ＳトランジスタＰＴ３１およびＮＭＯＳトランジスタＮ
Ｔ３１のゲート、並びにトランスミッションゲートＴＧ
Ｍ３１の一方の入出力端子に接続されている。論理信号
Ｂの入力端子ＴIN32がＰＭＯＳトランジスタＰＴ３１の
ソースおよびインバータＩＮＶ３１の入力端子に接続さ
れ、インバータＩＮＶ３１の出力端子がＮＭＯＳトラン
ジスタＮＴ３１のソースに接続されている。そして、Ｐ
ＭＯＳトランジスタＰＴ３１およびＮＭＯＳトランジス
タＮＴ３１のドレイン、並びにトランスミッションゲー
トＴＧＭ３１の他方の入出力端子が、排他的論理和Ａ
（＋）Ｂの出力端子ＴOT31に共通に接続されている。
【０００７】同様に、図１１に示す６ｔｒ型ＥＸＮＯＲ
回路４は、ＰＭＯＳトランジスタＰＴ４１、ＮＭＯＳト
ランジスタＮＴ４１、トランスミッションゲートＴＧＭ
４１、およびインバータＩＮＶ４１からなり、総６個の
トランジスタで構成される。論理信号Ａの入力端子ＴIN
41がＰＭＯＳトランジスタＰＴ４１およびＮＭＯＳトラ
ンジスタＮＴ４１のゲート、並びにトランスミッション
ゲートＴＧＭ４１の一方の入出力端子に接続されてい
る。論理信号Ｂの入力端子ＴIN42がＮＭＯＳトランジス
タＮＴ４１のソースおよびインバータＩＮＶ４１の入力
端子に接続され、インバータＩＮＶ４１の出力端子がＰ
ＭＯＳトランジスタＰＴ４１のソースに接続されてい
る。そして、ＰＭＯＳトランジスタＰＴ４１およびＮＭ
ＯＳトランジスタＮＴ４１のドレイン、並びにトランス
ミッションゲートＴＧＭ４１の他方の入出力端子が、排
他的論理和Ａ（＋）Ｂの双対信号Ａ＾（＋）Ｂの出力端
子ＴOT41に共通に接続されている。
回路４は、ＰＭＯＳトランジスタＰＴ４１、ＮＭＯＳト
ランジスタＮＴ４１、トランスミッションゲートＴＧＭ
４１、およびインバータＩＮＶ４１からなり、総６個の
トランジスタで構成される。論理信号Ａの入力端子ＴIN
41がＰＭＯＳトランジスタＰＴ４１およびＮＭＯＳトラ
ンジスタＮＴ４１のゲート、並びにトランスミッション
ゲートＴＧＭ４１の一方の入出力端子に接続されてい
る。論理信号Ｂの入力端子ＴIN42がＮＭＯＳトランジス
タＮＴ４１のソースおよびインバータＩＮＶ４１の入力
端子に接続され、インバータＩＮＶ４１の出力端子がＰ
ＭＯＳトランジスタＰＴ４１のソースに接続されてい
る。そして、ＰＭＯＳトランジスタＰＴ４１およびＮＭ
ＯＳトランジスタＮＴ４１のドレイン、並びにトランス
ミッションゲートＴＧＭ４１の他方の入出力端子が、排
他的論理和Ａ（＋）Ｂの双対信号Ａ＾（＋）Ｂの出力端
子ＴOT41に共通に接続されている。
【０００８】これらの６ｔｒ型ＥＸＯＲ論理回路３およ
びＥＸＮＯＲ論理回路４は、図８および図９に示す８ｔ
ｒ型論理回路よりトランジスタ数が２つ少なくなってお
り、前記８ｔｒ型のものと比べ面積効率、消費電力の点
で優れている。
びＥＸＮＯＲ論理回路４は、図８および図９に示す８ｔ
ｒ型論理回路よりトランジスタ数が２つ少なくなってお
り、前記８ｔｒ型のものと比べ面積効率、消費電力の点
で優れている。
【０００９】４ｔｒ型ＥＸＯＲ，ＥＸＮＯＲ論理回路 また、図１２および図１３に示すような、４つのトラン
ジスタで構成される４ｔｒ型ＥＸＯＲ，ＥＸＮＯＲ論理
回路がある（たとえば、Ｊｏｈｎ Ｐ．Ｕｙｅｍｕｒ
ａ、”ＣＭＯＳ ＬＯＧＩＣ ＣＩＲＣＵＩＴ ＤＥＳ
ＩＧＮ”Ｋｌｕｗｅｒ Ａｃａｄｅｍｉｃ Ｐｕｂｌｉ
ｓｈｅｒｓ，１９９９．ｐｐ．２５６，Ｆｉｇ．５．７
９ 参照）。
ジスタで構成される４ｔｒ型ＥＸＯＲ，ＥＸＮＯＲ論理
回路がある（たとえば、Ｊｏｈｎ Ｐ．Ｕｙｅｍｕｒ
ａ、”ＣＭＯＳ ＬＯＧＩＣ ＣＩＲＣＵＩＴ ＤＥＳ
ＩＧＮ”Ｋｌｕｗｅｒ Ａｃａｄｅｍｉｃ Ｐｕｂｌｉ
ｓｈｅｒｓ，１９９９．ｐｐ．２５６，Ｆｉｇ．５．７
９ 参照）。
【００１０】図１２に示す４ｔｒ型ＥＸＯＲ回路５は、
ＰＭＯＳトランジスタＰＴ５１，ＰＴ５２、およびＮＭ
ＯＳトランジスタＮＴ５１，ＮＴ５２からなり、総４個
のトランジスタで構成される。論理信号Ａの入力端子Ｔ
IN51と排他的論理和Ａ（＋）Ｂの出力端子ＴOT51との間
にＰＭＯＳトランジスタＰＴ５１が接続され、論理信号
Ｂの入力端子ＴIN52と出力端子ＴOT51との間にＰＭＯＳ
トランジスタＰＴ５２が接続されている。また、出力端
子ＴOT51と接地ＧＮＤとの間にＮＭＯＳトランジスタＮ
Ｔ５１，ＮＴ５２が直列に接続されている。そして、Ｐ
ＭＯＳトランジスタＰＴ５２のゲートおよびＮＭＯＳト
ランジスタＮＴ５１のゲートが入力端子ＴIN51に接続さ
れ、ＰＭＯＳトランジスタＰＴ５１のゲートおよびＮＭ
ＯＳトランジスタＮＴ５２のゲートが入力端子ＴIN52に
接続されている。
ＰＭＯＳトランジスタＰＴ５１，ＰＴ５２、およびＮＭ
ＯＳトランジスタＮＴ５１，ＮＴ５２からなり、総４個
のトランジスタで構成される。論理信号Ａの入力端子Ｔ
IN51と排他的論理和Ａ（＋）Ｂの出力端子ＴOT51との間
にＰＭＯＳトランジスタＰＴ５１が接続され、論理信号
Ｂの入力端子ＴIN52と出力端子ＴOT51との間にＰＭＯＳ
トランジスタＰＴ５２が接続されている。また、出力端
子ＴOT51と接地ＧＮＤとの間にＮＭＯＳトランジスタＮ
Ｔ５１，ＮＴ５２が直列に接続されている。そして、Ｐ
ＭＯＳトランジスタＰＴ５２のゲートおよびＮＭＯＳト
ランジスタＮＴ５１のゲートが入力端子ＴIN51に接続さ
れ、ＰＭＯＳトランジスタＰＴ５１のゲートおよびＮＭ
ＯＳトランジスタＮＴ５２のゲートが入力端子ＴIN52に
接続されている。
【００１１】同様に、図１３に示す４ｔｒ型ＥＸＮＯＲ
回路６は、ＰＭＯＳトランジスタＰＴ６１，ＰＴ６２、
およびＮＭＯＳトランジスタＮＴ６１，ＮＴ６２からな
り、総４個のトランジスタで構成される。論理信号Ａの
入力端子ＴIN61と排他的論理和Ａ（＋）Ｂの双対信号Ａ
＾（＋）Ｂの出力端子ＴOT61との間にＮＭＯＳトランジ
スタＮＴ６１が接続され、論理信号Ｂの入力端子ＴIN62
と出力端子ＴOT61との間にＮＭＯＳトランジスタＮＴ６
２が接続されている。また、電源電圧ＶDDの供給ライン
と出力端子ＴOT61との間にＰＭＯＳトランジスタＰＴ６
１，ＰＴ６２が直列に接続されている。そして、ＰＭＯ
ＳトランジスタＰＴ６２のゲートおよびＮＭＯＳトラン
ジスタＮＴ６２のゲートが入力端子ＴIN61に接続され、
ＰＭＯＳトランジスタＰＴ６１のゲートおよびＮＭＯＳ
トランジスタＮＴ６１のゲートが入力端子ＴIN62に接続
されている。
回路６は、ＰＭＯＳトランジスタＰＴ６１，ＰＴ６２、
およびＮＭＯＳトランジスタＮＴ６１，ＮＴ６２からな
り、総４個のトランジスタで構成される。論理信号Ａの
入力端子ＴIN61と排他的論理和Ａ（＋）Ｂの双対信号Ａ
＾（＋）Ｂの出力端子ＴOT61との間にＮＭＯＳトランジ
スタＮＴ６１が接続され、論理信号Ｂの入力端子ＴIN62
と出力端子ＴOT61との間にＮＭＯＳトランジスタＮＴ６
２が接続されている。また、電源電圧ＶDDの供給ライン
と出力端子ＴOT61との間にＰＭＯＳトランジスタＰＴ６
１，ＰＴ６２が直列に接続されている。そして、ＰＭＯ
ＳトランジスタＰＴ６２のゲートおよびＮＭＯＳトラン
ジスタＮＴ６２のゲートが入力端子ＴIN61に接続され、
ＰＭＯＳトランジスタＰＴ６１のゲートおよびＮＭＯＳ
トランジスタＮＴ６１のゲートが入力端子ＴIN62に接続
されている。
【００１２】
【発明が解決しようとする課題】ところで、集積回路中
の演算器で頻繁に使用される要素回路の一つに、全加算
器がある。
の演算器で頻繁に使用される要素回路の一つに、全加算
器がある。
【００１３】図１４は、全加算器の桁上げ信号ＣＯの生
成回路の構成例を示す回路図である。この桁上げ信号生
成回路７は、ＥＸＯＲ論理回路７１、トランスミッショ
ンゲートＴＧＭ７１，ＴＧＭ７２、およびインバータＩ
ＮＶ７１により構成されている。
成回路の構成例を示す回路図である。この桁上げ信号生
成回路７は、ＥＸＯＲ論理回路７１、トランスミッショ
ンゲートＴＧＭ７１，ＴＧＭ７２、およびインバータＩ
ＮＶ７１により構成されている。
【００１４】論理信号Ａの入力端子ＴIN71がＥＸＯＲ論
理回路７１の一方の入力端子およびトランスミッション
ゲートＴＧＭ７１の一方の入出力端子に接続され、論理
信号Ｂの入力端子ＴIN72がＥＸＯＲ論理回路７１の他方
の入力端子に接続されている。また、キャリー信号Ｃの
入力端子ＴIN73がトランスミッションゲートＴＧＭ７２
の一方の入出力端子に接続されている。また、ＥＸＯＲ
論理回路７１の出力端子がインバータＩＮＶ７１の入力
端子、トランスミッションゲートＴＭＧ７１のＰＭＯＳ
トランジスタのゲート、およびトランスミッションゲー
トＴＭＧ７２のＮＭＯＳトランジスタのゲートに接続さ
れている。インバータＩＮＶ７１の出力端子がトランス
ミッションゲートＴＭＧ７１のＮＭＯＳトランジスタの
ゲート、およびトランスミッションゲートＴＭＧ７２の
ＰＭＯＳトランジスタのゲートに接続されている。そし
て、トランスミッションゲートＴＭＧ７１，ＴＭＧ７２
の他方の入出力端子が、桁上げ信号ＣＯの出力端子ＴOT
71に共通に接続されている。
理回路７１の一方の入力端子およびトランスミッション
ゲートＴＧＭ７１の一方の入出力端子に接続され、論理
信号Ｂの入力端子ＴIN72がＥＸＯＲ論理回路７１の他方
の入力端子に接続されている。また、キャリー信号Ｃの
入力端子ＴIN73がトランスミッションゲートＴＧＭ７２
の一方の入出力端子に接続されている。また、ＥＸＯＲ
論理回路７１の出力端子がインバータＩＮＶ７１の入力
端子、トランスミッションゲートＴＭＧ７１のＰＭＯＳ
トランジスタのゲート、およびトランスミッションゲー
トＴＭＧ７２のＮＭＯＳトランジスタのゲートに接続さ
れている。インバータＩＮＶ７１の出力端子がトランス
ミッションゲートＴＭＧ７１のＮＭＯＳトランジスタの
ゲート、およびトランスミッションゲートＴＭＧ７２の
ＰＭＯＳトランジスタのゲートに接続されている。そし
て、トランスミッションゲートＴＭＧ７１，ＴＭＧ７２
の他方の入出力端子が、桁上げ信号ＣＯの出力端子ＴOT
71に共通に接続されている。
【００１５】教科書などに載っている桁上げ信号生成論
理は、ＣＯ＝Ａ・Ｂ＋Ｂ・Ｃ＋Ｃ・Ａであるが、和信号
Ｓ＝Ａ（＋）Ｂ（＋）Ｃの生成に必要となるＡ（＋）Ｂ
を共用し、ＣＯ＝（Ａ＾（＋）Ｂ）・Ａ＋（Ａ（＋）
Ｂ）・Ｃとして実現されることが一般的である（たとえ
ば、Ｊｏｈｎ Ｐ．Ｕｙｅｍｕｒａ、”ＣＭＯＳ ＬＯ
ＧＩＣ ＣＩＲＣＵＩＴ ＤＥＳＩＧＮ”Ｋｌｕｗｅｒ
Ａｃａｄｅｍｉｃ Ｐｕｂｌｉｓｈｅｒｓ，１９９
９．ｐｐ．２７６−ｐｐ．２７７，式（６．４５），Ｆ
ｉｇ．６．２５ 参照）。
理は、ＣＯ＝Ａ・Ｂ＋Ｂ・Ｃ＋Ｃ・Ａであるが、和信号
Ｓ＝Ａ（＋）Ｂ（＋）Ｃの生成に必要となるＡ（＋）Ｂ
を共用し、ＣＯ＝（Ａ＾（＋）Ｂ）・Ａ＋（Ａ（＋）
Ｂ）・Ｃとして実現されることが一般的である（たとえ
ば、Ｊｏｈｎ Ｐ．Ｕｙｅｍｕｒａ、”ＣＭＯＳ ＬＯ
ＧＩＣ ＣＩＲＣＵＩＴ ＤＥＳＩＧＮ”Ｋｌｕｗｅｒ
Ａｃａｄｅｍｉｃ Ｐｕｂｌｉｓｈｅｒｓ，１９９
９．ｐｐ．２７６−ｐｐ．２７７，式（６．４５），Ｆ
ｉｇ．６．２５ 参照）。
【００１６】桁上げ信号ＣＯの生成に必要なＡ＾（＋）
Ｂは、排他的論理和Ａ（＋）Ｂの反転で得られる。この
とき、インバータ１段の遅延によって、Ａ（＋）Ｂ、Ａ
＾（＋）Ｂの信号には位相差が生じる。この状況をより
一般化して表したものが図１５である。信号Ｓとその反
転信号＾Ｓには位相差があるため、２つの信号が交差す
る点は振幅の中央値上には存在しない。中央値よりも低
い電位に交差点がある時、論理回路的には、Ｓ１、＾Ｓ
の双方が論理値０であると見なされる。同様に、交差点
が中央値よりも高い電位にある時は、双方が１であると
見なされる。
Ｂは、排他的論理和Ａ（＋）Ｂの反転で得られる。この
とき、インバータ１段の遅延によって、Ａ（＋）Ｂ、Ａ
＾（＋）Ｂの信号には位相差が生じる。この状況をより
一般化して表したものが図１５である。信号Ｓとその反
転信号＾Ｓには位相差があるため、２つの信号が交差す
る点は振幅の中央値上には存在しない。中央値よりも低
い電位に交差点がある時、論理回路的には、Ｓ１、＾Ｓ
の双方が論理値０であると見なされる。同様に、交差点
が中央値よりも高い電位にある時は、双方が１であると
見なされる。
【００１７】このようなＳ＝＾Ｓという状況下において
は、２つのＣＭＯＳトランスミッションゲートで構成さ
れるセレクタが２つともオンになる。このとき、２つの
入力信号が互いに異なる場合、論理衝突が起こり、電気
的にはショートとなって電流が流れる。このような現象
は一般的に「信号の回り込み」として知られている。
は、２つのＣＭＯＳトランスミッションゲートで構成さ
れるセレクタが２つともオンになる。このとき、２つの
入力信号が互いに異なる場合、論理衝突が起こり、電気
的にはショートとなって電流が流れる。このような現象
は一般的に「信号の回り込み」として知られている。
【００１８】図１６および図１７は、従来の入力信号を
反転するインバータを有する８ｔｒ型、６ｔｒ型のＥＸ
ＯＲ論理回路とその出力をインバータ１段通した場合の
シミュレーション結果を示す図である。図から明らかな
ように、従来の８ｔｒ型、６ｔｒ型のＥＸＯＲ論理回路
では、２つの出力に位相差が生じており、交差点は振幅
の中央値にない。
反転するインバータを有する８ｔｒ型、６ｔｒ型のＥＸ
ＯＲ論理回路とその出力をインバータ１段通した場合の
シミュレーション結果を示す図である。図から明らかな
ように、従来の８ｔｒ型、６ｔｒ型のＥＸＯＲ論理回路
では、２つの出力に位相差が生じており、交差点は振幅
の中央値にない。
【００１９】また、４つのトランジスタで構成される４
ｔｒ型ＥＸＯＲ，ＥＸＮＯＲ論理回路は、一見すると、
前記６ｔｒ型の論理回路よりも優れていそうだが、実際
にはそうではない。
ｔｒ型ＥＸＯＲ，ＥＸＮＯＲ論理回路は、一見すると、
前記６ｔｒ型の論理回路よりも優れていそうだが、実際
にはそうではない。
【００２０】図１２において、Ａ＝０，Ｂ＝０のとき、
２つのＰＭＯＳトランジスタＰＴ５１，ＰＴ５２はオン
し、２つのＰＭＯＳトランジスタＰＴ５１，ＰＴ５２を
通して、論理電位’０’が出力に伝達される。しかし、
ＰＭＯＳトランジスタＰＴ５１，ＰＴ５２は論理電位’
０’を完全には伝えられず、ＰＭＯＳトランジスタのし
きい値分高くなった電位が出力に現れてしまう。
２つのＰＭＯＳトランジスタＰＴ５１，ＰＴ５２はオン
し、２つのＰＭＯＳトランジスタＰＴ５１，ＰＴ５２を
通して、論理電位’０’が出力に伝達される。しかし、
ＰＭＯＳトランジスタＰＴ５１，ＰＴ５２は論理電位’
０’を完全には伝えられず、ＰＭＯＳトランジスタのし
きい値分高くなった電位が出力に現れてしまう。
【００２１】一方、図１３において、Ａ＝１，Ｂ＝１の
とき、２つのＰＭＯＳトランジスタＰＴ６１，ＰＴ６２
はカットオフし、２つのＮＭＯＳトランジスタＮＴ６
１，ＮＴ６２はオンとなり、２つのＮＭＯＳトランジス
タＮＴ６１，ＮＴ６２を通して、論理電位’１’が出力
に伝達される。しかし、ＮＭＯＳトランジスタＮＴ６
１，ＮＴ６２は論理電位’１’を完全には伝えられず、
ＮＭＯＳトランジスタのしきい値分低くなった電位が出
力に現れてしまう。
とき、２つのＰＭＯＳトランジスタＰＴ６１，ＰＴ６２
はカットオフし、２つのＮＭＯＳトランジスタＮＴ６
１，ＮＴ６２はオンとなり、２つのＮＭＯＳトランジス
タＮＴ６１，ＮＴ６２を通して、論理電位’１’が出力
に伝達される。しかし、ＮＭＯＳトランジスタＮＴ６
１，ＮＴ６２は論理電位’１’を完全には伝えられず、
ＮＭＯＳトランジスタのしきい値分低くなった電位が出
力に現れてしまう。
【００２２】こうした不完全な論理電位の信号は低電圧
動作マージン、ノイズマージンに深刻な影響を及ぼす。
このため、実際には図１８および図１９に示すように電
位回復用のバッファとしてのインバータＩＮＶ５１，Ｉ
ＮＶ６１を設けて使用する必要がある。
動作マージン、ノイズマージンに深刻な影響を及ぼす。
このため、実際には図１８および図１９に示すように電
位回復用のバッファとしてのインバータＩＮＶ５１，Ｉ
ＮＶ６１を設けて使用する必要がある。
【００２３】本発明は、かかる事情に鑑みてなされたも
のであり、その目的は、信号の回り込みの発生を抑止で
き、消費電力を低減することができ、併せて回路規模の
削減、動作速度の向上を図れる論理回路およびそれを用
いた全加算器を提供することにある。
のであり、その目的は、信号の回り込みの発生を抑止で
き、消費電力を低減することができ、併せて回路規模の
削減、動作速度の向上を図れる論理回路およびそれを用
いた全加算器を提供することにある。
【００２４】
【課題を解決するための手段】上記目的を達成するた
め、本発明の論理回路は、第１または第２のレベルをと
る第１の論理信号および第２の論理信号を受けて、当該
第１の論理信号および第２の論理信号の排他的論理和を
生成する排他的論理和生成回路と、第１または第２のレ
ベルをとる第１の論理信号および第２の論理信号を受け
て、当該第１の論理信号および第２の論理信号の排他的
論理和の双対信号を生成する双対信号生成回路と、上記
排他的論理和の出力レベルが第２のレベルのとき、上記
双対信号の出力レベルを第１のレベルに強制的に設定す
る補完回路とを有する。
め、本発明の論理回路は、第１または第２のレベルをと
る第１の論理信号および第２の論理信号を受けて、当該
第１の論理信号および第２の論理信号の排他的論理和を
生成する排他的論理和生成回路と、第１または第２のレ
ベルをとる第１の論理信号および第２の論理信号を受け
て、当該第１の論理信号および第２の論理信号の排他的
論理和の双対信号を生成する双対信号生成回路と、上記
排他的論理和の出力レベルが第２のレベルのとき、上記
双対信号の出力レベルを第１のレベルに強制的に設定す
る補完回路とを有する。
【００２５】また、本発明の論理回路は、第１または第
２のレベルをとる第１の論理信号および第２の論理信号
を受けて、当該第１の論理信号および第２の論理信号の
排他的論理和を生成する排他的論理和生成回路と、第１
または第２のレベルをとる第１の論理信号および第２の
論理信号を受けて、当該第１の論理信号および第２の論
理信号の排他的論理和の双対信号を生成する双対信号生
成回路と、上記双対信号の出力レベルが第１のレベルの
とき、上記排他的論理和の出力レベルを第２のレベルに
強制的に設定する補完回路とを有する。
２のレベルをとる第１の論理信号および第２の論理信号
を受けて、当該第１の論理信号および第２の論理信号の
排他的論理和を生成する排他的論理和生成回路と、第１
または第２のレベルをとる第１の論理信号および第２の
論理信号を受けて、当該第１の論理信号および第２の論
理信号の排他的論理和の双対信号を生成する双対信号生
成回路と、上記双対信号の出力レベルが第１のレベルの
とき、上記排他的論理和の出力レベルを第２のレベルに
強制的に設定する補完回路とを有する。
【００２６】また、本発明の論理回路は、第１または第
２のレベルをとる第１の論理信号および第２の論理信号
を受けて、当該第１の論理信号および第２の論理信号の
排他的論理和を生成する排他的論理和生成回路と、第１
または第２のレベルをとる第１の論理信号および第２の
論理信号を受けて、当該第１の論理信号および第２の論
理信号の排他的論理和の双対信号を生成する双対信号生
成回路と、上記排他的論理和の出力レベルが第２のレベ
ルのとき、上記双対信号の出力レベルを第１のレベルに
強制的に設定し、上記双対信号の出力レベルが第１のレ
ベルのとき、上記排他的論理和の出力レベルを第２のレ
ベルに強制的に設定する補完回路とを有する。
２のレベルをとる第１の論理信号および第２の論理信号
を受けて、当該第１の論理信号および第２の論理信号の
排他的論理和を生成する排他的論理和生成回路と、第１
または第２のレベルをとる第１の論理信号および第２の
論理信号を受けて、当該第１の論理信号および第２の論
理信号の排他的論理和の双対信号を生成する双対信号生
成回路と、上記排他的論理和の出力レベルが第２のレベ
ルのとき、上記双対信号の出力レベルを第１のレベルに
強制的に設定し、上記双対信号の出力レベルが第１のレ
ベルのとき、上記排他的論理和の出力レベルを第２のレ
ベルに強制的に設定する補完回路とを有する。
【００２７】また、本発明の論理回路は、第１または第
２のレベルをとる第１の論理信号が入力される第１の入
力端子と、第１または第２のレベルをとる第２の論理信
号が入力される第２の入力端子と、排他的論理和を出力
するための第１の出力端子と、上記排他的論理和の双対
信号を出力するための第２の出力端子と、上記第１のレ
ベル用電源電位と上記第２の出力端子間に直列に接続さ
れ、制御端子へ第２のレベルの信号が供給されるとオン
し、第１のレベルの信号が供給されるとカットオフする
第１導電型の第１および第２のトランジスタと、上記第
１の入力端子と上記第２の出力端子間に接続され、制御
端子へ第１のレベルの信号が供給されるとオンし、第２
のレベルの信号が供給されるとカットオフする第２導電
型の第１のトランジスタと、上記第２の入力端子と上記
第２の出力端子間に接続され、制御端子へ第１のレベル
の信号が供給されるとオンし、第２のレベルの信号が供
給されるとカットオフする第２導電型の第２のトランジ
スタとを有する双対信号生成回路と、上記第１の入力端
子と上記第１の出力端子間に接続され、制御端子へ第２
のレベルの信号が供給されるとオンし、第１のレベルの
信号が供給されるとカットオフする第１導電型の第３の
トランジスタと、上記第２の入力端子と上記第１の出力
端子間に接続され、制御端子へ第２のレベルの信号が供
給されるとオンし、第１のレベルの信号が供給されると
カットオフする第１導電型の第４のトランジスタと、上
記第２のレベル用電源電位と上記第１の出力端子間に直
列に接続され、制御端子へ第１のレベルの信号が供給さ
れるとオンし、第２のレベルの信号が供給されるとカッ
トオフする第２導電型の第３および第４のトランジスタ
とを有する排他的論理和生成回路と、上記第１のレベル
用電源電位と上記第２の出力端子間に直列に接続され、
制御端子へ第２のレベルの信号が供給されるとオンし、
第１のレベルの信号が供給されるとカットオフする第１
導電型の第５のトランジスタと、上記第２のレベル用電
源電位と上記第１の出力端子間に直列に接続され、制御
端子へ第１のレベルの信号が供給されるとオンし、第２
のレベルの信号が供給されるとカットオフする第２導電
型の第５のトランジスタとを有する補完回路と、を有
し、上記第１導電型の第２および第４のトランジスタ、
並びに第２導電型の第２および第３のトランジスタの各
制御端子が上記第１の入力端子に接続され、上記第１導
電型の第１および第３のトランジスタ、並びに第２導電
型の第１および第４のトランジスタの各制御端子が上記
第２の入力端子に接続され、上記第１導電型の第５のト
ランジスタの制御端子が上記第１の出力端子に接続さ
れ、上記第２導電型の第５のトランジスタの制御端子が
上記第２の出力端子に接続されている。
２のレベルをとる第１の論理信号が入力される第１の入
力端子と、第１または第２のレベルをとる第２の論理信
号が入力される第２の入力端子と、排他的論理和を出力
するための第１の出力端子と、上記排他的論理和の双対
信号を出力するための第２の出力端子と、上記第１のレ
ベル用電源電位と上記第２の出力端子間に直列に接続さ
れ、制御端子へ第２のレベルの信号が供給されるとオン
し、第１のレベルの信号が供給されるとカットオフする
第１導電型の第１および第２のトランジスタと、上記第
１の入力端子と上記第２の出力端子間に接続され、制御
端子へ第１のレベルの信号が供給されるとオンし、第２
のレベルの信号が供給されるとカットオフする第２導電
型の第１のトランジスタと、上記第２の入力端子と上記
第２の出力端子間に接続され、制御端子へ第１のレベル
の信号が供給されるとオンし、第２のレベルの信号が供
給されるとカットオフする第２導電型の第２のトランジ
スタとを有する双対信号生成回路と、上記第１の入力端
子と上記第１の出力端子間に接続され、制御端子へ第２
のレベルの信号が供給されるとオンし、第１のレベルの
信号が供給されるとカットオフする第１導電型の第３の
トランジスタと、上記第２の入力端子と上記第１の出力
端子間に接続され、制御端子へ第２のレベルの信号が供
給されるとオンし、第１のレベルの信号が供給されると
カットオフする第１導電型の第４のトランジスタと、上
記第２のレベル用電源電位と上記第１の出力端子間に直
列に接続され、制御端子へ第１のレベルの信号が供給さ
れるとオンし、第２のレベルの信号が供給されるとカッ
トオフする第２導電型の第３および第４のトランジスタ
とを有する排他的論理和生成回路と、上記第１のレベル
用電源電位と上記第２の出力端子間に直列に接続され、
制御端子へ第２のレベルの信号が供給されるとオンし、
第１のレベルの信号が供給されるとカットオフする第１
導電型の第５のトランジスタと、上記第２のレベル用電
源電位と上記第１の出力端子間に直列に接続され、制御
端子へ第１のレベルの信号が供給されるとオンし、第２
のレベルの信号が供給されるとカットオフする第２導電
型の第５のトランジスタとを有する補完回路と、を有
し、上記第１導電型の第２および第４のトランジスタ、
並びに第２導電型の第２および第３のトランジスタの各
制御端子が上記第１の入力端子に接続され、上記第１導
電型の第１および第３のトランジスタ、並びに第２導電
型の第１および第４のトランジスタの各制御端子が上記
第２の入力端子に接続され、上記第１導電型の第５のト
ランジスタの制御端子が上記第１の出力端子に接続さ
れ、上記第２導電型の第５のトランジスタの制御端子が
上記第２の出力端子に接続されている。
【００２８】また、本発明の全加算器は、第１または第
２のレベルをとる第１の論理信号および第２の論理信号
を受けて、当該第１の論理信号および第２の論理信号の
排他的論理和を生成する排他的論理和生成回路と、第１
または第２のレベルをとる第１の論理信号および第２の
論理信号を受けて、当該第１の論理信号および第２の論
理信号の排他的論理和の双対信号を生成する双対信号生
成回路と、上記排他的論理和の出力レベルが第２のレベ
ルのとき、上記双対信号の出力レベルを第１のレベルに
強制的に設定する補完回路とを有する論理回路と、上記
論理回路の排他的論理和出力および双対信号出力に基づ
いて和信号を生成する和信号生成回路と、上記論理回路
の排他的論理和出力および双対信号出力に基づいて上記
第１の論理信号またはキャリー信号を選択して桁上げ信
号を生成する桁上げ信号生成回路とを有する。
２のレベルをとる第１の論理信号および第２の論理信号
を受けて、当該第１の論理信号および第２の論理信号の
排他的論理和を生成する排他的論理和生成回路と、第１
または第２のレベルをとる第１の論理信号および第２の
論理信号を受けて、当該第１の論理信号および第２の論
理信号の排他的論理和の双対信号を生成する双対信号生
成回路と、上記排他的論理和の出力レベルが第２のレベ
ルのとき、上記双対信号の出力レベルを第１のレベルに
強制的に設定する補完回路とを有する論理回路と、上記
論理回路の排他的論理和出力および双対信号出力に基づ
いて和信号を生成する和信号生成回路と、上記論理回路
の排他的論理和出力および双対信号出力に基づいて上記
第１の論理信号またはキャリー信号を選択して桁上げ信
号を生成する桁上げ信号生成回路とを有する。
【００２９】また、本発明の全加算器は、第１または第
２のレベルをとる第１の論理信号および第２の論理信号
を受けて、当該第１の論理信号および第２の論理信号の
排他的論理和を生成する排他的論理和生成回路と、第１
または第２のレベルをとる第１の論理信号および第２の
論理信号を受けて、当該第１の論理信号および第２の論
理信号の排他的論理和の双対信号を生成する双対信号生
成回路と、上記双対信号の出力レベルが第１のレベルの
とき、上記排他的論理和の出力レベルを第２のレベルに
強制的に設定する補完回路とを有する論理回路と、上記
論理回路の排他的論理和出力および双対信号出力に基づ
いて和信号を生成する和信号生成回路と、上記論理回路
の排他的論理和出力および双対信号出力に基づいて上記
第１の論理信号またはキャリー信号を選択して桁上げ信
号を生成する桁上げ信号生成回路とを有する。
２のレベルをとる第１の論理信号および第２の論理信号
を受けて、当該第１の論理信号および第２の論理信号の
排他的論理和を生成する排他的論理和生成回路と、第１
または第２のレベルをとる第１の論理信号および第２の
論理信号を受けて、当該第１の論理信号および第２の論
理信号の排他的論理和の双対信号を生成する双対信号生
成回路と、上記双対信号の出力レベルが第１のレベルの
とき、上記排他的論理和の出力レベルを第２のレベルに
強制的に設定する補完回路とを有する論理回路と、上記
論理回路の排他的論理和出力および双対信号出力に基づ
いて和信号を生成する和信号生成回路と、上記論理回路
の排他的論理和出力および双対信号出力に基づいて上記
第１の論理信号またはキャリー信号を選択して桁上げ信
号を生成する桁上げ信号生成回路とを有する。
【００３０】また、本発明の全加算器は、第１または第
２のレベルをとる第１の論理信号および第２の論理信号
を受けて、当該第１の論理信号および第２の論理信号の
排他的論理和を生成する排他的論理和生成回路と、第１
または第２のレベルをとる第１の論理信号および第２の
論理信号を受けて、当該第１の論理信号および第２の論
理信号の排他的論理和の双対信号を生成する双対信号生
成回路と、上記排他的論理和の出力レベルが第２のレベ
ルのとき、上記双対信号の出力レベルを第１のレベルに
強制的に設定し、上記双対信号の出力レベルが第１のレ
ベルのとき、上記排他的論理和の出力レベルを第２のレ
ベルに強制的に設定する補完回路とを有する論理回路
と、上記論理回路の排他的論理和出力および双対信号出
力に基づいて和信号を生成する和信号生成回路と、上記
論理回路の排他的論理和出力および双対信号出力に基づ
いて上記第１の論理信号またはキャリー信号を選択して
桁上げ信号を生成する桁上げ信号生成回路とを有する。
２のレベルをとる第１の論理信号および第２の論理信号
を受けて、当該第１の論理信号および第２の論理信号の
排他的論理和を生成する排他的論理和生成回路と、第１
または第２のレベルをとる第１の論理信号および第２の
論理信号を受けて、当該第１の論理信号および第２の論
理信号の排他的論理和の双対信号を生成する双対信号生
成回路と、上記排他的論理和の出力レベルが第２のレベ
ルのとき、上記双対信号の出力レベルを第１のレベルに
強制的に設定し、上記双対信号の出力レベルが第１のレ
ベルのとき、上記排他的論理和の出力レベルを第２のレ
ベルに強制的に設定する補完回路とを有する論理回路
と、上記論理回路の排他的論理和出力および双対信号出
力に基づいて和信号を生成する和信号生成回路と、上記
論理回路の排他的論理和出力および双対信号出力に基づ
いて上記第１の論理信号またはキャリー信号を選択して
桁上げ信号を生成する桁上げ信号生成回路とを有する。
【００３１】また、本発明の全加算器は、第１または第
２のレベルをとる第１の論理信号が入力される第１の入
力端子と、第１または第２のレベルをとる第２の論理信
号が入力される第２の入力端子と、排他的論理和を出力
するための第１の出力端子と、上記排他的論理和の双対
信号を出力するための第２の出力端子と、上記第１のレ
ベル用電源電位と上記第２の出力端子間に直列に接続さ
れ、制御端子へ第２のレベルの信号が供給されるとオン
し、第１のレベルの信号が供給されるとカットオフする
第１導電型の第１および第２のトランジスタと、上記第
１の入力端子と上記第２の出力端子間に接続され、制御
端子へ第１のレベルの信号が供給されるとオンし、第２
のレベルの信号が供給されるとカットオフする第２導電
型の第１のトランジスタと、上記第２の入力端子と上記
第２の出力端子間に接続され、制御端子へ第１のレベル
の信号が供給されるとオンし、第２のレベルの信号が供
給されるとカットオフする第２導電型の第２のトランジ
スタとを有する双対信号生成回路と、上記第１の入力端
子と上記第１の出力端子間に接続され、制御端子へ第２
のレベルの信号が供給されるとオンし、第１のレベルの
信号が供給されるとカットオフする第１導電型の第３の
トランジスタと、上記第２の入力端子と上記第１の出力
端子間に接続され、制御端子へ第２のレベルの信号が供
給されるとオンし、第１のレベルの信号が供給されると
カットオフする第１導電型の第４のトランジスタと、上
記第２のレベル用電源電位と上記第１の出力端子間に直
列に接続され、制御端子へ第１のレベルの信号が供給さ
れるとオンし、第２のレベルの信号が供給されるとカッ
トオフする第２導電型の第３および第４のトランジスタ
とを有する排他的論理和生成回路と、上記第１のレベル
用電源電位と上記第２の出力端子間に直列に接続され、
制御端子へ第２のレベルの信号が供給されるとオンし、
第１のレベルの信号が供給されるとカットオフする第１
導電型の第５のトランジスタと、上記第２のレベル用電
源電位と上記第１の出力端子間に直列に接続され、制御
端子へ第１のレベルの信号が供給されるとオンし、第２
のレベルの信号が供給されるとカットオフする第２導電
型の第５のトランジスタとを有する補完回路と、を有
し、上記第１導電型の第２および第４のトランジスタ、
並びに第２導電型の第２および第３のトランジスタの各
制御端子が上記第１の入力端子に接続され、上記第１導
電型の第１および第３のトランジスタ、並びに第２導電
型の第１および第４のトランジスタの各制御端子が上記
第２の入力端子に接続され、上記第１導電型の第５のト
ランジスタの制御端子が上記第１の出力端子に接続さ
れ、上記第２導電型の第５のトランジスタの制御端子が
上記第２の出力端子に接続されている論理回路と、上記
論理回路の排他的論理和出力および双対信号出力に基づ
いて和信号を生成する和信号生成回路と、上記論理回路
の排他的論理和出力および双対信号出力に基づいて上記
第１の論理信号またはキャリー信号を選択して桁上げ信
号を生成する桁上げ信号生成回路とを有する。
２のレベルをとる第１の論理信号が入力される第１の入
力端子と、第１または第２のレベルをとる第２の論理信
号が入力される第２の入力端子と、排他的論理和を出力
するための第１の出力端子と、上記排他的論理和の双対
信号を出力するための第２の出力端子と、上記第１のレ
ベル用電源電位と上記第２の出力端子間に直列に接続さ
れ、制御端子へ第２のレベルの信号が供給されるとオン
し、第１のレベルの信号が供給されるとカットオフする
第１導電型の第１および第２のトランジスタと、上記第
１の入力端子と上記第２の出力端子間に接続され、制御
端子へ第１のレベルの信号が供給されるとオンし、第２
のレベルの信号が供給されるとカットオフする第２導電
型の第１のトランジスタと、上記第２の入力端子と上記
第２の出力端子間に接続され、制御端子へ第１のレベル
の信号が供給されるとオンし、第２のレベルの信号が供
給されるとカットオフする第２導電型の第２のトランジ
スタとを有する双対信号生成回路と、上記第１の入力端
子と上記第１の出力端子間に接続され、制御端子へ第２
のレベルの信号が供給されるとオンし、第１のレベルの
信号が供給されるとカットオフする第１導電型の第３の
トランジスタと、上記第２の入力端子と上記第１の出力
端子間に接続され、制御端子へ第２のレベルの信号が供
給されるとオンし、第１のレベルの信号が供給されると
カットオフする第１導電型の第４のトランジスタと、上
記第２のレベル用電源電位と上記第１の出力端子間に直
列に接続され、制御端子へ第１のレベルの信号が供給さ
れるとオンし、第２のレベルの信号が供給されるとカッ
トオフする第２導電型の第３および第４のトランジスタ
とを有する排他的論理和生成回路と、上記第１のレベル
用電源電位と上記第２の出力端子間に直列に接続され、
制御端子へ第２のレベルの信号が供給されるとオンし、
第１のレベルの信号が供給されるとカットオフする第１
導電型の第５のトランジスタと、上記第２のレベル用電
源電位と上記第１の出力端子間に直列に接続され、制御
端子へ第１のレベルの信号が供給されるとオンし、第２
のレベルの信号が供給されるとカットオフする第２導電
型の第５のトランジスタとを有する補完回路と、を有
し、上記第１導電型の第２および第４のトランジスタ、
並びに第２導電型の第２および第３のトランジスタの各
制御端子が上記第１の入力端子に接続され、上記第１導
電型の第１および第３のトランジスタ、並びに第２導電
型の第１および第４のトランジスタの各制御端子が上記
第２の入力端子に接続され、上記第１導電型の第５のト
ランジスタの制御端子が上記第１の出力端子に接続さ
れ、上記第２導電型の第５のトランジスタの制御端子が
上記第２の出力端子に接続されている論理回路と、上記
論理回路の排他的論理和出力および双対信号出力に基づ
いて和信号を生成する和信号生成回路と、上記論理回路
の排他的論理和出力および双対信号出力に基づいて上記
第１の論理信号またはキャリー信号を選択して桁上げ信
号を生成する桁上げ信号生成回路とを有する。
【００３２】また、本発明では、上記第１導電型の第
１、第２、第３、第４、および第５のトランジスタはｐ
チャネルの電界効果トランジスタであり、上記第２導電
型の第１、第２、第３、第４、および第５のトランジス
タはｎチャネルの電界効果トランジスタである。
１、第２、第３、第４、および第５のトランジスタはｐ
チャネルの電界効果トランジスタであり、上記第２導電
型の第１、第２、第３、第４、および第５のトランジス
タはｎチャネルの電界効果トランジスタである。
【００３３】本発明の論理回路によれば、２つの第１お
よび第２の入力論理信号Ａ、Ｂの反転を生成することな
しに、排他的論理和（ＥＸＯＲ＝Ａ（＋）Ｂ）と、その
双対信号（ＥＸＮＯＲ＝Ａ〜（＋）Ｂ）が略同時に生成
される。このとき、たとえば入力信号のレベルに応じて
補完回路により、排他的論理和の出力レベルが第２のレ
ベルのときは、双対信号の出力レベルが第１のレベルに
強制的に設定される。また、双対信号の出力レベルが第
１のレベルのときは、排他的論理和の出力レベルが第２
のレベルに強制的に設定される。
よび第２の入力論理信号Ａ、Ｂの反転を生成することな
しに、排他的論理和（ＥＸＯＲ＝Ａ（＋）Ｂ）と、その
双対信号（ＥＸＮＯＲ＝Ａ〜（＋）Ｂ）が略同時に生成
される。このとき、たとえば入力信号のレベルに応じて
補完回路により、排他的論理和の出力レベルが第２のレ
ベルのときは、双対信号の出力レベルが第１のレベルに
強制的に設定される。また、双対信号の出力レベルが第
１のレベルのときは、排他的論理和の出力レベルが第２
のレベルに強制的に設定される。
【００３４】また、本発明の全加算器によれば、論理回
路で双対信号が生成されて桁上げ信号生成回路に供給さ
れる。したがって、従来回路のように論理を反転させる
ためのインバータが不要である。その結果、信号の回り
込みの発生が抑止される。
路で双対信号が生成されて桁上げ信号生成回路に供給さ
れる。したがって、従来回路のように論理を反転させる
ためのインバータが不要である。その結果、信号の回り
込みの発生が抑止される。
【００３５】
【発明の実施の形態】図１は、本発明に係るＥＸＯＲ／
ＥＸＮＯＲ論理回路の一実施形態を示す回路図である。
ＥＸＮＯＲ論理回路の一実施形態を示す回路図である。
【００３６】このＥＸＯＲ／ＥＸＮＯＲ論理回路１０
は、第１導電型（ｐチャネル）の第１〜第５のトランジ
スタとしてのＰＭＯＳトランジスタＰＴ１０１〜ＰＴ１
０５、第２導電型（ｎチャネル）の第１〜第５のトラン
ジスタとしてのＮＭＯＳトランジスタＮＴ１０１〜ＮＴ
１０５、第１の論理信号Ａ用第１の入力端子ＴIN101 、
第２の論理信号Ｂ用第２の入力端子ＴIN102 、排他的論
理和Ａ（＋）Ｂ用第１のの出力端子ＴＦOT101 、および
排他的論理和Ａ（＋）Ｂの双対信号Ａ＾（＋）Ｂ用第２
の出力端子ＴOT102 を有している。これらの構成要素の
うち、ＰＭＯＳトランジスタＰＴ１０１，ＰＴ１０２、
およびＮＭＯＳトランジスタＮＴ１０１，ＮＴ１０２に
より双対信号生成回路１１が構成され、ＰＭＯＳトラン
ジスタＰＴ１０３，ＰＴ１０４、およびＮＭＯＳトラン
ジスタＮＴ１０３，ＮＴ１０４により排他的論理和回路
１２が構成され、ＰＭＯＳトランジスタＰＴ１０５、お
よびＮＭＯＳトランジスタＮＴ１０５により補完回路１
３が構成されている。
は、第１導電型（ｐチャネル）の第１〜第５のトランジ
スタとしてのＰＭＯＳトランジスタＰＴ１０１〜ＰＴ１
０５、第２導電型（ｎチャネル）の第１〜第５のトラン
ジスタとしてのＮＭＯＳトランジスタＮＴ１０１〜ＮＴ
１０５、第１の論理信号Ａ用第１の入力端子ＴIN101 、
第２の論理信号Ｂ用第２の入力端子ＴIN102 、排他的論
理和Ａ（＋）Ｂ用第１のの出力端子ＴＦOT101 、および
排他的論理和Ａ（＋）Ｂの双対信号Ａ＾（＋）Ｂ用第２
の出力端子ＴOT102 を有している。これらの構成要素の
うち、ＰＭＯＳトランジスタＰＴ１０１，ＰＴ１０２、
およびＮＭＯＳトランジスタＮＴ１０１，ＮＴ１０２に
より双対信号生成回路１１が構成され、ＰＭＯＳトラン
ジスタＰＴ１０３，ＰＴ１０４、およびＮＭＯＳトラン
ジスタＮＴ１０３，ＮＴ１０４により排他的論理和回路
１２が構成され、ＰＭＯＳトランジスタＰＴ１０５、お
よびＮＭＯＳトランジスタＮＴ１０５により補完回路１
３が構成されている。
【００３７】このように、本発明に係るＥＸＯＲ／ＥＸ
ＮＯＲ論理回路１０は、ＰＭＯトランジスタＰＴ１０１
〜ＰＴ１０５、およびＮＭＯＳトランジスタＮＴ１０１
〜１０５の１０個のトランジスタを主構成要素とし、従
来の８ｔｒ，６ｔｒ型論理回路に見られた入力信号を反
転するインバータは存在しない。
ＮＯＲ論理回路１０は、ＰＭＯトランジスタＰＴ１０１
〜ＰＴ１０５、およびＮＭＯＳトランジスタＮＴ１０１
〜１０５の１０個のトランジスタを主構成要素とし、従
来の８ｔｒ，６ｔｒ型論理回路に見られた入力信号を反
転するインバータは存在しない。
【００３８】論理信号Ａの入力端子ＴIN101 と排他的論
理和Ａ（＋）Ｂの出力端子ＴOT101との間にＰＭＯＳト
ランジスタＰＴ１０３が接続され、論理信号Ｂの入力端
子ＴIN102 と出力端子ＴOT101 との間にＰＭＯＳトラン
ジスタＰＴ１０４が接続されている。論理信号Ａの入力
端子ＴIN101 と排他的論理和Ａ（＋）Ｂの双対信号Ａ＾
（＋）Ｂの出力端子ＴOT102 との間にＮＭＯＳトランジ
スタＮＴ１０１が接続され、論理信号Ｂの入力端子ＴIN
102 と出力端子ＴOT102 との間にＮＭＯＳトランジスタ
ＮＴ１０２が接続されている。また、電源電圧ＶDDの供
給ラインと出力端子ＴOT102 との間にＰＭＯＳトランジ
スタＰＴ１０１，ＰＴ１０２が直列に接続され、また、
これに並列に電源電圧ＶDDの供給ラインと出力端子ＴOT
102 との間にＰＭＯＳトランジスタＰＴ１０５が接続さ
れている。また、出力端子ＴOT101 と接地ＧＮＤとの間
にＮＭＯＳトランジスタＮＴ１０３，ＮＴ１０４が直列
に接続され、また、これに並列に出力端子ＴOT101 と接
地ＧＮＤとの間にＮＭＯＳトランジスタＮＴ１０５が接
続されている。そして、ＰＭＯＳトランジスタＰＴ１０
２，ＰＴ１０４の各ゲートおよびＮＭＯＳトランジスタ
ＮＴ１０２，ＮＴ１０３の各ゲートが入力端子ＴIN101
に接続され、ＰＭＯＳトランジスタＰＴ１０１，ＰＴ１
０３の各ゲートおよびＮＭＯＳトランジスタＮＴ１０
１，１０４の各ゲートが入力端子ＴIN102 に接続されて
いる。また、ＰＭＯＳトランジスタＰＴ１０５のゲート
が出力端子ＴOT101 に接続され、ＮＭＯＳトランジスタ
ＮＴ１０５のゲートが出力端子ＴOT102 に接続されてい
る。
理和Ａ（＋）Ｂの出力端子ＴOT101との間にＰＭＯＳト
ランジスタＰＴ１０３が接続され、論理信号Ｂの入力端
子ＴIN102 と出力端子ＴOT101 との間にＰＭＯＳトラン
ジスタＰＴ１０４が接続されている。論理信号Ａの入力
端子ＴIN101 と排他的論理和Ａ（＋）Ｂの双対信号Ａ＾
（＋）Ｂの出力端子ＴOT102 との間にＮＭＯＳトランジ
スタＮＴ１０１が接続され、論理信号Ｂの入力端子ＴIN
102 と出力端子ＴOT102 との間にＮＭＯＳトランジスタ
ＮＴ１０２が接続されている。また、電源電圧ＶDDの供
給ラインと出力端子ＴOT102 との間にＰＭＯＳトランジ
スタＰＴ１０１，ＰＴ１０２が直列に接続され、また、
これに並列に電源電圧ＶDDの供給ラインと出力端子ＴOT
102 との間にＰＭＯＳトランジスタＰＴ１０５が接続さ
れている。また、出力端子ＴOT101 と接地ＧＮＤとの間
にＮＭＯＳトランジスタＮＴ１０３，ＮＴ１０４が直列
に接続され、また、これに並列に出力端子ＴOT101 と接
地ＧＮＤとの間にＮＭＯＳトランジスタＮＴ１０５が接
続されている。そして、ＰＭＯＳトランジスタＰＴ１０
２，ＰＴ１０４の各ゲートおよびＮＭＯＳトランジスタ
ＮＴ１０２，ＮＴ１０３の各ゲートが入力端子ＴIN101
に接続され、ＰＭＯＳトランジスタＰＴ１０１，ＰＴ１
０３の各ゲートおよびＮＭＯＳトランジスタＮＴ１０
１，１０４の各ゲートが入力端子ＴIN102 に接続されて
いる。また、ＰＭＯＳトランジスタＰＴ１０５のゲート
が出力端子ＴOT101 に接続され、ＮＭＯＳトランジスタ
ＮＴ１０５のゲートが出力端子ＴOT102 に接続されてい
る。
【００３９】次に、上記構成による動作を、図２〜図５
に関連付けて説明する。図２は論理信号Ａ＝０，Ｂ＝０
の場合、図３はＡ＝０，Ｂ＝１の場合、図４はＡ＝１，
Ｂ＝０の場合、図５はＡ＝１，Ｂ＝１の場合の動作を説
明するための図である。なお、図中で×印のついている
トランジスタはカットオフ状態にあることを示してい
る。また、矢印は出力接点の充放電経路を示している。
に関連付けて説明する。図２は論理信号Ａ＝０，Ｂ＝０
の場合、図３はＡ＝０，Ｂ＝１の場合、図４はＡ＝１，
Ｂ＝０の場合、図５はＡ＝１，Ｂ＝１の場合の動作を説
明するための図である。なお、図中で×印のついている
トランジスタはカットオフ状態にあることを示してい
る。また、矢印は出力接点の充放電経路を示している。
【００４０】Ａ＝０，Ｂ＝０のとき、図２に示すよう
に、ＰＭＯＳトランジスタＰＴ１０１〜ＰＴ１０５がオ
ンし、ＮＭＯＳトランジスタＮＴ１０１〜ＮＴ１０４が
カットオフする。これにより、出力端子ＴOT102 の電位
が電源電圧ＶDDレベルに引き上がられ、双対信号出力Ａ
＾（＋）Ｂは論理「１」となる。また、ＰＭＯＳトラン
ジスタＰＴ１０３およびＰＴ１０４により、出力端子Ｔ
OT101Iから出力される排他的論理和Ａ（＋）Ｂが論理
「０」に変化し始めることができる。このとき、ＰＭＯ
ＳトランジスタＰＴ１０３およびＰＴ１０４によって
は、完全な０にはならないが、わずかに遅れてゲートが
電源電圧ＶDDレベルに引き上がられる出力端子ＴOT102
に接続されたＮＭＯＳトランジスタＮＴ１０５がオンす
る。これにより、出力端子ＴOT101 が接地レベルに引き
込まれて、排他的論理和出力Ａ（＋）Ｂが論理「０」に
至る。また、出力端子ＴOT101 が接地レベルに引き込ま
れることにより、ゲートが出力端子ＴOT101 に接続され
たＰＭＯＳトランジスタＰＴ１０５が完全にオンし、こ
れにより、双対信号出力Ａ＾（＋）Ｂは論理「１」に安
定して保持される。
に、ＰＭＯＳトランジスタＰＴ１０１〜ＰＴ１０５がオ
ンし、ＮＭＯＳトランジスタＮＴ１０１〜ＮＴ１０４が
カットオフする。これにより、出力端子ＴOT102 の電位
が電源電圧ＶDDレベルに引き上がられ、双対信号出力Ａ
＾（＋）Ｂは論理「１」となる。また、ＰＭＯＳトラン
ジスタＰＴ１０３およびＰＴ１０４により、出力端子Ｔ
OT101Iから出力される排他的論理和Ａ（＋）Ｂが論理
「０」に変化し始めることができる。このとき、ＰＭＯ
ＳトランジスタＰＴ１０３およびＰＴ１０４によって
は、完全な０にはならないが、わずかに遅れてゲートが
電源電圧ＶDDレベルに引き上がられる出力端子ＴOT102
に接続されたＮＭＯＳトランジスタＮＴ１０５がオンす
る。これにより、出力端子ＴOT101 が接地レベルに引き
込まれて、排他的論理和出力Ａ（＋）Ｂが論理「０」に
至る。また、出力端子ＴOT101 が接地レベルに引き込ま
れることにより、ゲートが出力端子ＴOT101 に接続され
たＰＭＯＳトランジスタＰＴ１０５が完全にオンし、こ
れにより、双対信号出力Ａ＾（＋）Ｂは論理「１」に安
定して保持される。
【００４１】Ａ＝０，Ｂ＝１のとき、図３に示すよう
に、ＰＭＯＳトランジスタＰＴ１０２，ＰＴ１０４、お
よびＮＭＯＳトランジスタＮＴ１０１，ＮＴ１０４がオ
ンし、ＰＭＯＳトランジスタＰＴ１０１，ＰＴ１０３，
ＰＴ１０５、およびＮＭＯＳトランジスタＮＴ１０２，
ＮＴ１０３，ＮＴ１０５がカットオフする。そして、出
力端子ＴOT102 の電位はＮＭＯＳトランジスタＮＴ１０
１、入力端子ＴIN101 を通して論理「０」レベル、すな
わち接地レベル（０Ｖ）に引き込まれ、双対信号出力Ａ
＾（＋）Ｂは論理「０」となる。また、出力端子ＴOT10
1 には、ＰＭＯＳトランジスタＰＴ１０４を通して入力
端子ＴIN102 に入力される論理「１」、すなわち電源電
圧ＶDDレベルの信号Ｂが伝搬され、その結果、排他的論
理和出力Ａ（＋）Ｂが論理「１」に至る。
に、ＰＭＯＳトランジスタＰＴ１０２，ＰＴ１０４、お
よびＮＭＯＳトランジスタＮＴ１０１，ＮＴ１０４がオ
ンし、ＰＭＯＳトランジスタＰＴ１０１，ＰＴ１０３，
ＰＴ１０５、およびＮＭＯＳトランジスタＮＴ１０２，
ＮＴ１０３，ＮＴ１０５がカットオフする。そして、出
力端子ＴOT102 の電位はＮＭＯＳトランジスタＮＴ１０
１、入力端子ＴIN101 を通して論理「０」レベル、すな
わち接地レベル（０Ｖ）に引き込まれ、双対信号出力Ａ
＾（＋）Ｂは論理「０」となる。また、出力端子ＴOT10
1 には、ＰＭＯＳトランジスタＰＴ１０４を通して入力
端子ＴIN102 に入力される論理「１」、すなわち電源電
圧ＶDDレベルの信号Ｂが伝搬され、その結果、排他的論
理和出力Ａ（＋）Ｂが論理「１」に至る。
【００４２】Ａ＝１，Ｂ＝０のとき、図４に示すよう
に、ＰＭＯＳトランジスタＰＴ１０１，ＰＴ１０３、お
よびＮＭＯＳトランジスタＮＴ１０２，ＮＴ１０３がオ
ンし、ＰＭＯＳトランジスタＰＴ１０２，ＰＴ１０４，
ＰＴ１０５、およびＮＭＯＳトランジスタＮＴ１０１，
ＮＴ１０４，ＮＴ１０５がカットオフする。そして、出
力端子ＴOT102 の電位はＮＭＯＳトランジスタＮＴ１０
２、入力端子ＴIN102 を通して論理「０」レベル、すな
わち接地レベル（０Ｖ）に引き込まれ、双対信号出力Ａ
＾（＋）Ｂは論理「０」となる。また、出力端子ＴOT10
1 には、ＰＭＯＳトランジスタＰＴ１０３を通して入力
端子ＴIN101 に入力される論理「１」、すなわち電源電
圧ＶDDレベルの信号Ａが伝搬され、その結果、排他的論
理和出力Ａ（＋）Ｂが論理「１」に至る。
に、ＰＭＯＳトランジスタＰＴ１０１，ＰＴ１０３、お
よびＮＭＯＳトランジスタＮＴ１０２，ＮＴ１０３がオ
ンし、ＰＭＯＳトランジスタＰＴ１０２，ＰＴ１０４，
ＰＴ１０５、およびＮＭＯＳトランジスタＮＴ１０１，
ＮＴ１０４，ＮＴ１０５がカットオフする。そして、出
力端子ＴOT102 の電位はＮＭＯＳトランジスタＮＴ１０
２、入力端子ＴIN102 を通して論理「０」レベル、すな
わち接地レベル（０Ｖ）に引き込まれ、双対信号出力Ａ
＾（＋）Ｂは論理「０」となる。また、出力端子ＴOT10
1 には、ＰＭＯＳトランジスタＰＴ１０３を通して入力
端子ＴIN101 に入力される論理「１」、すなわち電源電
圧ＶDDレベルの信号Ａが伝搬され、その結果、排他的論
理和出力Ａ（＋）Ｂが論理「１」に至る。
【００４３】Ａ＝１，Ｂ＝１のとき、図５に示すよう
に、ＮＭＯＳトランジスタＮＴ１０１〜ＮＴ１０５がオ
ンし、ＰＭＯＳトランジスタＰＴ１０１〜ＰＴ１０４が
カットオフする。ＮＭＯＳトランジスタＮＴ１０３，Ｎ
Ｔ１０４、およびＮＴ１０５がオンしたことに伴い、出
力端子ＴOT101 が接地レベルに引き込まれて、排他的論
理和出力Ａ（＋）Ｂが論理「０」になる。また、ＮＭＯ
ＳトランジスタＮＴ１０１，ＮＴ１０２を通して入力端
子ＴIN101 およびＴIN102 に入力された論理「１」の信
号Ａ，Ｂが出力端子ＴOT102 に伝搬され、双対信号出力
出力Ａ＾（＋）Ｂが論理「１」に変化し始めることがで
きる。このとき、ＮＭＯＳトランジスタＮＴ１０１，Ｎ
Ｔ１０２を通しては完全な１にはならないが、わずかに
遅れて、ゲートが接地レベルに引き込まれる出力端子Ｔ
OT101 に接続されたＰＭＯＳトランジスタＰＴ１０５が
オンする。これにより、出力端子ＴOT102 がＰＭＯＳト
ランジスタＰＴ１０５を通して電源電圧ＶDDレベルに引
き上げられ、双対信号出力Ａ＾（＋）Ｂは論理「１」に
至る。
に、ＮＭＯＳトランジスタＮＴ１０１〜ＮＴ１０５がオ
ンし、ＰＭＯＳトランジスタＰＴ１０１〜ＰＴ１０４が
カットオフする。ＮＭＯＳトランジスタＮＴ１０３，Ｎ
Ｔ１０４、およびＮＴ１０５がオンしたことに伴い、出
力端子ＴOT101 が接地レベルに引き込まれて、排他的論
理和出力Ａ（＋）Ｂが論理「０」になる。また、ＮＭＯ
ＳトランジスタＮＴ１０１，ＮＴ１０２を通して入力端
子ＴIN101 およびＴIN102 に入力された論理「１」の信
号Ａ，Ｂが出力端子ＴOT102 に伝搬され、双対信号出力
出力Ａ＾（＋）Ｂが論理「１」に変化し始めることがで
きる。このとき、ＮＭＯＳトランジスタＮＴ１０１，Ｎ
Ｔ１０２を通しては完全な１にはならないが、わずかに
遅れて、ゲートが接地レベルに引き込まれる出力端子Ｔ
OT101 に接続されたＰＭＯＳトランジスタＰＴ１０５が
オンする。これにより、出力端子ＴOT102 がＰＭＯＳト
ランジスタＰＴ１０５を通して電源電圧ＶDDレベルに引
き上げられ、双対信号出力Ａ＾（＋）Ｂは論理「１」に
至る。
【００４４】このようにして、入力信号の変化から出力
Ａ＾（＋）Ｂ、Ａ（＋）Ｂのそれぞれに至る経路がほぼ
等しい。このため、２つの出力信号に生じる位相差はほ
とんどない。
Ａ＾（＋）Ｂ、Ａ（＋）Ｂのそれぞれに至る経路がほぼ
等しい。このため、２つの出力信号に生じる位相差はほ
とんどない。
【００４５】図６は、図１の回路のシミュレーション結
果を示す図である。図６において、実線で示す曲線が入
力論理信号Ａ、破線で示す曲線が入力論理信号Ｂ、実線
に三角形の記号を付した曲線が排他的論理和出力（ＥＸ
ＯＲ）、および実線に四角形の記号を付した曲線が双対
信号出力（ＥＸＮＯＲ）をそれぞれ示している。
果を示す図である。図６において、実線で示す曲線が入
力論理信号Ａ、破線で示す曲線が入力論理信号Ｂ、実線
に三角形の記号を付した曲線が排他的論理和出力（ＥＸ
ＯＲ）、および実線に四角形の記号を付した曲線が双対
信号出力（ＥＸＮＯＲ）をそれぞれ示している。
【００４６】図１６および図１７に関連付けて説明した
ように、従来技術に基づく８ｔｒ型および６ｔｒ型の論
理回路では、２つの出力に位相差が生じており、交差点
は振幅の中央値にない。これに対して、本発明に係る論
理回路によれば、図６から明らかなように、２つの出力
波形の交差点がほぼ中央値上にある。したがって、本発
明回路によれば、２つの入力信号が互いに異なる場合で
あっても、論理衝突の発生が防止され、電気的にはショ
ートとなって電流が流れることがなく、「信号の回り込
み」現象を抑止できる。また、図６では、若干ではある
が、速度的に優れていることも示されている。回路規模
はインバータの分も含めるとして、１０トランジスタで
あり、従来技術に対して大きく素子数を増加させること
なく、上記の優れた特性を実現することができる。
ように、従来技術に基づく８ｔｒ型および６ｔｒ型の論
理回路では、２つの出力に位相差が生じており、交差点
は振幅の中央値にない。これに対して、本発明に係る論
理回路によれば、図６から明らかなように、２つの出力
波形の交差点がほぼ中央値上にある。したがって、本発
明回路によれば、２つの入力信号が互いに異なる場合で
あっても、論理衝突の発生が防止され、電気的にはショ
ートとなって電流が流れることがなく、「信号の回り込
み」現象を抑止できる。また、図６では、若干ではある
が、速度的に優れていることも示されている。回路規模
はインバータの分も含めるとして、１０トランジスタで
あり、従来技術に対して大きく素子数を増加させること
なく、上記の優れた特性を実現することができる。
【００４７】以上説明したように、本実施形態によれ
ば、論理「１」または「０」をとる第１の論理信号Ａお
よび第２の論理信号Ｂを受けて、第１の論理信号Ａおよ
び第２の論理信号Ｂの排他的論理和を生成する排他的論
理和生成回路１２と、第１の論理信号Ａおよび第２の論
理信号Ｂを受けて、第１の論理信号Ａおよび第２の論理
信号Ｂの排他的論理和の双対信号を生成する双対信号生
成回路１１と、排他的論理和の出力レベルが論理「０」
のとき、双対信号の出力レベルを論理「１」のレベルに
強制的に設定し、双対信号の出力レベルが論理「１」の
とき、排他的論理和の出力レベルを論理「０」のレベル
に強制的に設定する補完回路１３とを設けたので、信号
の回り込みの発生を抑止でき、消費電力を低減すること
ができる。また、回路規模の削減を図れ、しかも動作速
度の向上を図れる利点がある。
ば、論理「１」または「０」をとる第１の論理信号Ａお
よび第２の論理信号Ｂを受けて、第１の論理信号Ａおよ
び第２の論理信号Ｂの排他的論理和を生成する排他的論
理和生成回路１２と、第１の論理信号Ａおよび第２の論
理信号Ｂを受けて、第１の論理信号Ａおよび第２の論理
信号Ｂの排他的論理和の双対信号を生成する双対信号生
成回路１１と、排他的論理和の出力レベルが論理「０」
のとき、双対信号の出力レベルを論理「１」のレベルに
強制的に設定し、双対信号の出力レベルが論理「１」の
とき、排他的論理和の出力レベルを論理「０」のレベル
に強制的に設定する補完回路１３とを設けたので、信号
の回り込みの発生を抑止でき、消費電力を低減すること
ができる。また、回路規模の削減を図れ、しかも動作速
度の向上を図れる利点がある。
【００４８】図７は、本発明に係るＥＸＯＲ／ＥＸＮＯ
Ｒ論理回路を用いた全加算器の構成例を示す回路図であ
る。
Ｒ論理回路を用いた全加算器の構成例を示す回路図であ
る。
【００４９】本全加算器２０は、図１のＥＸＯＲ／ＥＸ
ＮＯＲ論理回路１０を用い、その出力側に和生成回路２
１、および桁上げ信号生成回路２２を接続して構成され
ており、従来技術によるものと異なり、ＥＸＯＲ出力の
反転を得るインバータがないことが特徴である。また、
全加算器２０は、論理信号Ａの入力端子ＴIN201 、論理
信号Ｂの入力端子ＴIN202 、和信号Ｓ〔＝Ａ（＋）Ｂ
（＋）Ｃ）〕の出力端子ＴOT201 、および桁上げ信号Ｃ
Ｏ（＝ＡＢ＋ＢＣ＋ＣＡ）の出力端子ＴOT202 を有して
いる。
ＮＯＲ論理回路１０を用い、その出力側に和生成回路２
１、および桁上げ信号生成回路２２を接続して構成され
ており、従来技術によるものと異なり、ＥＸＯＲ出力の
反転を得るインバータがないことが特徴である。また、
全加算器２０は、論理信号Ａの入力端子ＴIN201 、論理
信号Ｂの入力端子ＴIN202 、和信号Ｓ〔＝Ａ（＋）Ｂ
（＋）Ｃ）〕の出力端子ＴOT201 、および桁上げ信号Ｃ
Ｏ（＝ＡＢ＋ＢＣ＋ＣＡ）の出力端子ＴOT202 を有して
いる。
【００５０】和信号生成回路２１は、ＰＭＯＳトランジ
スタＰＴ２１１、ＮＭＯＳトランジスタＮＴ２１１、お
よびＣＭＯＳトランスミッションゲートＴＧＭ２１１に
より構成されている。ＰＭＯＳトランジスタＰＴ２１１
はＥＸＯＲ／ＥＸＮＯＲ論理回路１０の出力端子ＴOT10
1 と和信号の出力端子ＴOT201 との間に接続され、ゲー
トがトランスミッションゲートＴＧＭ２１１の一方の入
出力端子に接続されている。ＮＭＯＳトランジスタＮＴ
２１１はＥＸＯＲ／ＥＸＮＯＲ論理回路１０の出力端子
ＴOT102 と和信号の出力端子ＴOT201 との間に接続さ
れ、ゲートがトランスミッションゲートＴＧＭ２１１の
一方の入出力端子に接続されている。トランスミッショ
ンゲートＴＧＭ２１１のＰＭＯＳトランジスタのゲート
がＥＸＯＲ／ＥＸＮＯＲ論理回路１０の出力端子ＴOT10
1 に接続され、ＮＭＯＳトランジスタのゲートがＥＸＯ
Ｒ／ＥＸＮＯＲ論理回路１０の出力端子ＴOT102 に接続
され、他方の入出力端子が和信号の出力端子ＴOT201 に
接続されている。
スタＰＴ２１１、ＮＭＯＳトランジスタＮＴ２１１、お
よびＣＭＯＳトランスミッションゲートＴＧＭ２１１に
より構成されている。ＰＭＯＳトランジスタＰＴ２１１
はＥＸＯＲ／ＥＸＮＯＲ論理回路１０の出力端子ＴOT10
1 と和信号の出力端子ＴOT201 との間に接続され、ゲー
トがトランスミッションゲートＴＧＭ２１１の一方の入
出力端子に接続されている。ＮＭＯＳトランジスタＮＴ
２１１はＥＸＯＲ／ＥＸＮＯＲ論理回路１０の出力端子
ＴOT102 と和信号の出力端子ＴOT201 との間に接続さ
れ、ゲートがトランスミッションゲートＴＧＭ２１１の
一方の入出力端子に接続されている。トランスミッショ
ンゲートＴＧＭ２１１のＰＭＯＳトランジスタのゲート
がＥＸＯＲ／ＥＸＮＯＲ論理回路１０の出力端子ＴOT10
1 に接続され、ＮＭＯＳトランジスタのゲートがＥＸＯ
Ｒ／ＥＸＮＯＲ論理回路１０の出力端子ＴOT102 に接続
され、他方の入出力端子が和信号の出力端子ＴOT201 に
接続されている。
【００５１】桁上げ信号生成回路２２は、ＣＭＯＳトラ
ンスミッションゲートＴＧＭ２２１、およびＴＧＭ２２
２により構成されている。トランスミッションゲートＴ
ＧＭ２２１の一方の入出力端子が論理信号Ａの入力端子
ＴIN201 に接続され、他方の入出力端子が桁上げ信号Ｃ
Ｏの出力端子ＴOT202 に接続されている。そして、トラ
ンスミッションゲートＴＧＭ２２１のＰＭＯＳトランジ
スタのゲートがＥＸＯＲ／ＥＸＮＯＲ論理回路１０の出
力端子ＴOT101 に接続され、ＮＭＯＳトランジスタのゲ
ートがＥＸＯＲ／ＥＸＮＯＲ論理回路１０の出力端子Ｔ
OT102 に接続されている。
ンスミッションゲートＴＧＭ２２１、およびＴＧＭ２２
２により構成されている。トランスミッションゲートＴ
ＧＭ２２１の一方の入出力端子が論理信号Ａの入力端子
ＴIN201 に接続され、他方の入出力端子が桁上げ信号Ｃ
Ｏの出力端子ＴOT202 に接続されている。そして、トラ
ンスミッションゲートＴＧＭ２２１のＰＭＯＳトランジ
スタのゲートがＥＸＯＲ／ＥＸＮＯＲ論理回路１０の出
力端子ＴOT101 に接続され、ＮＭＯＳトランジスタのゲ
ートがＥＸＯＲ／ＥＸＮＯＲ論理回路１０の出力端子Ｔ
OT102 に接続されている。
【００５２】また、トランスミッションゲートＴＧＭ２
２２の一方の入出力端子がキャリー信号Ｃの入力端子Ｔ
IN203 に接続され、他方の入力端子が桁上げ信号ＣＯの
出力端子ＴOT202 に接続されている。そして、トランス
ミッションゲートＴＧＭ２２２のＰＭＯＳトランジスタ
のゲートがＥＸＯＲ／ＥＸＮＯＲ論理回路１０の出力端
子ＴOT102 に接続され、ＮＭＯＳトランジスタのゲート
がＥＸＯＲ／ＥＸＮＯＲ論理回路１０の出力端子ＴOT10
1 に接続されている。
２２の一方の入出力端子がキャリー信号Ｃの入力端子Ｔ
IN203 に接続され、他方の入力端子が桁上げ信号ＣＯの
出力端子ＴOT202 に接続されている。そして、トランス
ミッションゲートＴＧＭ２２２のＰＭＯＳトランジスタ
のゲートがＥＸＯＲ／ＥＸＮＯＲ論理回路１０の出力端
子ＴOT102 に接続され、ＮＭＯＳトランジスタのゲート
がＥＸＯＲ／ＥＸＮＯＲ論理回路１０の出力端子ＴOT10
1 に接続されている。
【００５３】このような構成を有する全加算器２０で
は、入力論理信号Ａ＝Ｂ＝０の場合、図２に示すよう
に、排他的論路和出力Ａ（＋）Ｂ＝０、その双対信号出
力Ａ＾（＋）Ｂ＝１となる。これにより、和信号生成回
路２１では、トランスミッションゲートＴＧＭ２１１が
導通状態となり、出力端子ＴOT201 の電位に応じてＰＭ
ＯＳトランジスタＰＴ２１１またはＮＭＯＳトランジス
タＮＴ２１１がオンし、ＰＭＯＳトランジスタ２１１を
通して論理「０」の信号が出力端子ＴOT201 に伝搬さ
れ、あるいはＮＭＯＳトランジスタＮＴ２１１を通して
論理「１」の信号が出力端子ＴOT201 に伝搬される。ま
た、桁上げ信号生成回路２２では、トランスミッション
ゲートＴＧＭ２２１が導通状態に保持され、トランスミ
ッションゲートＴＧＭ２２２が非導通状態に保持され
る。その結果、入力端子ＴIN201 に入力した論理「０」
の信号が出力端子ＴOT202 に伝搬される。
は、入力論理信号Ａ＝Ｂ＝０の場合、図２に示すよう
に、排他的論路和出力Ａ（＋）Ｂ＝０、その双対信号出
力Ａ＾（＋）Ｂ＝１となる。これにより、和信号生成回
路２１では、トランスミッションゲートＴＧＭ２１１が
導通状態となり、出力端子ＴOT201 の電位に応じてＰＭ
ＯＳトランジスタＰＴ２１１またはＮＭＯＳトランジス
タＮＴ２１１がオンし、ＰＭＯＳトランジスタ２１１を
通して論理「０」の信号が出力端子ＴOT201 に伝搬さ
れ、あるいはＮＭＯＳトランジスタＮＴ２１１を通して
論理「１」の信号が出力端子ＴOT201 に伝搬される。ま
た、桁上げ信号生成回路２２では、トランスミッション
ゲートＴＧＭ２２１が導通状態に保持され、トランスミ
ッションゲートＴＧＭ２２２が非導通状態に保持され
る。その結果、入力端子ＴIN201 に入力した論理「０」
の信号が出力端子ＴOT202 に伝搬される。
【００５４】入力論理信号Ａ＝０、Ｂ＝１の場合、図３
に示すように、排他的論路和出力Ａ（＋）Ｂ＝１、その
双対信号出力Ａ＾（＋）Ｂ＝０となる。これにより、和
信号生成回路２１では、トランスミッションゲートＴＧ
Ｍ２１１が非導通状態に保持される。また、桁上げ信号
生成回路２２では、トランスミッションゲートＴＧＭ２
２１が非導通状態に保持され、トランスミッションゲー
トＴＧＭ２２２が導通状態に保持される。その結果、入
力端子ＴIN203 にキャリー信号が出力端子ＴOT202 に伝
搬される。
に示すように、排他的論路和出力Ａ（＋）Ｂ＝１、その
双対信号出力Ａ＾（＋）Ｂ＝０となる。これにより、和
信号生成回路２１では、トランスミッションゲートＴＧ
Ｍ２１１が非導通状態に保持される。また、桁上げ信号
生成回路２２では、トランスミッションゲートＴＧＭ２
２１が非導通状態に保持され、トランスミッションゲー
トＴＧＭ２２２が導通状態に保持される。その結果、入
力端子ＴIN203 にキャリー信号が出力端子ＴOT202 に伝
搬される。
【００５５】入力論理信号Ａ＝１、Ｂ＝０の場合、図４
に示すように、排他的論路和出力Ａ（＋）Ｂ＝１、その
双対信号出力Ａ＾（＋）Ｂ＝０となる。これにより、和
信号生成回路２１では、トランスミッションゲートＴＧ
Ｍ２１１が非導通状態に保持される。また、桁上げ信号
生成回路２２では、トランスミッションゲートＴＧＭ２
２１が非導通状態に保持され、トランスミッションゲー
トＴＧＭ２２２が導通状態に保持される。その結果、入
力端子ＴIN203 にキャリー信号が出力端子ＴOT202 に伝
搬される。
に示すように、排他的論路和出力Ａ（＋）Ｂ＝１、その
双対信号出力Ａ＾（＋）Ｂ＝０となる。これにより、和
信号生成回路２１では、トランスミッションゲートＴＧ
Ｍ２１１が非導通状態に保持される。また、桁上げ信号
生成回路２２では、トランスミッションゲートＴＧＭ２
２１が非導通状態に保持され、トランスミッションゲー
トＴＧＭ２２２が導通状態に保持される。その結果、入
力端子ＴIN203 にキャリー信号が出力端子ＴOT202 に伝
搬される。
【００５６】入力論理信号Ａ＝Ｂ＝１の場合、図１に示
すように、排他的論路和出力Ａ（＋）Ｂ＝０、その双対
信号出力Ａ＾（＋）Ｂ＝１となる。これにより、和信号
生成回路２１では、トランスミッションゲートＴＧＭ２
１１が導通状態となり、出力端子ＴOT201 の電位に応じ
てＰＭＯＳトランジスタＰＴ２１１またはＮＭＯＳトラ
ンジスタＮＴ２１１がオンし、ＰＭＯＳトランジスタ２
１１を通して論理「０」の信号が出力端子ＴOT201 に伝
搬され、あるいはＮＭＯＳトランジスタＮＴ２１１を通
して論理「１」の信号が出力端子ＴOT201 に伝搬され
る。また、桁上げ信号生成回路２２では、トランスミッ
ションゲートＴＧＭ２２１が導通状態に保持され、トラ
ンスミッションゲートＴＧＭ２２２が非導通状態に保持
される。その結果、入力端子ＴIN201 に入力した論理
「１」の信号が出力端子ＴOT202 に伝搬される。
すように、排他的論路和出力Ａ（＋）Ｂ＝０、その双対
信号出力Ａ＾（＋）Ｂ＝１となる。これにより、和信号
生成回路２１では、トランスミッションゲートＴＧＭ２
１１が導通状態となり、出力端子ＴOT201 の電位に応じ
てＰＭＯＳトランジスタＰＴ２１１またはＮＭＯＳトラ
ンジスタＮＴ２１１がオンし、ＰＭＯＳトランジスタ２
１１を通して論理「０」の信号が出力端子ＴOT201 に伝
搬され、あるいはＮＭＯＳトランジスタＮＴ２１１を通
して論理「１」の信号が出力端子ＴOT201 に伝搬され
る。また、桁上げ信号生成回路２２では、トランスミッ
ションゲートＴＧＭ２２１が導通状態に保持され、トラ
ンスミッションゲートＴＧＭ２２２が非導通状態に保持
される。その結果、入力端子ＴIN201 に入力した論理
「１」の信号が出力端子ＴOT202 に伝搬される。
【００５７】本全加算器２０によれば、ＥＸＯＲ／ＥＸ
ＮＯＲ論理回路１０でＥＸＯＲの双対信号を生成して桁
上げ信号生成回路に供給することから、信号の回り込み
によって生じる電流を抑制でき、消費電力を低減するこ
とができる。
ＮＯＲ論理回路１０でＥＸＯＲの双対信号を生成して桁
上げ信号生成回路に供給することから、信号の回り込み
によって生じる電流を抑制でき、消費電力を低減するこ
とができる。
【００５８】
【発明の効果】以上説明したように、本発明によれば、
信号の回り込みの発生を抑止でき、消費電力を低減する
ことができる。また、回路規模の削減を図れ、しかも動
作速度の向上を図れる利点がある。
信号の回り込みの発生を抑止でき、消費電力を低減する
ことができる。また、回路規模の削減を図れ、しかも動
作速度の向上を図れる利点がある。
【図１】本発明に係るＥＸＯＲ／ＥＸＮＯＲ論理回路の
一実施形態を示す回路図である。
一実施形態を示す回路図である。
【図２】図１の回路のＡ＝Ｂ＝０のときの動作を説明す
るための図である。
るための図である。
【図３】図１の回路のＡ＝０，Ｂ＝１のときの動作を説
明するための図である。
明するための図である。
【図４】図１の回路のＡ＝１，Ｂ＝０のときの動作を説
明するための図である。
明するための図である。
【図５】図１の回路のＡ＝１，Ｂ＝１のときの動作を説
明するための図である。
明するための図である。
【図６】図１の回路のシミュレーション結果を示す図で
ある。
ある。
【図７】本発明に係るＥＸＯＲ／ＥＸＮＯＲ論理回路を
用いた全加算器の構成例を示す回路図である。
用いた全加算器の構成例を示す回路図である。
【図８】８ｔｒ型ＥＸＯＲ論理回路の構成例を示す回路
図である。
図である。
【図９】８ｔｒ型ＥＸＮＯＲ論理回路の構成例を示す回
路図である。
路図である。
【図１０】６ｔｒ型ＥＸＯＲ論理回路の構成例を示す回
路図である。
路図である。
【図１１】６ｔｒ型ＥＸＮＯＲ論理回路の構成例を示す
回路図である。
回路図である。
【図１２】４ｔｒ型ＥＸＯＲ論理回路の構成例を示す回
路図である。
路図である。
【図１３】４ｔｒ型ＥＸＮＯＲ論理回路の構成例を示す
回路図である。
回路図である。
【図１４】全加算器の桁上げ生成回路の構成例を示す回
路図である。
路図である。
【図１５】図１４の回路の課題を説明するための図であ
る。
る。
【図１６】入力信号を反転するインバータを有する８ｔ
ｒ型ＥＸＯＲ論理回路とその出力をインバータ１段通し
た場合のシミュレーション結果を示す図である。
ｒ型ＥＸＯＲ論理回路とその出力をインバータ１段通し
た場合のシミュレーション結果を示す図である。
【図１７】入力信号を反転するインバータを有する８ｔ
ｒ型ＥＸＯＲ論理回路とその出力をインバータ１段通し
た場合のシミュレーション結果を示す図である。
ｒ型ＥＸＯＲ論理回路とその出力をインバータ１段通し
た場合のシミュレーション結果を示す図である。
【図１８】４ｔｒ型論理回路の課題を説明するための図
である。
である。
【図１９】４ｔｒ型論理回路の課題を説明するための図
である。
である。
１０…ＥＸＯＲ／ＥＸＮＯＲ論理回路、１１…双対信号
生成回路、１２…排他的論理和生成回路、１３…補完回
路、２０…全加算器、２１…和信号生成回路、２２…桁
上げ信号生成回路、ＰＴ１０１〜ＰＴ１０５，ＰＴ２１
１…ＰＭＯＳトランジスタ、ＮＴ１０１〜ＮＴ１０５，
ＮＴ２１１…ＮＭＯＳトランジスタ、トランスミッショ
ンゲートＴＧＭ２１１，ＴＧＭ２２１，ＴＧＭ２２２、
ＴIN101，ＴIN201 …論理信号Ａの入力端子、ＴIN102
，ＴIN202 …論理信号Ｂの入力端子、ＴOT101 …排他
的論理和信号Ａ（＋）Ｂの出力端子、ＴOT102 …排他的
論理和信号Ａ（＋）Ｂの双対信号Ａ＾（＋）Ｂの出力端
子、ＴOT201 …和信号Ｓの出力端子、ＴOT202 …桁上げ
信号ＣＯの出力端子。
生成回路、１２…排他的論理和生成回路、１３…補完回
路、２０…全加算器、２１…和信号生成回路、２２…桁
上げ信号生成回路、ＰＴ１０１〜ＰＴ１０５，ＰＴ２１
１…ＰＭＯＳトランジスタ、ＮＴ１０１〜ＮＴ１０５，
ＮＴ２１１…ＮＭＯＳトランジスタ、トランスミッショ
ンゲートＴＧＭ２１１，ＴＧＭ２２１，ＴＧＭ２２２、
ＴIN101，ＴIN201 …論理信号Ａの入力端子、ＴIN102
，ＴIN202 …論理信号Ｂの入力端子、ＴOT101 …排他
的論理和信号Ａ（＋）Ｂの出力端子、ＴOT102 …排他的
論理和信号Ａ（＋）Ｂの双対信号Ａ＾（＋）Ｂの出力端
子、ＴOT201 …和信号Ｓの出力端子、ＴOT202 …桁上げ
信号ＣＯの出力端子。
───────────────────────────────────────────────────── フロントページの続き Ｆターム(参考） 5B022 AA00 BA00 CA04 FA01 FA03 FA09 5J042 AA10 BA14 BA15 CA08 CA09 CA19 CA26 CA28 DA01 DA02 DA03 5J056 AA03 BB02 BB17 BB49 BB51 CC00 DD13 DD28 DD29 EE11 FF09 GG14 KK01
Claims (10)
- 【請求項１】 第１または第２のレベルをとる第１の論
理信号および第２の論理信号を受けて、当該第１の論理
信号および第２の論理信号の排他的論理和を生成する排
他的論理和生成回路と、 第１または第２のレベルをとる第１の論理信号および第
２の論理信号を受けて、当該第１の論理信号および第２
の論理信号の排他的論理和の双対信号を生成する双対信
号生成回路と、 上記排他的論理和の出力レベルが第２のレベルのとき、
上記双対信号の出力レベルを第１のレベルに強制的に設
定する補完回路とを有する論理回路。 - 【請求項２】 第１または第２のレベルをとる第１の論
理信号および第２の論理信号を受けて、当該第１の論理
信号および第２の論理信号の排他的論理和を生成する排
他的論理和生成回路と、 第１または第２のレベルをとる第１の論理信号および第
２の論理信号を受けて、当該第１の論理信号および第２
の論理信号の排他的論理和の双対信号を生成する双対信
号生成回路と、 上記双対信号の出力レベルが第１のレベルのとき、上記
排他的論理和の出力レベルを第２のレベルに強制的に設
定する補完回路とを有する論理回路。 - 【請求項３】 第１または第２のレベルをとる第１の論
理信号および第２の論理信号を受けて、当該第１の論理
信号および第２の論理信号の排他的論理和を生成する排
他的論理和生成回路と、 第１または第２のレベルをとる第１の論理信号および第
２の論理信号を受けて、当該第１の論理信号および第２
の論理信号の排他的論理和の双対信号を生成する双対信
号生成回路と、 上記排他的論理和の出力レベルが第２のレベルのとき、
上記双対信号の出力レベルを第１のレベルに強制的に設
定し、上記双対信号の出力レベルが第１のレベルのと
き、上記排他的論理和の出力レベルを第２のレベルに強
制的に設定する補完回路とを有する論理回路。 - 【請求項４】 第１または第２のレベルをとる第１の論
理信号が入力される第１の入力端子と、 第１または第２のレベルをとる第２の論理信号が入力さ
れる第２の入力端子と、 排他的論理和を出力するための第１の出力端子と、 上記排他的論理和の双対信号を出力するための第２の出
力端子と、 上記第１のレベル用電源電位と上記第２の出力端子間に
直列に接続され、制御端子へ第２のレベルの信号が供給
されるとオンし、第１のレベルの信号が供給されるとカ
ットオフする第１導電型の第１および第２のトランジス
タと、上記第１の入力端子と上記第２の出力端子間に接
続され、制御端子へ第１のレベルの信号が供給されると
オンし、第２のレベルの信号が供給されるとカットオフ
する第２導電型の第１のトランジスタと、上記第２の入
力端子と上記第２の出力端子間に接続され、制御端子へ
第１のレベルの信号が供給されるとオンし、第２のレベ
ルの信号が供給されるとカットオフする第２導電型の第
２のトランジスタとを有する双対信号生成回路と、 上記第１の入力端子と上記第１の出力端子間に接続さ
れ、制御端子へ第２のレベルの信号が供給されるとオン
し、第１のレベルの信号が供給されるとカットオフする
第１導電型の第３のトランジスタと、上記第２の入力端
子と上記第１の出力端子間に接続され、制御端子へ第２
のレベルの信号が供給されるとオンし、第１のレベルの
信号が供給されるとカットオフする第１導電型の第４の
トランジスタと、上記第２のレベル用電源電位と上記第
１の出力端子間に直列に接続され、制御端子へ第１のレ
ベルの信号が供給されるとオンし、第２のレベルの信号
が供給されるとカットオフする第２導電型の第３および
第４のトランジスタとを有する排他的論理和生成回路
と、 上記第１のレベル用電源電位と上記第２の出力端子間に
直列に接続され、制御端子へ第２のレベルの信号が供給
されるとオンし、第１のレベルの信号が供給されるとカ
ットオフする第１導電型の第５のトランジスタと、上記
第２のレベル用電源電位と上記第１の出力端子間に直列
に接続され、制御端子へ第１のレベルの信号が供給され
るとオンし、第２のレベルの信号が供給されるとカット
オフする第２導電型の第５のトランジスタとを有する補
完回路と、 を有し、 上記第１導電型の第２および第４のトランジスタ、並び
に第２導電型の第２および第３のトランジスタの各制御
端子が上記第１の入力端子に接続され、 上記第１導電型の第１および第３のトランジスタ、並び
に第２導電型の第１および第４のトランジスタの各制御
端子が上記第２の入力端子に接続され、 上記第１導電型の第５のトランジスタの制御端子が上記
第１の出力端子に接続され、上記第２導電型の第５のト
ランジスタの制御端子が上記第２の出力端子に接続され
ている論理回路。 - 【請求項５】 上記第１導電型の第１、第２、第３、第
４、および第５のトランジスタはｐチャネルの電界効果
トランジスタであり、 上記第２導電型の第１、第２、第３、第４、および第５
のトランジスタはｎチャネルの電界効果トランジスタで
ある請求項４記載の論理回路。 - 【請求項６】 第１または第２のレベルをとる第１の論
理信号および第２の論理信号を受けて、当該第１の論理
信号および第２の論理信号の排他的論理和を生成する排
他的論理和生成回路と、第１または第２のレベルをとる
第１の論理信号および第２の論理信号を受けて、当該第
１の論理信号および第２の論理信号の排他的論理和の双
対信号を生成する双対信号生成回路と、上記排他的論理
和の出力レベルが第２のレベルのとき、上記双対信号の
出力レベルを第１のレベルに強制的に設定する補完回路
とを有する論理回路と、 上記論理回路の排他的論理和出力および双対信号出力に
基づいて和信号を生成する和信号生成回路と、 上記論理回路の排他的論理和出力および双対信号出力に
基づいて上記第１の論理信号またはキャリー信号を選択
して桁上げ信号を生成する桁上げ信号生成回路とを有す
る全加算器。 - 【請求項７】 第１または第２のレベルをとる第１の論
理信号および第２の論理信号を受けて、当該第１の論理
信号および第２の論理信号の排他的論理和を生成する排
他的論理和生成回路と、第１または第２のレベルをとる
第１の論理信号および第２の論理信号を受けて、当該第
１の論理信号および第２の論理信号の排他的論理和の双
対信号を生成する双対信号生成回路と、上記双対信号の
出力レベルが第１のレベルのとき、上記排他的論理和の
出力レベルを第２のレベルに強制的に設定する補完回路
とを有する論理回路と、 上記論理回路の排他的論理和出力および双対信号出力に
基づいて和信号を生成する和信号生成回路と、 上記論理回路の排他的論理和出力および双対信号出力に
基づいて上記第１の論理信号またはキャリー信号を選択
して桁上げ信号を生成する桁上げ信号生成回路とを有す
る全加算器。 - 【請求項８】 第１または第２のレベルをとる第１の論
理信号および第２の論理信号を受けて、当該第１の論理
信号および第２の論理信号の排他的論理和を生成する排
他的論理和生成回路と、第１または第２のレベルをとる
第１の論理信号および第２の論理信号を受けて、当該第
１の論理信号および第２の論理信号の排他的論理和の双
対信号を生成する双対信号生成回路と、上記排他的論理
和の出力レベルが第２のレベルのとき、上記双対信号の
出力レベルを第１のレベルに強制的に設定し、上記双対
信号の出力レベルが第１のレベルのとき、上記排他的論
理和の出力レベルを第２のレベルに強制的に設定する補
完回路とを有する論理回路と、 上記論理回路の排他的論理和出力および双対信号出力に
基づいて和信号を生成する和信号生成回路と、 上記論理回路の排他的論理和出力および双対信号出力に
基づいて上記第１の論理信号またはキャリー信号を選択
して桁上げ信号を生成する桁上げ信号生成回路とを有す
る全加算器。 - 【請求項９】 第１または第２のレベルをとる第１の論
理信号が入力される第１の入力端子と、第１または第２
のレベルをとる第２の論理信号が入力される第２の入力
端子と、排他的論理和を出力するための第１の出力端子
と、上記排他的論理和の双対信号を出力するための第２
の出力端子と、上記第１のレベル用電源電位と上記第２
の出力端子間に直列に接続され、制御端子へ第２のレベ
ルの信号が供給されるとオンし、第１のレベルの信号が
供給されるとカットオフする第１導電型の第１および第
２のトランジスタと、上記第１の入力端子と上記第２の
出力端子間に接続され、制御端子へ第１のレベルの信号
が供給されるとオンし、第２のレベルの信号が供給され
るとカットオフする第２導電型の第１のトランジスタ
と、上記第２の入力端子と上記第２の出力端子間に接続
され、制御端子へ第１のレベルの信号が供給されるとオ
ンし、第２のレベルの信号が供給されるとカットオフす
る第２導電型の第２のトランジスタとを有する双対信号
生成回路と、上記第１の入力端子と上記第１の出力端子
間に接続され、制御端子へ第２のレベルの信号が供給さ
れるとオンし、第１のレベルの信号が供給されるとカッ
トオフする第１導電型の第３のトランジスタと、上記第
２の入力端子と上記第１の出力端子間に接続され、制御
端子へ第２のレベルの信号が供給されるとオンし、第１
のレベルの信号が供給されるとカットオフする第１導電
型の第４のトランジスタと、上記第２のレベル用電源電
位と上記第１の出力端子間に直列に接続され、制御端子
へ第１のレベルの信号が供給されるとオンし、第２のレ
ベルの信号が供給されるとカットオフする第２導電型の
第３および第４のトランジスタとを有する排他的論理和
生成回路と、上記第１のレベル用電源電位と上記第２の
出力端子間に直列に接続され、制御端子へ第２のレベル
の信号が供給されるとオンし、第１のレベルの信号が供
給されるとカットオフする第１導電型の第５のトランジ
スタと、上記第２のレベル用電源電位と上記第１の出力
端子間に直列に接続され、制御端子へ第１のレベルの信
号が供給されるとオンし、第２のレベルの信号が供給さ
れるとカットオフする第２導電型の第５のトランジスタ
とを有する補完回路と、を有し、上記第１導電型の第２
および第４のトランジスタ、並びに第２導電型の第２お
よび第３のトランジスタの各制御端子が上記第１の入力
端子に接続され、上記第１導電型の第１および第３のト
ランジスタ、並びに第２導電型の第１および第４のトラ
ンジスタの各制御端子が上記第２の入力端子に接続さ
れ、上記第１導電型の第５のトランジスタの制御端子が
上記第１の出力端子に接続され、上記第２導電型の第５
のトランジスタの制御端子が上記第２の出力端子に接続
されている論理回路と、 上記論理回路の排他的論理和出力および双対信号出力に
基づいて和信号を生成する和信号生成回路と、 上記論理回路の排他的論理和出力および双対信号出力に
基づいて上記第１の論理信号またはキャリー信号を選択
して桁上げ信号を生成する桁上げ信号生成回路とを有す
る全加算器。 - 【請求項１０】 上記第１導電型の第１、第２、第３、
第４、および第５のトランジスタはｐチャネルの電界効
果トランジスタであり、 上記第２導電型の第１、第２、第３、第４、および第５
のトランジスタはｎチャネルの電界効果トランジスタで
ある請求項９記載の全加算器。
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Cited By (21)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100437841B1 (ko) * | 2002-01-02 | 2004-06-30 | 주식회사 하이닉스반도체 | 반가산기 회로 |
| KR20120028315A (ko) * | 2009-04-30 | 2012-03-22 | 텔라 이노베이션스, 인코포레이티드 | Ｘｏｒ 및 ｘｎｏｒ 로직을 위한 회로 및 레이아웃 |
| US8756551B2 (en) | 2007-08-02 | 2014-06-17 | Tela Innovations, Inc. | Methods for designing semiconductor device with dynamic array section |
| US8759985B2 (en) | 2008-03-27 | 2014-06-24 | Tela Innovations, Inc. | Methods for multi-wire routing and apparatus implementing same |
| US8816402B2 (en) | 2008-03-13 | 2014-08-26 | Tela Innovations, Inc. | Integrated circuit including cross-coupled transistors having gate electrodes formed within gate level feature layout channels with gate level feature layout channel including single transistor |
| US8823062B2 (en) | 2006-03-09 | 2014-09-02 | Tela Innovations, Inc. | Integrated circuit with offset line end spacings in linear gate electrode level |
| US8839175B2 (en) | 2006-03-09 | 2014-09-16 | Tela Innovations, Inc. | Scalable meta-data objects |
| US8951916B2 (en) | 2007-12-13 | 2015-02-10 | Tela Innovations, Inc. | Super-self-aligned contacts and method for making the same |
| US8966424B2 (en) | 2007-03-07 | 2015-02-24 | Tela Innovations, Inc. | Methods for cell phasing and placement in dynamic array architecture and implementation of the same |
| US9009641B2 (en) | 2006-03-09 | 2015-04-14 | Tela Innovations, Inc. | Circuits with linear finfet structures |
| US9035359B2 (en) | 2006-03-09 | 2015-05-19 | Tela Innovations, Inc. | Semiconductor chip including region including linear-shaped conductive structures forming gate electrodes and having electrical connection areas arranged relative to inner region between transistors of different types and associated methods |
| US9122832B2 (en) | 2008-08-01 | 2015-09-01 | Tela Innovations, Inc. | Methods for controlling microloading variation in semiconductor wafer layout and fabrication |
| US9159627B2 (en) | 2010-11-12 | 2015-10-13 | Tela Innovations, Inc. | Methods for linewidth modification and apparatus implementing the same |
| US9202779B2 (en) | 2008-01-31 | 2015-12-01 | Tela Innovations, Inc. | Enforcement of semiconductor structure regularity for localized transistors and interconnect |
| US9230910B2 (en) | 2006-03-09 | 2016-01-05 | Tela Innovations, Inc. | Oversized contacts and vias in layout defined by linearly constrained topology |
| US9240413B2 (en) | 2006-03-09 | 2016-01-19 | Tela Innovations, Inc. | Methods, structures, and designs for self-aligning local interconnects used in integrated circuits |
| US9269702B2 (en) | 2009-10-13 | 2016-02-23 | Tela Innovations, Inc. | Methods for cell boundary encroachment and layouts implementing the same |
| US9336344B2 (en) | 2006-03-09 | 2016-05-10 | Tela Innovations, Inc. | Coarse grid design methods and structures |
| US9563733B2 (en) | 2009-05-06 | 2017-02-07 | Tela Innovations, Inc. | Cell circuit and layout with linear finfet structures |
| US9633987B2 (en) | 2007-03-05 | 2017-04-25 | Tela Innovations, Inc. | Integrated circuit cell library for multiple patterning |
| US9754878B2 (en) | 2006-03-09 | 2017-09-05 | Tela Innovations, Inc. | Semiconductor chip including a chip level based on a layout that includes both regular and irregular wires |
Families Citing this family (13)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7260595B2 (en) * | 2002-12-23 | 2007-08-21 | Arithmatica Limited | Logic circuit and method for carry and sum generation and method of designing such a logic circuit |
| US7170317B2 (en) * | 2003-05-23 | 2007-01-30 | Arithmatica Limited | Sum bit generation circuit |
| JP4587788B2 (ja) | 2004-11-24 | 2010-11-24 | ルネサスエレクトロニクス株式会社 | 論理回路 |
| US8247846B2 (en) | 2006-03-09 | 2012-08-21 | Tela Innovations, Inc. | Oversized contacts and vias in semiconductor chip defined by linearly constrained topology |
| US8225239B2 (en) | 2006-03-09 | 2012-07-17 | Tela Innovations, Inc. | Methods for defining and utilizing sub-resolution features in linear topology |
| US8245180B2 (en) | 2006-03-09 | 2012-08-14 | Tela Innovations, Inc. | Methods for defining and using co-optimized nanopatterns for integrated circuit design and apparatus implementing same |
| US8225261B2 (en) | 2006-03-09 | 2012-07-17 | Tela Innovations, Inc. | Methods for defining contact grid in dynamic array architecture |
| US8286107B2 (en) | 2007-02-20 | 2012-10-09 | Tela Innovations, Inc. | Methods and systems for process compensation technique acceleration |
| CN103227635B (zh) * | 2013-04-28 | 2015-08-12 | 北京大学 | 一种高速低功耗的cmos全加器及其运算方法 |
| CN104166536B (zh) * | 2014-07-17 | 2017-02-01 | 南京航空航天大学 | 一种低负载镜像加法器 |
| US10620915B2 (en) | 2018-08-24 | 2020-04-14 | Mediatek Inc. | Full adder circuits with reduced delay |
| US10756753B2 (en) * | 2018-10-25 | 2020-08-25 | Arm Limited | Data compressor logic circuit |
| US10672756B2 (en) * | 2018-11-05 | 2020-06-02 | Samsung Electronics Co., Ltd. | Area and power efficient circuits for high-density standard cell libraries |
Family Cites Families (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04283829A (ja) | 1991-03-13 | 1992-10-08 | Nec Corp | 全加算器 |
| JPH05152936A (ja) * | 1991-11-29 | 1993-06-18 | Oki Electric Ind Co Ltd | 論理回路 |
| US5343418A (en) * | 1992-08-25 | 1994-08-30 | Intel Corporation | Three-to-two carry save adder cell |
| US5508641A (en) | 1994-12-20 | 1996-04-16 | International Business Machines Corporation | Integrated circuit chip and pass gate logic family therefor |
| US5875124A (en) | 1995-02-22 | 1999-02-23 | Texas Instruments Japan Ltd. | Full adder circuit |
| JPH11243209A (ja) | 1998-02-25 | 1999-09-07 | Seiko Epson Corp | 薄膜デバイスの転写方法、薄膜デバイス、薄膜集積回路装置、アクティブマトリクス基板、液晶表示装置および電子機器 |
-
1999
- 1999-12-03 JP JP34538399A patent/JP2001168707A/ja active Pending
-
2000
- 2000-12-01 US US09/726,430 patent/US6700405B1/en not_active Expired - Fee Related
- 2000-12-04 EP EP00403396A patent/EP1111791A1/en not_active Withdrawn
Cited By (84)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100437841B1 (ko) * | 2002-01-02 | 2004-06-30 | 주식회사 하이닉스반도체 | 반가산기 회로 |
| US9425273B2 (en) | 2006-03-09 | 2016-08-23 | Tela Innovations, Inc. | Semiconductor chip including integrated circuit including at least five gate level conductive structures having particular spatial and electrical relationship and method for manufacturing the same |
| US9711495B2 (en) | 2006-03-09 | 2017-07-18 | Tela Innovations, Inc. | Oversized contacts and vias in layout defined by linearly constrained topology |
| US10230377B2 (en) | 2006-03-09 | 2019-03-12 | Tela Innovations, Inc. | Circuitry and layouts for XOR and XNOR logic |
| US10217763B2 (en) | 2006-03-09 | 2019-02-26 | Tela Innovations, Inc. | Semiconductor chip having region including gate electrode features of rectangular shape on gate horizontal grid and first-metal structures of rectangular shape on at least eight first-metal gridlines of first-metal vertical grid |
| US10186523B2 (en) | 2006-03-09 | 2019-01-22 | Tela Innovations, Inc. | Semiconductor chip having region including gate electrode features formed in part from rectangular layout shapes on gate horizontal grid and first-metal structures formed in part from rectangular layout shapes on at least eight first-metal gridlines of first-metal vertical grid |
| US10141334B2 (en) | 2006-03-09 | 2018-11-27 | Tela Innovations, Inc. | Semiconductor chip including region having rectangular-shaped gate structures and first-metal structures |
| US8823062B2 (en) | 2006-03-09 | 2014-09-02 | Tela Innovations, Inc. | Integrated circuit with offset line end spacings in linear gate electrode level |
| US10141335B2 (en) | 2006-03-09 | 2018-11-27 | Tela Innovations, Inc. | Semiconductor CIP including region having rectangular-shaped gate structures and first metal structures |
| US8839175B2 (en) | 2006-03-09 | 2014-09-16 | Tela Innovations, Inc. | Scalable meta-data objects |
| US9230910B2 (en) | 2006-03-09 | 2016-01-05 | Tela Innovations, Inc. | Oversized contacts and vias in layout defined by linearly constrained topology |
| US9917056B2 (en) | 2006-03-09 | 2018-03-13 | Tela Innovations, Inc. | Coarse grid design methods and structures |
| US9905576B2 (en) | 2006-03-09 | 2018-02-27 | Tela Innovations, Inc. | Semiconductor chip including region having rectangular-shaped gate structures and first metal structures |
| US9859277B2 (en) | 2006-03-09 | 2018-01-02 | Tela Innovations, Inc. | Methods, structures, and designs for self-aligning local interconnects used in integrated circuits |
| US9754878B2 (en) | 2006-03-09 | 2017-09-05 | Tela Innovations, Inc. | Semiconductor chip including a chip level based on a layout that includes both regular and irregular wires |
| US9741719B2 (en) | 2006-03-09 | 2017-08-22 | Tela Innovations, Inc. | Methods, structures, and designs for self-aligning local interconnects used in integrated circuits |
| US9425145B2 (en) | 2006-03-09 | 2016-08-23 | Tela Innovations, Inc. | Oversized contacts and vias in layout defined by linearly constrained topology |
| US9673825B2 (en) | 2006-03-09 | 2017-06-06 | Tela Innovations, Inc. | Circuitry and layouts for XOR and XNOR logic |
| US8921896B2 (en) | 2006-03-09 | 2014-12-30 | Tela Innovations, Inc. | Integrated circuit including linear gate electrode structures having different extension distances beyond contact |
| US8921897B2 (en) | 2006-03-09 | 2014-12-30 | Tela Innovations, Inc. | Integrated circuit with gate electrode conductive structures having offset ends |
| US8946781B2 (en) | 2006-03-09 | 2015-02-03 | Tela Innovations, Inc. | Integrated circuit including gate electrode conductive structures with different extension distances beyond contact |
| US9240413B2 (en) | 2006-03-09 | 2016-01-19 | Tela Innovations, Inc. | Methods, structures, and designs for self-aligning local interconnects used in integrated circuits |
| US8952425B2 (en) | 2006-03-09 | 2015-02-10 | Tela Innovations, Inc. | Integrated circuit including at least four linear-shaped conductive structures having extending portions of different length |
| US9589091B2 (en) | 2006-03-09 | 2017-03-07 | Tela Innovations, Inc. | Scalable meta-data objects |
| US9009641B2 (en) | 2006-03-09 | 2015-04-14 | Tela Innovations, Inc. | Circuits with linear finfet structures |
| US9035359B2 (en) | 2006-03-09 | 2015-05-19 | Tela Innovations, Inc. | Semiconductor chip including region including linear-shaped conductive structures forming gate electrodes and having electrical connection areas arranged relative to inner region between transistors of different types and associated methods |
| US9443947B2 (en) | 2006-03-09 | 2016-09-13 | Tela Innovations, Inc. | Semiconductor chip including region having integrated circuit transistor gate electrodes formed by various conductive structures of specified shape and position and method for manufacturing the same |
| US9425272B2 (en) | 2006-03-09 | 2016-08-23 | Tela Innovations, Inc. | Semiconductor chip including integrated circuit including four transistors of first transistor type and four transistors of second transistor type with electrical connections between various transistors and methods for manufacturing the same |
| US9336344B2 (en) | 2006-03-09 | 2016-05-10 | Tela Innovations, Inc. | Coarse grid design methods and structures |
| US9633987B2 (en) | 2007-03-05 | 2017-04-25 | Tela Innovations, Inc. | Integrated circuit cell library for multiple patterning |
| US10074640B2 (en) | 2007-03-05 | 2018-09-11 | Tela Innovations, Inc. | Integrated circuit cell library for multiple patterning |
| US8966424B2 (en) | 2007-03-07 | 2015-02-24 | Tela Innovations, Inc. | Methods for cell phasing and placement in dynamic array architecture and implementation of the same |
| US9424387B2 (en) | 2007-03-07 | 2016-08-23 | Tela Innovations, Inc. | Methods for cell phasing and placement in dynamic array architecture and implementation of the same |
| US9910950B2 (en) | 2007-03-07 | 2018-03-06 | Tela Innovations, Inc. | Methods for cell phasing and placement in dynamic array architecture and implementation of the same |
| US9595515B2 (en) | 2007-03-07 | 2017-03-14 | Tela Innovations, Inc. | Semiconductor chip including integrated circuit defined within dynamic array section |
| US8756551B2 (en) | 2007-08-02 | 2014-06-17 | Tela Innovations, Inc. | Methods for designing semiconductor device with dynamic array section |
| US8759882B2 (en) | 2007-08-02 | 2014-06-24 | Tela Innovations, Inc. | Semiconductor device with dynamic array sections defined and placed according to manufacturing assurance halos |
| US10734383B2 (en) | 2007-10-26 | 2020-08-04 | Tela Innovations, Inc. | Methods, structures, and designs for self-aligning local interconnects used in integrated circuits |
| US10461081B2 (en) | 2007-12-13 | 2019-10-29 | Tel Innovations, Inc. | Super-self-aligned contacts and method for making the same |
| US9281371B2 (en) | 2007-12-13 | 2016-03-08 | Tela Innovations, Inc. | Super-self-aligned contacts and method for making the same |
| US9818747B2 (en) | 2007-12-13 | 2017-11-14 | Tela Innovations, Inc. | Super-self-aligned contacts and method for making the same |
| US8951916B2 (en) | 2007-12-13 | 2015-02-10 | Tela Innovations, Inc. | Super-self-aligned contacts and method for making the same |
| US9202779B2 (en) | 2008-01-31 | 2015-12-01 | Tela Innovations, Inc. | Enforcement of semiconductor structure regularity for localized transistors and interconnect |
| US9530734B2 (en) | 2008-01-31 | 2016-12-27 | Tela Innovations, Inc. | Enforcement of semiconductor structure regularity for localized transistors and interconnect |
| US10020321B2 (en) | 2008-03-13 | 2018-07-10 | Tela Innovations, Inc. | Cross-coupled transistor circuit defined on two gate electrode tracks |
| US8836045B2 (en) | 2008-03-13 | 2014-09-16 | Tela Innovations, Inc. | Cross-coupled transistor circuit having diffusion regions of common node on opposing sides of same gate electrode track |
| US9081931B2 (en) | 2008-03-13 | 2015-07-14 | Tela Innovations, Inc. | Cross-coupled transistor circuit having diffusion regions of common node on opposing sides of same gate electrode track and gate node connection through single interconnect layer |
| US10727252B2 (en) | 2008-03-13 | 2020-07-28 | Tela Innovations, Inc. | Semiconductor chip including integrated circuit having cross-coupled transistor configuration and method for manufacturing the same |
| US10658385B2 (en) | 2008-03-13 | 2020-05-19 | Tela Innovations, Inc. | Cross-coupled transistor circuit defined on four gate electrode tracks |
| US8816402B2 (en) | 2008-03-13 | 2014-08-26 | Tela Innovations, Inc. | Integrated circuit including cross-coupled transistors having gate electrodes formed within gate level feature layout channels with gate level feature layout channel including single transistor |
| US10651200B2 (en) | 2008-03-13 | 2020-05-12 | Tela Innovations, Inc. | Cross-coupled transistor circuit defined on three gate electrode tracks |
| US9536899B2 (en) | 2008-03-13 | 2017-01-03 | Tela Innovations, Inc. | Semiconductor chip including integrated circuit having cross-coupled transistor configuration and method for manufacturing the same |
| US9245081B2 (en) | 2008-03-13 | 2016-01-26 | Tela Innovations, Inc. | Semiconductor chip including digital logic circuit including at least nine linear-shaped conductive structures collectively forming gate electrodes of at least six transistors with some transistors forming cross-coupled transistor configuration and associated methods |
| US8835989B2 (en) | 2008-03-13 | 2014-09-16 | Tela Innovations, Inc. | Integrated circuit including cross-coupled transistors having gate electrodes formed within gate level feature layout channels with gate electrode placement specifications |
| US9117050B2 (en) | 2008-03-13 | 2015-08-25 | Tela Innovations, Inc. | Integrated circuit including cross-coupled transistors having gate electrodes formed within gate level feature layout channels with gate contact position and offset specifications |
| US9208279B2 (en) | 2008-03-13 | 2015-12-08 | Tela Innovations, Inc. | Semiconductor chip including digital logic circuit including linear-shaped conductive structures having electrical connection areas located within inner region between transistors of different type and associated methods |
| US9213792B2 (en) | 2008-03-13 | 2015-12-15 | Tela Innovations, Inc. | Semiconductor chip including digital logic circuit including at least six transistors with some transistors forming cross-coupled transistor configuration and associated methods |
| US8847329B2 (en) | 2008-03-13 | 2014-09-30 | Tela Innovations, Inc. | Cross-coupled transistor circuit defined having diffusion regions of common node on opposing sides of same gate electrode track with at least two non-inner positioned gate contacts |
| US8847331B2 (en) | 2008-03-13 | 2014-09-30 | Tela Innovations, Inc. | Semiconductor chip including region having cross-coupled transistor configuration with offset electrical connection areas on gate electrode forming conductive structures and at least two different inner extension distances of gate electrode forming conductive structures |
| US9871056B2 (en) | 2008-03-13 | 2018-01-16 | Tela Innovations, Inc. | Semiconductor chip including integrated circuit having cross-coupled transistor configuration and method for manufacturing the same |
| US8853793B2 (en) | 2008-03-13 | 2014-10-07 | Tela Innovations, Inc. | Integrated circuit including gate electrode level region including cross-coupled transistors having gate contacts located over inner portion of gate electrode level region and offset gate level feature line ends |
| US8872283B2 (en) | 2008-03-13 | 2014-10-28 | Tela Innovations, Inc. | Integrated circuit including cross-coupled transistors having gate electrodes formed within gate level feature layout channels with shared diffusion regions on opposite sides of two-transistor-forming gate level feature |
| US8866197B2 (en) | 2008-03-13 | 2014-10-21 | Tela Innovations, Inc. | Integrated circuit including cross-coupled transistors having gate electrodes formed within gate level feature layout channels with at least two gate electrodes electrically connected to each other through another transistor forming gate level feature |
| US8853794B2 (en) | 2008-03-13 | 2014-10-07 | Tela Innovations, Inc. | Integrated circuit within semiconductor chip including cross-coupled transistor configuration |
| US8759985B2 (en) | 2008-03-27 | 2014-06-24 | Tela Innovations, Inc. | Methods for multi-wire routing and apparatus implementing same |
| US9779200B2 (en) | 2008-03-27 | 2017-10-03 | Tela Innovations, Inc. | Methods for multi-wire routing and apparatus implementing same |
| US9390215B2 (en) | 2008-03-27 | 2016-07-12 | Tela Innovations, Inc. | Methods for multi-wire routing and apparatus implementing same |
| US9122832B2 (en) | 2008-08-01 | 2015-09-01 | Tela Innovations, Inc. | Methods for controlling microloading variation in semiconductor wafer layout and fabrication |
| KR20120028315A (ko) * | 2009-04-30 | 2012-03-22 | 텔라 이노베이션스, 인코포레이티드 | Ｘｏｒ 및 ｘｎｏｒ 로직을 위한 회로 및 레이아웃 |
| JP2016054529A (ja) * | 2009-04-30 | 2016-04-14 | テラ イノヴェイションズ インコーポレイテッド | Ｘｏｒ及びｘｎｏｒロジックの回路及びレイアウト |
| JP2014222951A (ja) * | 2009-04-30 | 2014-11-27 | テラ イノヴェイションズ インコーポレイテッド | Ｘｏｒ及びｘｎｏｒロジックの回路及びレイアウト |
| KR101717456B1 (ko) * | 2009-04-30 | 2017-03-17 | 텔라 이노베이션스, 인코포레이티드 | Ｘｏｒ 및 ｘｎｏｒ 로직을 위한 회로 및 레이아웃 |
| KR101714337B1 (ko) * | 2009-04-30 | 2017-03-08 | 텔라 이노베이션스, 인코포레이티드 | Ｘｏｒ 및 ｘｎｏｒ 로직을 위한 회로 및 레이아웃 |
| JP2012525774A (ja) * | 2009-04-30 | 2012-10-22 | テラ イノヴェイションズ インコーポレイテッド | Ｘｏｒ及びｘｎｏｒロジックの回路及びレイアウト |
| KR101678833B1 (ko) * | 2009-04-30 | 2016-11-23 | 텔라 이노베이션스, 인코포레이티드 | Ｘｏｒ 및 ｘｎｏｒ 로직을 위한 회로 및 레이아웃 |
| JP2017069981A (ja) * | 2009-04-30 | 2017-04-06 | テラ イノヴェイションズ インコーポレイテッド | Ｘｏｒ及びｘｎｏｒロジックの回路及びレイアウト |
| KR20160075788A (ko) * | 2009-04-30 | 2016-06-29 | 텔라 이노베이션스, 인코포레이티드 | Ｘｏｒ 및 ｘｎｏｒ 로직을 위한 회로 및 레이아웃 |
| KR20160136459A (ko) * | 2009-04-30 | 2016-11-29 | 텔라 이노베이션스, 인코포레이티드 | Ｘｏｒ 및 ｘｎｏｒ 로직을 위한 회로 및 레이아웃 |
| US10446536B2 (en) | 2009-05-06 | 2019-10-15 | Tela Innovations, Inc. | Cell circuit and layout with linear finfet structures |
| US9563733B2 (en) | 2009-05-06 | 2017-02-07 | Tela Innovations, Inc. | Cell circuit and layout with linear finfet structures |
| US9530795B2 (en) | 2009-10-13 | 2016-12-27 | Tela Innovations, Inc. | Methods for cell boundary encroachment and semiconductor devices implementing the same |
| US9269702B2 (en) | 2009-10-13 | 2016-02-23 | Tela Innovations, Inc. | Methods for cell boundary encroachment and layouts implementing the same |
| US9704845B2 (en) | 2010-11-12 | 2017-07-11 | Tela Innovations, Inc. | Methods for linewidth modification and apparatus implementing the same |
| US9159627B2 (en) | 2010-11-12 | 2015-10-13 | Tela Innovations, Inc. | Methods for linewidth modification and apparatus implementing the same |
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