JP2017069981A - Xor及びxnorロジックの回路及びレイアウト - Google Patents
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Abstract
【課題】改良されたXOR及びXNORロジックの回路及びレイアウトを提供する。【解決手段】XOR回路は、第2の入力ノードによって制御されるパスゲートを備える。そのパスゲートは、制御されたとき、第1の入力ノードに存在するロジック状態のバージョンを出力ノードに通すように接続されている。伝送ゲートが、第1の入力ノードによって制御される。その伝送ゲートは、制御されたときに、第2の入力ノードに存在するロジック状態のバージョンを出力ノードに通すように接続されている。プルアップロジックが、第1及び第2の入力ノードの両方によって制御される。そのプルアップロジックは、第1及び第2の入力ノードの両方がハイのときに、出力ノードをロウに駆動するように接続されている。【選択図】図3A
Description
本発明は、XOR及びXNORロジックの回路及びレイアウトに関する。
高性能及び小ダイ・サイズの要求は、2年ごとに約50%ずつ、回路チップ面積を縮小させるよう半導体産業を牽引する。チップ面積の縮小は、新しい技術へ移行するための経済的利益を提供する。50%のチップ面積の縮小は、25%〜30%のフィーチャーサイズ(feature size)の縮小によって達成される。フィーチャーサイズ(加工寸法)の縮小は、製造装置及び材料の改良によって可能になる。例えば、リソグラフィックプロセス(lithographic process)の改良は、小フィーチャーサイズの達成を可能にしてきたが、一方、化学機械研磨(CMP)の改良は、相互接続層の多層化を部分的に可能にしてきた。
リソグラフィ(lithography)の発展において、最小フィーチャーサイズが、フィーチャー形状を露光するのに使用される光源の波長に近づくにつれ、隣り合うフィーチャー間で意図しない相互作用が起こる。今日、最小フィーチャーサイズは、45nm(ナノメートル)未満まで縮小されているが、一方、リソグラフィプロセスで使用される光源の波長は、193nmに留まっている。最小フィーチャーサイズとリソグラフィプロセスで使用される光源の波長との間の差は、リソグラフィックギャップとして定義される。リソグラフィックギャップが大きくなるにつれ、リソグラフィプロセスの分解能が減少する。
マスク上の各形状が光と相互作用して干渉縞が発生する。隣接した形状からの干渉縞は、建設的又は破壊的な干渉を生成しうる。建設的な干渉の場合では、望ましくない形状が偶然に生成されるかもしれない。破壊的な干渉の場合では、必要な形状が偶然に除去されるかもしれない。どちらの場合も、意図したものとは違う態様で特定の形状がプリントされ、デバイスの不具合を起こすおそれがある。光学近接効果補正(OPC)のような補正方法は、要求どおりにプリント形状が作成されるように、隣接する形状からの影響を予測してマスクを修正する試みである。光相互作用の予測性の品質は、プロセス図形が縮小されるにつれ、かつ光相互作用がより複雑になるにつれ、下がっている。
上記の観点から、半導体デバイスのフィーチャーサイズの縮小の方向へ技術が発展し続けるにしたがって、リソグラフィックギャップの管理を改善することができる回路設計及びレイアウトの改良のための解決策が求められている。
一実施形態において、排他的論理和(XOR)ロジック回路が開示されている。そのXORロジック回路は、第1の入力ノード、第2の入力ノード、及び出力ノードを具備する。第2の入力ノードに存在するロジック状態によって制御されるように、パスゲートが接続されている。そのパスゲートは、第2の入力ノードに存在するロジック状態によって伝送するように制御されたとき、第1の入力ノードに存在するロジック状態の1つのバージョン(version)を出力ノードに通すように接続されている。第1の入力ノードに存在するロジック状態によって制御されるように、伝送ゲートが接続されている。その伝送ゲートは、第1の入力ノードに存在するロジック状態によって伝送するように制御されたときに、第2の入力ノードに存在するロジック状態の1つのバージョンを出力ノードに通すように接続されている。第1の入力ノードに存在するロジック状態と第2の入力ノードに存在するロジック状態の両方によって制御されるように、プルアップロジックが接続されている。そのプルアップロジックは、第1の入力ノードに存在するロジック状態と第2の入力ノードに存在するロジック状態の両方がハイ(high)のときに、出力ノードに存在する状態をロウ(low)に駆動(drive)するように接続されている。
一実施形態において、排他的論理和(XOR)ロジック回路のレイアウトが開示されている。そのXORロジック回路レイアウトは、6つのPMOSトランジスタと5つのNMOSトランジスタとを具備する。その5つのNMOSトランジスタは、それぞれ、6つのPMOSトランジスタのうちの5つとペアになっており、NMOS及びPMOSトランジスタの各ペアは、5つのゲート電極トラックの各1つに沿って配置された連続的なゲート電極構造を共有するように画定される。6つのPMOSトランジスタの6番目は、6番目のゲート電極トラックに沿って配置されたゲート電極構造によって画定され、その6番目のPMOSトランジスタはその6番目のゲート電極トラックを、排他的論理和ロジック回路レイアウト内の他のトランジスタと共有していない。6つのゲート電極トラックは、お互いに平行に配向している。
一実施形態において、排他的否定論理和(XNOR)ロジック回路が開示されている。そのXNORロジック回路は、第1の入力ノード、第2の入力ノード、及び出力ノードを具備する。第2の入力ノードに存在するロジック状態によって制御されるように、パスゲートが接続されている。そのパスゲートは、第2の入力ノードに存在するロジック状態によって伝送するように制御されたとき、第1の入力ノードに存在するロジック状態の1つのバージョン(version)を出力ノードに通すように接続されている。第1の入力ノードに存在するロジック状態によって制御されるように、伝送ゲートが接続されている。その伝送ゲートは、第1の入力ノードに存在するロジック状態によって伝送するように制御されたときに、第2の入力ノードに存在するロジック状態の1つのバージョンを出力ノードに通すように接続されている。第1の入力ノードに存在するロジック状態と第2の入力ノードに存在するロジック状態の両方によって制御されるように、プルダウンロジックが接続されている。そのプルダウンロジックは、第1の入力ノードに存在するロジック状態と第2の入力ノードに存在するロジック状態の両方がロウ(low)のときに、出力ノードに存在する状態をハイ(high)に駆動(drive)するように接続されている。
一実施形態において、排他的否定論理和(XNOR)ロジック回路のレイアウトが開示されている。そのXNORロジック回路レイアウトは、5つのPMOSトランジスタと6つのNMOSトランジスタとを具備する。その5つのPMOSトランジスタは、それぞれ、6つのNMOSトランジスタのうちの5つとペアになっており、PMOS及びNMOSトランジスタの各ペアは、5つのゲート電極トラックの各1つに沿って配置された連続的なゲート電極構造を共有するように画定される。6つのNMOSトランジスタの6番目は、6番目のゲート電極トラックに沿って配置されたゲート電極構造によって画定され、その6番目のNMOSトランジスタはその6番目のゲート電極トラックを、排他的否定論理和ロジック回路レイアウト内の他のトランジスタと共有していない。6つのゲート電極トラックは、お互いに平行に配向している。
本発明の他の態様及び長所は、本発明の実施例として示された添付図面を組み合わせて、後述の詳細な説明からより明らかになるであろう。
以下の説明において、本発明の十分な理解を提供するために多くの詳細な説明が記載される。しかし、これらの詳細な説明のいくつか又はすべてがなくても本発明が実施されうることが当業者にとって明らかであろう。他の例では、本発明を不必要に不明瞭にしないために、周知のプロセスオペレーションは詳細に説明されていない。
(従来のXOR回路)
図1Aは、従来のXORロジックゲート回路(以下、「XOR100」)を示す。XOR100は、2つの入力A及びBと、1つの出力Qを有する。入力Aはノード101に供給される。入力Bはノード102に供給される。出力Qはノード105から供給される。図1B〜図1Eは、XOR100の状態表を示す。図1B〜図1Eに示されているように、XOR100は、入力A及びBの種々の状態組み合わせに対して出力Qの適当な状態を提供する。
図1Aは、従来のXORロジックゲート回路(以下、「XOR100」)を示す。XOR100は、2つの入力A及びBと、1つの出力Qを有する。入力Aはノード101に供給される。入力Bはノード102に供給される。出力Qはノード105から供給される。図1B〜図1Eは、XOR100の状態表を示す。図1B〜図1Eに示されているように、XOR100は、入力A及びBの種々の状態組み合わせに対して出力Qの適当な状態を提供する。
図1Aに示されているように、入力Aを受け取るノード101は、PMOSトランジスタ117のゲートと、NMOSトランジスタ120のゲートに接続されている。ノード101は、また、インバータ110の入力に接続されている。インバータ110の出力は、ノード103に接続されている。ノード103は、PMOSトランジスタ113のゲートと、NMOSトランジスタ116のゲートに接続されている。
ノード102は、PMOSトランジスタ114のゲートと、NMOSトランジスタ119のゲートに接続されている。ノード102は、また、インバータ111の入力に接続されている。インバータ111の出力は、ノード104に接続されている。ノード104は、NMOSトランジスタ115のゲートと、PMOSトランジスタ118のゲートに接続されている。
PMOSトランジスタ113及び114は、電源(VDD)と、XOR100の出力Qを供給するノード105の間で直列に接続されている。NMOSトランジスタ115及び116は、ノード105と基準接地電位(GND)の間で直列に接続されている。PMOSトランジスタ117及び118は、電源(VDD)とノード105の間で直列に接続されている。NMOSトランジスタ119及び120は、ノード105と基準接地電位(GND)の間で直列に接続されている。
上記に基づいて、従来のXOR100は、2組のプルアップロジックを具備し、第1組はPMOSトランジスタ113及び114で画定され、第2組はPMOSトランジスタ117及び118で画定される。また、XOR100は、2組のプルダウンロジックを具備し、第1組はNMOSトランジスタ115及び116で画定され、第2組はNMOSトランジスタ119及び120で画定される。プルアップロジック及びプルダウンロジックの各組は、入力Aのバージョンと入力Bのバージョンの両方によって制御される。したがって、入力A及びBに基づいて、従来のXOR100の回路は、プルアップロジックのいずれかの組、またはプルダウンロジックのいずれかの組の使用によって、出力Qをハイ又はロウのいずれかに駆動するように画定される。
さらに、当然のことながら、インバータ110及び111のそれぞれは、1つのPMOSトランジスタと1つのNMOSトランジスタを具備する。図1Gは、従来技術によるインバータ構成例を示す。このインバータは、入力信号Aを受け取り、出力信号Qを生成する。このインバータは、入力信号Aによって制御されるように接続されたゲートと、電源(VDD)に接続された第1端子と、出力信号Qを供給するように接続された第2端子とを有するPMOSトランジスタ192を具備する。このインバータは、入力信号Aを受け取り、出力信号Qを生成する。このインバータは、また、入力信号Aによって制御されるように接続されたゲートと、出力信号Qを供給するように接続された第1端子と、基準接地電位(GND)に接続された第2端子とを有するNMOSトランジスタ193を具備する。このインバータの入力Aがハイのとき出力はロウになり、逆もまた同様である。1つのPMOSトランジスタと1つのNMOSトランジスタを備える各インバータに基づいて、当然のことながら、従来のXOR100は、全部で6つのPMOSトランジスタと、6つのNMOSトランジスタを具備する。
図1Fは、本発明の一実施形態によるXOR100のレイアウトを示す。XOR100のレイアウトは、ここで説明されるように、制限的ゲートレベル・レイアウト・アーキテクチャに従って画定される。図1Aに関して前述した種々のPMOS及びNMOSトランジスタは、図1Fにおいて対応して符号付けされている。図1Aに関して前述した種々のノードもまた、図1Fにおいて対応して符号付けされている。PMOSトランジスタ118及びNMOSトランジスタ119のゲート電極は、エンドツーエンド(end-to-end、端から端までの)スペース195によってそれらがゲートレベル内で分離されるような同一線上(co-linear)で画定される。また、PMOSトランジスタ114及びNMOSトランジスタ115のゲート電極は、エンドツーエンド(end-to-end、端から端までの)スペース196によってそれらがゲートレベル内で分離されるような同一線上(co-linear)で画定される。
制限的ゲートレベル・アーキテクチャを使用して6つのゲート電極トラック内で従来のXOR100をレイアウトするために、XOR100のゲートレベル内で、少なくとも2つのゲート電極のエンドツーエンド・スペース(例えば、195及び196)を有することが必要であることが理解されるべきである。このようなエンドツーエンド・ゲート電極スペースは、最小エンドツーエンド・スペースサイズを必要とする利用可能なデザインルールに従って画定される。したがって、当然のことながら、エンドツーエンド・ゲート電極スペースの存在は、P型及びN型拡散領域が、エンドツーエンド・ゲート電極スペースが無い場合に必要とされるよりもさらに離れて分離されるべきことを必要とし、それにより、より大きい全体セル高さを必要とする。
(XORの回路及びレイアウトの実施形態)
図3Aは、本発明の一実施形態によるXORロジックゲート回路300(以下、「XOR300」)を示す。XOR300は、2つの入力A及びBと、1つの出力Qを具備する。入力Aはノード301に供給される。入力Bはノード302に供給される。出力Qはノード307から供給される。図3B〜図3Eは、本発明の一実施形態によるXOR300の状態表を示す。図3B〜図3Eに示されているように、XOR300は、入力A及びBの種々の状態組み合わせに対して出力Qの適当な状態を提供する。
図3Aは、本発明の一実施形態によるXORロジックゲート回路300(以下、「XOR300」)を示す。XOR300は、2つの入力A及びBと、1つの出力Qを具備する。入力Aはノード301に供給される。入力Bはノード302に供給される。出力Qはノード307から供給される。図3B〜図3Eは、本発明の一実施形態によるXOR300の状態表を示す。図3B〜図3Eに示されているように、XOR300は、入力A及びBの種々の状態組み合わせに対して出力Qの適当な状態を提供する。
図3Aに示されているように、入力Aを受け取るノード301は、インバータ310の入力とPMOSトランジスタ314のゲートの両方に接続されている。入力Bを受け取るノード302は、インバータ311の入力に接続されている。インバータ310の出力は、ノード303に接続されている。ノード303は、1)NMOSトランジスタ312の第1端子、2)PMOSトランジスタ316のゲート、3)NMOSトランジスタ313のゲートに接続されている。インバータ311の出力はノード304に接続されている。ノード304は、1)NMOSトランジスタ312のゲート、2)PMOSトランジスタ315のゲート、3)NMOSトランジスタ313の第1端子、及び4)PMOSトランジスタ314の第1端子に接続されている。
ノード305は、1)NMOSトランジスタ312の第2端子、2)NMOSトランジスタ313の第2端子、3)PMOSトランジスタ314の第2端子、4)PMOSトランジスタ316の第2端子のそれぞれに接続されている。PMOSトランジスタ315の第1端子は電源(VDD)に接続されている。PMOSトランジスタ315の第2端子は、PMOSトランジスタ316の第1端子に接続されているノード306に接続されている。ノード305はインバータ317の入力に接続されている。インバータ317の出力は、XOR300の出力Qを提供するノード307に接続されている。
図3B〜3Eの状態表は、入力A及びBに異なる状態組み合わせを適用した場合のXOR300の種々のノード(ノード301からノード307まで)の異なる状態を示す。インバータ310、311、及び317のそれぞれは、1つのPMOSトランジスタと1つのNMOSトランジスタを具備する。したがって、全部で6つのPMOSトランジスタと6つのNMOSトランジスタを具備する従来のXOR100と比較して、XOR300は、全部で6つのPMOSトランジスタと5つのNMOSトランジスタを具備し、それによって1つのNMOSトランジスタを節約している。
図3B〜図3Eに示すように、2入力XOR300は、入力A及びBの4つの固有の組み合わせを処理するように規定される。特に、NMOSトランジスタ313及びPMOSトランジスタ314は、ともに、入力Aによって制御される伝送ゲート350を画定する。入力Aの状態がロウのとき、すなわち論理0のとき、伝送ゲート350は、出力Qの状態の制御に貢献して出力Qの状態が入力Bの状態に一致する。NMOSトランジスタ312は、入力Bによって制御されるパスゲート360を画定する。入力Bの状態がロウのとき、すなわち論理0のとき、パスゲート360は、出力Qの状態の制御に貢献して出力Qの状態が入力Aの状態に一致する。
PMOSトランジスタ315及び316は、ともに、入力A及びBの両方によって制御されるプルアップロジック370を画定する。入力Aの状態と入力Bの状態の両方がハイのとき、すなわち論理1のとき、伝送ゲート350とパスゲート360の両方がディセーブル(disabled、不能)になり、プルアップロジック370が出力Qの状態を制御し、出力Qの状態がロウ、すなわち論理0、になる。入力A及びBの状態のどちらかがロウのとき、すなわち論理0のとき、プルアップロジック370はディセーブルになる。
XOR300は、以下のいずれかで規定される:
・入力Bによって制御されるパスゲート360によって、入力Aの状態のバージョンを出力Qに通過させる、
・入力Aによって制御される伝送ゲート350によって、入力Bの状態のバージョンを出力Qへ通過させる、または
・入力A及びBの両方の制御のもと、プルアップロジック370によって出力Qの状態をロウに駆動する。
・入力Bによって制御されるパスゲート360によって、入力Aの状態のバージョンを出力Qに通過させる、
・入力Aによって制御される伝送ゲート350によって、入力Bの状態のバージョンを出力Qへ通過させる、または
・入力A及びBの両方の制御のもと、プルアップロジック370によって出力Qの状態をロウに駆動する。
上記のように、XORロジック回路300は、第1の入力Aノード301、第2の入力Bノード302、及び出力Qノード307を具備する。パスゲート360は、第2の入力ノード302に存在するロジック状態によって制御されるように接続される。パスゲート360は、第2の入力ノード302に存在するロジック状態によって伝送するように制御されたときに、第1の入力ノード301に存在するロジック状態のバージョンを出力ノード307へ通過させるように接続される。伝送ゲート350は、第1の入力ノード301に存在するロジック状態によって制御されるように接続される。伝送ゲート350は、第1の入力ノード301に存在するロジック状態によって伝送するように制御されたときに、第2の入力ノード302に存在するロジック状態のバージョンを出力ノード307へ通過させるように接続される。プルアップロジック370は、第1の入力ノード301に存在するロジック状態と第2の入力ノード302に存在するロジック状態の両方によって制御されるように接続される。プルアップロジック370は、第1の入力ノード301に存在するロジック状態と第2の入力ノード302に存在するロジック状態の両方がハイのときに、出力ノード307に存在する状態をロウに駆動するように接続される。
図3Fは、本発明の一実施形態によるXOR300のレイアウトを示す。一実施形態では、XOR300のレイアウトは、本明細書で説明されるように、制限的ゲートレベルレイアウトアーキテクチャに基づいて画定される。インバータ310は、単一のゲート電極トラック380に沿って画定された連続的なゲート電極構造310Gを共有するPMOSトランジスタ310PとNMOSトランジスタ310Nによって画定される。インバータ311は、単一のゲート電極トラック384に沿って画定された連続的なゲート電極構造311Gを共有するPMOSトランジスタ311PとNMOSトランジスタ311Nによって画定される。インバータ317は、単一のゲート電極トラック385に沿って画定された連続的なゲート電極構造317Gを共有するPMOSトランジスタ317PとNMOSトランジスタ317Nによって画定される。
プルアップロジック370のPMOSトランジスタ315とパスゲート360のNMOSトランジスタ312は、単一ゲート電極トラック381に沿って画定される連続的なゲート電極構造381Gを共有する。プルアップロジック370のPMOSトランジスタ316と伝送ゲート350のNMOSトランジスタ313は、単一ゲート電極トラック382に沿って画定される連続的なゲート電極構造382Gを共有する。伝送ゲート350のPMOSトランジスタ314は、単一ゲート電極トラック383に沿って画定される。ノード301〜307は、図3Aに示されるような種々のトランジスタ間の接続を行うように、XOR300レイアウト内で、コンタクト、相互接続構造(M1,M2)、及びヴィア(Via1)の種々の組み合わせによって画定される。
当然のことながら、XOR300のレイアウトは、制限的ゲート電極アーキテクチャによって画定されたときに、6つの隣接するゲート電極トラック(380〜385)を使用して画定される。一実施形態では、6つの隣接するゲート電極トラック(380〜385)は、均一に離間されている。しかし、他の実施形態では、6つの隣接するゲート電極トラック(380〜385)を離間させるために、異なる垂直方向スペースを使用することができる。また、当然のことながら、XOR300のレイアウトは、制限的ゲート電極アーキテクチャによって画定されたときに、対向するゲート電極ライン端の配置を必要としない。言い換えれば、XOR300レイアウト内の任意のゲート電極トラックに沿ってエンドツーエンド(end-to-end)に置かれたゲート電極構造がない。したがって、ゲート電極フィーチャー間のエンドツーエンドスペースを製造することに関連したリソグラフィの困難性が回避される。
また、P型拡散領域及びN型拡散領域の間に任意のゲート電極トラックに沿って置かれたエンドツーエンド・ゲート電極スペースが存在しないので、P型及びN型拡散領域間の垂直方向のレイアウトスペースを、エンドツーエンド・ゲート電極スペースの配置/製造に関連したデザインルールによって規定されるような、最小サイズ要求に従う必要がない。したがって、ある実施形態において必要であれば、P型及びN型拡散領域間のスペースをより近づけることにより、XOR300レイアウトの全体のセル高さ、すなわちVDD及びGND間の垂直方向距離を減らすことができる。
さらに、図3A及び図3Fの実施例は、PMOSトランジスタ315のゲートが第2の入力インバータ311の出力に接続され、PMOSトランジスタ316のゲートが第1の入力インバータ310の出力に接続さるように画定されたプルアップロジック370を示すが、当然のことながら、PMOSトランジスタ315及び316の積み重ねを逆にすることが可能である。とくに、一実施形態では、プルアップロジック370は、PMOSトランジスタ315が第1の入力インバータ310の出力に接続され、PMOSトランジスタ316のゲートが第2の入力インバータ311の出力に接続されるように画定される。
(XNOR回路及びレイアウトの実施形態)
図2Aは、本発明の一実施形態によるXNORロジックゲート回路200(以下、「XNOR200」)を示す。XNOR200は、2つの入力A及びBと1つの出力Qを具備する。入力Aはノード201に供給される。入力Bはノード202に供給される。出力Qはノード207から供給される。図2B〜図2Eは、本発明の一実施形態によるXNOR200の状態表を示す。図2B〜図2Eに示されているように、XNOR200は、入力A及びBの種々の状態組み合わせに対して出力Qの適当な状態を提供する。
図2Aは、本発明の一実施形態によるXNORロジックゲート回路200(以下、「XNOR200」)を示す。XNOR200は、2つの入力A及びBと1つの出力Qを具備する。入力Aはノード201に供給される。入力Bはノード202に供給される。出力Qはノード207から供給される。図2B〜図2Eは、本発明の一実施形態によるXNOR200の状態表を示す。図2B〜図2Eに示されているように、XNOR200は、入力A及びBの種々の状態組み合わせに対して出力Qの適当な状態を提供する。
図2Aに示されているように、入力Aを受け取るノード201は、インバータ210の入力とNMOSトランジスタ214のゲートの両方に接続されている。入力Bを受け取るノード202は、インバータ211の入力に接続されている。インバータ210の出力は、ノード203に接続されている。ノード203は、1)PMOSトランジスタ212の第1端子、2)PMOSトランジスタ213のゲート、3)NMOSトランジスタ215のゲートに接続されている。インバータ211の出力はノード204に接続されている。ノード204は、1)PMOSトランジスタ212のゲート、2)NMOSトランジスタ216のゲート、3)PMOSトランジスタ213の第1端子、及び4)NMOSトランジスタ214の第1端子に接続されている。
ノード205は、1)PMOSトランジスタ212の第2端子、2)PMOSトランジスタ213の第2端子、3)NMOSトランジスタ214の第2端子、及び4)NMOSトランジスタ215の第2端子のそれぞれに接続されている。NMOSトランジスタ216の第1端子は基準接地電位(GND)に接続されている。NMOSトランジスタ216の第2端子は、NMOSトランジスタ215の第1端子に接続されているノード206に接続されている。ノード205はインバータ217の入力に接続されている。インバータ217の出力は、XNOR200の出力Qを提供するノード207に接続されている。図2B〜図2Eの状態表は、入力A及びBに異なる状態組み合わせを適用した場合のXNOR200の種々のノード(ノード201からノード207まで)の異なる状態を示す。インバータ210、211、及び217のそれぞれは、1つのPMOSトランジスタと1つのNMOSトランジスタを具備する。したがって、XNOR200は、全部で5つのPMOSトランジスタと6つのNMOSトランジスタを具備する。
図2B〜図2Eに示すように、2入力XNOR200は、入力A及びBの4つの固有の組み合わせを処理するように規定される。特に、PMOSトランジスタ213及びNMOSトランジスタ214は、ともに、入力Aによって制御される伝送ゲート250を画定する。入力Aの状態がハイのとき、すなわち論理1のとき、伝送ゲート250は、出力Qの状態の制御に貢献して出力Qの状態が入力Bの状態に一致する。PMOSトランジスタ212は、入力Bによって制御されるパスゲート260を画定する。入力Bの状態がハイのとき、すなわち論理1のとき、パスゲート260は、出力Qの状態の制御に貢献して出力Qの状態が入力Aの状態に一致する。
NMOSトランジスタ215及び216は、ともに、入力A及びBの両方によって制御されるプルダウンロジック270を画定する。入力Aの状態と入力Bの状態の両方がロウのとき、すなわち論理0のとき、伝送ゲート250とパスゲート260の両方がディセーブル(disabled、不能)になり、プルダウンロジック270が出力Qの状態を制御し、出力Qの状態がハイ、すなわち論理1、になる。入力A及びBの状態のどちらかがハイのとき、すなわち論理1のとき、プルダウンロジック270はディセーブルになる。
上記に基づいて、XNOR200は、以下のいずれかで規定される:
・入力Bによって制御されるパスゲート260によって、入力Aの状態のバージョンを出力Qに通過させる、
・入力Aによって制御される伝送ゲート250によって、入力Bの状態のバージョンを出力Qへ通過させる、または
・入力A及びBの両方の制御のもと、プルダウンロジック270によって出力Qの状態をハイに駆動する。
・入力Bによって制御されるパスゲート260によって、入力Aの状態のバージョンを出力Qに通過させる、
・入力Aによって制御される伝送ゲート250によって、入力Bの状態のバージョンを出力Qへ通過させる、または
・入力A及びBの両方の制御のもと、プルダウンロジック270によって出力Qの状態をハイに駆動する。
上記のように、XNORロジック回路200は、第1の入力Aノード201、第2の入力Bノード202、及び出力Qノード207を具備する。パスゲート260は、第2の入力ノード202に存在するロジック状態によって制御されるように接続される。パスゲート260は、第2の入力ノード202に存在するロジック状態によって伝送するように制御されたときに、第1の入力ノード201に存在するロジック状態のバージョンを出力ノード207へ通過させるように接続される。伝送ゲート250は、第1の入力ノード201に存在するロジック状態によって制御されるように接続される。伝送ゲート250は、第1の入力ノード201に存在するロジック状態によって伝送するように制御されたときに、第2の入力ノード202に存在するロジック状態のバージョンを出力ノード207へ通過させるように接続される。プルダウンロジック270は、第1の入力ノード201に存在するロジック状態と第2の入力ノード202に存在するロジック状態の両方によって制御されるように接続される。プルダウンロジック270は、第1の入力ノード201に存在するロジック状態と第2の入力ノード202に存在するロジック状態の両方がロウのときに、出力ノード207に存在する状態をハイに駆動するように接続される。
図2Fは、本発明の一実施形態によるXNOR200のレイアウトを示す。一実施形態では、XNOR200のレイアウトは、本明細書で説明されるように、制限的ゲートレベルレイアウトアーキテクチャに基づいて画定される。インバータ210は、単一のゲート電極トラック280に沿って画定された連続的なゲート電極構造210Gを共有するPMOSトランジスタ210PとNMOSトランジスタ210Nによって画定される。インバータ211は、単一のゲート電極トラック284に沿って画定された連続的なゲート電極構造211Gを共有するPMOSトランジスタ211PとNMOSトランジスタ211Nによって画定される。インバータ217は、単一のゲート電極トラック285に沿って画定された連続的なゲート電極構造217Gを共有するPMOSトランジスタ217PとNMOSトランジスタ217Nによって画定される。
プルダウンロジック270のNMOSトランジスタ216とパスゲート260のPMOSトランジスタ212は、単一ゲート電極トラック281に沿って画定される連続的なゲート電極構造281Gを共有する。プルダウンロジック270のNMOSトランジスタ215と伝送ゲート250のPMOSトランジスタ213は、単一ゲート電極トラック282に沿って画定される連続的なゲート電極構造282Gを共有する。伝送ゲート250のNMOSトランジスタ214は、単一ゲート電極トラック283に沿って画定される。ノード201〜207は、図2Aに示されるような種々のトランジスタ間の接続を行うように、XNOR200レイアウト内で、コンタクト、相互接続構造(M1,M2)、及びヴィア(Via1)の種々の組み合わせによって画定される。
当然のことながら、XNOR200のレイアウトは、制限的ゲート電極アーキテクチャによって画定されたときに、6つの隣接するゲート電極トラック(280〜285)を使用して画定される。一実施形態では、6つの隣接するゲート電極トラック(280〜285)は、均一に離間されている。しかし、他の実施形態では、6つの隣接するゲート電極トラック(280〜285)を離間させるために、異なる垂直方向スペースを使用することができる。また、当然のことながら、XNOR200のレイアウトは、制限的ゲート電極アーキテクチャによって画定されたときに、対向するゲート電極ライン端の配置を必要としない。言い換えれば、XNOR200レイアウト内の任意のゲート電極トラックに沿ってエンドツーエンド(end-to-end)に置かれたゲート電極構造がない。したがって、ゲート電極フィーチャー間のエンドツーエンドスペースを製造することに関連したリソグラフィの困難性が回避される。
また、P型拡散領域及びN型拡散領域の間に任意のゲート電極トラックに沿って置かれたエンドツーエンド・ゲート電極スペースが存在しないので、P型及びN型拡散領域間の垂直方向のレイアウトスペースを、エンドツーエンド・ゲート電極スペースの配置/製造に関連したデザインルールによって規定されるような、最小サイズ要求に従う必要がない。したがって、ある実施形態において必要であれば、P型及びN型拡散領域間のスペースをより近づけることにより、XNOR200レイアウトの全体のセル高さ、すなわちVDD及びGND間の垂直方向距離を減らすことができる。
当然のことながら、本明細書で記載されたXOR300回路及び関連レイアウトは、出力インバータ317を取り除くことにより、XNOR回路及び関連レイアウトに変換することができる。この変換された構成では、出力ノード307はノード305に相当し、出力Qと入力A及びBの間の関係は、XNOR200の図2B〜図2Eの状態表に示されたものと同じになる。
当然のことながら、本明細書で示したXNOR200回路及び関連レイアウトは、出力インバータ217を取り除くことにより、XOR回路及び関連レイアウトに変換することができる。この変換された構成では、出力ノード207はノード205に相当し、出力Qと入力A及びBの間の関係は、XOR300の図3B〜図3Eの状態表に示されたものと同じになる。
さらに、図2A及び図2Fの実施例は、NMOSトランジスタ216のゲートが第2の入力インバータ211の出力に接続され、NMOSトランジスタ215のゲートが第1の入力インバータ210の出力に接続さるように画定されたプルダウンロジック270を示すが、当然のことながら、NMOSトランジスタ216及び215の積み重ねを逆にすることが可能である。とくに、一実施形態では、プルダウンロジック270は、NMOSトランジスタ216が第1の入力インバータ210の出力に接続され、NMOSトランジスタ215のゲートが第2の入力インバータ211の出力に接続されるように画定される。
(制限的ゲートレベルレイアウトアーキテクチャ)
上記のように、本発明によるXOR300及びXNOR200回路は、半導体チップの一部の制限的ゲートレベルレイアウトアーキテクチャ内で実現される。ゲートレベルのために、多数の平行な仮想ラインが、レイアウトにわたって規定される。これらの平行な仮想ラインは、ゲート電極トラックと称され、それらは、レイアウト内の種々のトランジスタのゲート電極の配置の指標として使用される。一実施形態では、ゲート電極トラックを形成する平行な仮想ラインは、仕様のゲート電極ピッチに等しい、それらの間の垂直方向スペースによって規定される。したがって、ゲート電極トラック上のゲート電極セグメントの配置は、仕様のゲート電極ピッチに対応する。他の実施形態では、ゲート電極トラックは、仕様のゲート電極ピッチ以上の種々のピッチで離間される。
上記のように、本発明によるXOR300及びXNOR200回路は、半導体チップの一部の制限的ゲートレベルレイアウトアーキテクチャ内で実現される。ゲートレベルのために、多数の平行な仮想ラインが、レイアウトにわたって規定される。これらの平行な仮想ラインは、ゲート電極トラックと称され、それらは、レイアウト内の種々のトランジスタのゲート電極の配置の指標として使用される。一実施形態では、ゲート電極トラックを形成する平行な仮想ラインは、仕様のゲート電極ピッチに等しい、それらの間の垂直方向スペースによって規定される。したがって、ゲート電極トラック上のゲート電極セグメントの配置は、仕様のゲート電極ピッチに対応する。他の実施形態では、ゲート電極トラックは、仕様のゲート電極ピッチ以上の種々のピッチで離間される。
図4Aは、本発明の一実施形態による、制限的ゲートレベルレイアウトアーキテクチャ内で規定されたゲート電極トラック401A〜401Eの一例を示す。ゲート電極トラック401A〜401Eは、それらの間に、仕様のゲート電極ピッチ407に等しい垂直方向スペースを有して、チップのゲートレベルレイアウトにわたって延長した平行な仮想ラインによって形成されている。説明のため、図4Aに相補的な拡散領域403及び405が示されている。当然のことながら、拡散領域403及び405は、ゲートレベルの下の拡散レベルで規定される。また、当然のことながら、拡散領域403及び405は、例示として示されるものであって、制限的ゲートレベルレイアウトアーキテクチャに関連して拡散レベル内の拡散領域サイズ、形状、及び/又は配置が限定されるものではない。
制限的ゲートレベルレイアウトアーキテクチャ内で、ゲートレベルフィーチャーレイアウトチャンネルは、所定のゲート電極トラックに隣接するゲート電極トラック間で拡がるように、所定のゲート電極トラック近くで画定される。例えば、ゲートレベルフィーチャーレイアウトチャンネル401A−1〜401E−1は、それぞれ、ゲート電極トラック401A〜401Eの近くで画定される。当然のことながら、各ゲート電極トラックは、対応するゲートレベルフィーチャーレイアウトチャンネルを有する。また、規定されたレイアウトスペースのエッジに隣接して、例えばセル境界に隣接して配置されたゲート電極トラックのために、ゲートレベルフィーチャーレイアウトチャンネル401A−1〜401E−1によって例示されるように、あたかも規定のレイアウトスペースの外側に仮想ゲート電極トラックがあるかのように、対応するゲートレベルフィーチャーレイアウトチャンネルが拡がる。さらに、当然のことながら、各ゲートレベルフィーチャーレイアウトチャンネルは、その対応するゲート電極トラックの全体の長さに沿って延長するように画定される。したがって、各ゲートレベルフィーチャーレイアウトチャンネルは、ゲートレベルレイアウトが関連するチップの部分内でゲートレベルレイアウトにわたって拡がるように画定される。
制限的ゲートレベルレイアウトアーキテクチャ内で、所定のゲート電極トラックに関連するゲートレベルフィーチャーは、その所定のゲート電極トラックに関連するゲートレベルフィーチャーレイアウトチャンネル内で画定される。連続的なゲートレベルフィーチャーは、トランジスタのゲート電極を画定する部分と、トランジスタのゲート電極を画定しない部分の両方を含むことが可能である。したがって、連続的なゲートレベルフィーチャーは、下層チップレベルの拡散領域及び誘電体領域の両方にわたって延長することが可能である。
一実施形態において、トランジスタのゲート電極を形成するゲートレベルフィーチャーの各部分の実質的な中心が、所定のゲート電極トラック上にあるように配置される。さらに、この実施形態において、トランジスタのゲート電極を形成しないゲートレベルフィーチャーの部分は、所定のゲート電極トラックに関連するゲートレベルフィーチャーレイアウトチャンネル内に配置されることが可能である。したがって、所定のゲートレベルフィーチャーのゲート電極部分の中心が、所定のゲートレベルフィーチャーレイアウトチャンネルに対応するゲート電極トラック上にある限り、並びに、所定のゲートレベルフィーチャーが、隣接するゲートレベルレイアウトチャンネル内の他のゲートレベルフィーチャーに関するデザインルールのスペース要求に整合している限り、所定のゲートレベルフィーチャーは、所定のゲートレベルフィーチャーレイアウトチャンネル内の本質的にどこにでも画定されることが可能である。さらに、隣接するゲート電極トラックに関連するゲートレベルフィーチャーレイアウトチャンネル内で画定されるゲートレベルフィーチャー間で物理的なコンタクトが防止される。
図4Bは、本発明の一実施形態による、そこで画定された多くの実例的なゲートレベルフィーチャー409〜423を有する図4Aの制限的ゲートレベルレイアウトアーキテクチャの一例を示す。ゲートレベルフィーチャー409は、ゲート電極トラック401Aに関連するゲートレベルフィーチャーレイアウトチャンネル401A−1内で画定される。ゲートレベルフィーチャー409のゲート電極部分の実質的な中心は、ゲート電極トラック401A上にある。また、ゲートレベルフィーチャー409の非ゲート電極部分は、隣接ゲートレベルフィーチャーレイアウトチャンネル401B−1内で画定されたゲートレベルフィーチャー411及び413に対するデザインルールのスペース要求を維持する。同様に、ゲートレベルフィーチャー411〜423は、それらの各ゲートレベルフィーチャーレイアウトチャンネル内で画定され、それらのゲート電極部分の実質的な中心が、それらの各ゲートレベルフィーチャーレイアウトチャンネルに対応するゲート電極トラック上にある。また、当然のことながら、ゲートレベルフィーチャー411〜423のそれぞれは、隣接ゲートレベルフィーチャーレイアウトチャンネル内で画定されたゲートレベルフィーチャーに対するデザインルールのスペース要求を維持し、隣接ゲートレベルフィーチャーレイアウトチャンネル内で画定された他のゲートレベルフィーチャーとの物理的なコンタクトを防止する。
ゲート電極は、拡散領域上を延長する各ゲートレベルフィーチャーの部分に対応し、各ゲートレベルフィーチャーは、全体として、ゲートレベルフィーチャーレイアウトチャンネル内で画定される。各ゲートレベルフィーチャーは、隣接ゲートレベルフィーチャーレイアウトチャンネル内で画定された他のゲートレベルフィーチャーと物理的に接触することなく、そのゲートレベルフィーチャーレイアウトチャンネル内で画定される。図4Bの例示的なゲートレベルフィーチャーレイアウトチャンネル401A−1〜401E−1によって示されるように、各ゲートレベルフィーチャーレイアウトチャンネルは、所定のゲート電極トラックに関連し、所定のゲート電極トラックに沿って、所定のゲート電極トラックから、隣接ゲート電極トラック又はレイアウト境界の外の仮想ゲート電極トラックのうち近い方へ、それぞれ反対方向に垂直外側に延長するレイアウト領域に対応する。
いくつかのゲートレベルフィーチャーは、それらの長さに沿って多くの位置で画定された1つ又は2つ以上のコンタクトヘッド(contact head)部分を有しうる。所定のゲートレベルフィーチャーのコンタクトヘッド部分は、ゲートコンタクト構造を受け入れるのに十分なサイズの高さと幅を有するゲートレベルフィーチャーのセグメント(segment)として画定され、「幅」は、所定のゲートレベルフィーチャーのゲート電極トラックに対して垂直方向に基板全域で規定され、「高さ」は、所定のゲートレベルフィーチャーのゲート電極トラックに対して平行方向に基板全域で規定される。当然のことながら、ゲートレベルフィーチャーのコンタクトヘッドは、上方から見たとき、四角または矩形を含む本質的に任意のレイアウト形状によって画定されうる。また、レイアウト要求及び回路設計に応じて、ゲートレベルフィーチャーの所定のコンタクトヘッド部分は、その上で画定されるゲートコンタクトを有したり、有しなかったりする。
本明細書に記載された種々の実施形態のゲートレベルは、上述のように、制限的ゲートレベルとして画定される。ゲートレベルフィーチャーにいくつかは、トランジスタ素子のゲート電極を形成する。他のゲートレベルフィーチャーは、ゲートレベル内の2点間で延長する導電性セグメントを形成することができる。また、他のゲートレベルフィーチャーは、集積回路動作に関して非機能的でありうる。当然のことながら、ゲートレベルフィーチャーのそれぞれは、機能に関係なく、隣接するゲートレベルフィーチャーレイアウトチャンネルでもって画定される他のゲートレベルフィーチャーと物理的な接触をすることなく、それらの各ゲートレベルフィーチャーレイアウトチャンネル内のゲートレベル全域にわたって拡がるように画定される。
一実施形態において、ゲートレベルフィーチャーは、製造及び設計プロセスで正確に予測されて最適化された有限数の制御されたレイアウト形状間(シェイプツーシェイプ(shape-to-shape))のリソグラフィック相互作用を提供するように画定される。この実施形態において、ゲートレベルフィーチャーは、高確率で正確に予測して緩和することができないレイアウト内の逆のリソグラフィック相互作用を生成するかもしれないレイアウト形状間の空間的相互関係を防止するように画定される。しかし、当然のことながら、ゲートレベルレイアウトチャンネル内のゲートレベルフィーチャーの方向の変更は、対応するリソグラフィック相互作用が予測可能であり、管理可能であるとき、受け入れ可能である。
当然のことながら、ゲートレベルフィーチャーのそれぞれは、機能に関係なく、非ゲートレベルフィーチャーを使用することなく、異なるゲート電極トラックに沿って画定される他のゲートレベルフィーチャーにゲートレベル内で直接接続するように構成された所定のゲート電極トラックに沿ったゲートレベルフィーチャーがないように画定される。さらに、異なるゲート電極トラックに関連する異なるゲートレベルレイアウトチャンネル内に配置されたゲートレベルフィーチャー間の各接続は、1つ又は2つ以上の非ゲートレベルフィーチャーを介して行われるが、その非ゲートレベルフィーチャーは上位の相互接続レベル、すなわちゲートレベルの上の1つ又は2つ以上の相互接続レベルを介して、またはゲートレベルの下の局所的な相互接続フィーチャーにより、画定されうる。
当然のことながら、本明細書で開示されるXOR300及びXNOR200回路及びレイアウトは、コンピュータが読み取り可能な媒体上のデジタルフォーマットのような具体的な形態に格納することが可能である。例えば、本明細書で開示されるXOR300及び/又はXNOR200回路のレイアウトは、1つ又は2つ以上のセルライブラリから選択可能な1つ又は2つ以上のセルとして、レイアウトデータファイル内に格納することが可能である。レイアウトデータファイルは、GDS2(グラフィックデータシステム;Graphic Fata System)データベースファイル、OASIS(オープンアートワークシステムインターチャンジ標準;Open Artwork System Interchange Standard)データベースファイル、又は半導体素子レイアウトの格納及び通信に適した他の任意の種類のデータファイルフォーマットとしてフォーマットすることができる。また、XOR300及び/又はXNOR200回路のマルチレベルレイアウトは、より大きい半導体素子のマルチレベルレイアウトの内に含まれることも可能である。より大きい半導体素子のマルチレベルレイアウトもまた、上記のようなレイアウトデータファイルの形態内に格納されることも可能である。
また、本明細書に記載された発明は、コンピュータが読み取り可能な媒体上のコンピュータが読み取り可能なコードとして具現化されることも可能である。例えば、コンピュータが読み取り可能なコードは、XOR300及び/又はXNOR200回路レイアウトが格納されるレイアウトデータファイルを含むことが可能である。また、コンピュータが読み取り可能なコードは、XOR300及び/又はXNOR200回路レイアウトを含む1つ又は2つ以上のレイアウトライブラリ及び/又はセルを選択するためのプログラム命令を含むことが可能である。また、レイアウトライブラリ及び/又はセルは、コンピュータが読み取り可能な媒体上のデジタルフォーマット内に格納されることが可能である。
本明細書で述べたコンピュータが読み取り可能な媒体は、データを格納することができ、コンピュータシステムによって後で読み出すことができる任意のデータ記憶デバイスである。コンピュータが読み取り可能な媒体の例は、ハードドライブ、ネットワークアタッチトストレージ(NAS;network attached storage)、読み出し専用メモリ(ROM)、ランダムアクセスメモリ(RAM)CD−ROM、CD−R、磁気テープ、及び他の光学的及び否光学的データ格納デバイスを含む。コンピュータが読み取り可能な媒体は、また、コンピュータが読み取り可能なコードが分散して格納されて実行されるように、接続コンピュータシステムのネットワーク上に分散されることが可能である。
本発明の部分を形成する本明細書で述べたすべてのオペレーションは、有用なマシーンオペレーションである。本発明は、また、これらのオペレーションを実現するためのデバイス又は装置に関する。装置は、特に、特定目的のコンピュータのような所定の目的のために構成されうる。特定目的のコンピュータとして定義されたとき、そのコンピュータは、また、特定目的の部分ではない他の処理、プログラム実行又はルーティーンを実行することができるが、さらに、特定目的のためのオペレーションも可能である。または、そのオペレーションは、コンピュータメモリ、キャッシュに格納された、またはネットワークを介して取得した1つ又は2つ以上のコンピュータプログラムによって選択的に起動され又は構成された一般目的のコンピュータによって処理されうる。ネットワークを介してデータが取得されたとき、そのデータは、ネットワーク上の他のコンピュータ、例えばコンピュータ資源のクラウド、によって処理されるかもしれない。
本発明の実施形態は、また、1つの状態から他の状態へ変換するマシーンとして画定することができる。そのデータは、電子信号及び電子的な処理データとして表現することができるアーティクルを表しうる。変換されたデータは、場合によっては、データの変換の結果として生ずる物理的なオブジェクトを表示し、ディスプレイ上に視覚的に描写されることが可能である。変換されたデータは、物理的及び具体的なオブジェクトの構築又は描写を可能にする一般的又は特定のフォーマットで、記憶装置に保存することが可能である。このような例において、プロセッサは、このようにして、1つの物から他の物へデータを変換する。さらに、その方法は、ネットワークを介して接続された1つ又2つ以上のマシーン又はプロセッサによって処理されうる。各マシーンは、1つの状態又は物から他の状態又は物へデータを変換することができ、また、データを処理することができ、データを記憶装置に保存することができ、ネットワークを介してデータを伝送することができ、結果を表示することができ、またはその結果を他のマシーンに通信することができる。
当然のことながら、本明細書で開示されたXOR300及びXNOR200回路及びレイアウトは、半導体デバイス又はチップの部分として製造することが可能である。集積回路、メモリセルなどのような半導体デバイスの製造において、一連の製造オペレーションは、半導体ウェハ上にフィーチャーを画定するように実施される。そのウェハは、シリコン基板上で画定されるマルチレベル構造の形態の集積回路デバイスを含む。基板レベルにおいて、拡散領域を有するトランジスタ素子が形成される。次のレベルにおいて、相互接続金属化ラインがパターニングされてトランジスタ素子に電気的に接続され、所望の集積回路デバイスを画定する。また、パターニングされた導電層は、誘電体材料によって、他の導電層から絶縁される。
いくつかの実施形態に関して本発明が説明されてきたが、当然のことながら、前記の明細書を読み、図面を検討した当業者は、種々の改変、追加、置換及びそれの等価物を具現化するであろう。したがって、本発明は、本発明の真の精神及び範囲内に含まれるものとして、このような改変、追加、置換及びそれの等価物のすべてを含むことが意図される。
200 XNOR(排他的否定論理和ロジック回路)
250,350 伝送ゲート
260,360 パスゲート
270 プルダウンロジック
300 XOR(排他的論理和ロジック回路)
370 プルアップロジック
250,350 伝送ゲート
260,360 パスゲート
270 プルダウンロジック
300 XOR(排他的論理和ロジック回路)
370 プルアップロジック
Claims (38)
- 第1の入力ノードと、
第2の入力ノードと、
出力ノードと、
前記第2の入力ノードに存在するロジック状態によって制御されるように接続され、前記第2の入力ノードに存在する前記ロジック状態により伝送するように制御されたとき、前記第1の入力ノードに存在するロジック状態のバージョンを前記出力ノードに通すように接続されたパスゲートと、
前記第1の入力ノードに存在するロジック状態によって制御されるように接続され、前記第1の入力ノードに存在する前記ロジック状態により伝送するように制御されたとき、前記第2の入力ノードに存在するロジック状態のバージョンを前記出力ノードに通すように接続された伝送ゲートと、
前記第1の入力ノードに存在する前記ロジック状態と前記第2の入力ノードに存在する前記ロジック状態の両方によって制御されるように接続され、前記第1の入力ノードに存在する前記ロジック状態と前記第2の入力ノードに存在する前記ロジック状態の両方がハイのとき、前記出力ノードに存在する状態をロウに駆動するように接続されたプルアップロジックと、を有することを特徴とする排他的論理和ロジック回路。 - 請求項1記載の排他的論理和ロジック回路において、さらに、
前記第1の入力ノードに接続された入力と、前記パスゲートに接続された出力とを有する第1の入力インバータと、
前記第2の入力ノードに接続された入力と、前記伝送ゲートに接続された出力とを有する第2の入力インバータと、
前記パスゲート、前記伝送ゲート及び前記プルアップロジックのそれぞれに接続された入力と、前記出力ノードに接続された出力とを有する出力インバータと、を有することを特徴とする排他的論理和ロジック回路。 - 請求項2記載の排他的論理和ロジック回路において、
前記パスゲートは、前記第2の入力インバータの前記出力に接続されたゲートを有するNMOSトランジスタとして画定され、前記第2の入力ノードに存在する前記ロジック状態の反転バージョンが前記NMOSトランジスタの前記ゲートで受け取られ、
前記NMOSトランジスタは、前記第1の入力インバータの前記出力に接続された第1の端子と、前記出力インバータの前記入力に接続された第2の端子とを有する、ことを特徴とする排他的論理和ロジック回路。 - 請求項3記載の排他的論理和ロジック回路において、
前記NMOSトランジスタは、前記第2の入力ノードの前記ロジック状態がロウのときに伝送するように接続され、前記出力ノードの前記ロジック状態は、前記第1の入力ノードの前記ロジック状態に一致するようになっている、ことを特徴とする排他的論理和ロジック回路。 - 請求項2記載の排他的論理和ロジック回路において、
前記伝送ゲートは、前記第2の入力インバータの前記出力に接続された第1の端子と、前記出力インバータの前記入力に接続された第2の端子とをそれぞれ有するNMOSトランジスタ及びPMOSトランジスタによって画定され、
前記PMOSトランジスタは、前記第1の入力ノードに接続されたゲートを有し、前記NMOSトランジスタは、前記第1の入力インバータの前記出力に接続されたゲートを有する、ことを特徴とする排他的論理和ロジック回路。 - 請求項5記載の排他的論理和ロジック回路において、
前記NMOSトランジスタ及び前記PMOSトランジスタの両方は、前記第1の入力ノードの前記ロジック状態がロウのときに伝送するように接続され、前記出力ノードの前記ロジック状態は、前記第2の入力ノードの前記ロジック状態に一致するようになっている、ことを特徴とする排他的論理和ロジック回路。 - 請求項2記載の排他的論理和ロジック回路において、
前記プルアップロジックは、第1のPMOSトランジスタ及び第2のPMOSトランジスタによって画定され、
前記第1及び第2のPMOSトランジスタは、電源と、前記出力インバータの前記入力との間で直列接続されている、ことを特徴とする排他的論理和ロジック回路。 - 請求項7記載の排他的論理和ロジック回路において、
前記第1のPMOSトランジスタのゲートは、前記第2の入力インバータの前記出力に接続され、
前記第2のPMOSトランジスタのゲートは、前記第1の入力インバータの前記出力に接続されている、ことを特徴とする排他的論理和ロジック回路。 - 請求項7記載の排他的論理和ロジック回路において、
前記第1のPMOSトランジスタのゲートは、前記第1の入力インバータの前記出力に接続され、
前記第2のPMOSトランジスタのゲートは、前記第2の入力インバータの前記出力に接続されている、ことを特徴とする排他的論理和ロジック回路。 - 請求項7記載の排他的論理和ロジック回路において、
前記第1及び第2のPMOSトランジスタの両方は、前記第1及び第2の入力ノードの前記ロジック状態が両方ともハイのときに伝送するように接続され、前記出力ノードの前記ロジック状態がロウに駆動される、ことを特徴とする排他的論理和ロジック回路。 - 請求項1記載の排他的論理和ロジック回路において、
前記排他的論理和ロジック回路は、半導体チップ内で画定されることを特徴とする排他的論理和ロジック回路。 - 排他的論理和ロジック回路レイアウトであって、
6つのPMOSトランジスタと、
5つのNMOSトランジスタと、を有し、
前記5つのNMOSトランジスタは、それぞれ、前記6つのPMOSトランジスタのうちの5つとペアになっており、NMOS及びPMOSトランジスタの各ペアは、5つのゲート電極トラックの各1つに沿って配置された連続的なゲート電極構造を共有するように画定され、
前記6つのPMOSトランジスタの6番目は、6番目のゲート電極トラックに沿って配置されたゲート電極構造によって画定され、前記6番目のPMOSトランジスタは、前記6番目のゲート電極トラックを、前記排他的論理和ロジック回路レイアウト内の他のトランジスタと共有せず、
前記6つのゲート電極トラックは、お互いに平行に配向している、ことを特徴とする排他的論理和ロジック回路レイアウト。 - 請求項12記載の排他的論理和ロジック回路レイアウトにおいて、
前記排他的論理和ロジック回路レイアウトは、間にエンドツーエンドスペースを有する同一線上に配置されたゲート電極がない、ことを特徴とする排他的論理和ロジック回路レイアウト。 - 請求項12記載の排他的論理和ロジック回路レイアウトにおいて、
各ゲート電極構造は、製図された状態で見たときに実質的に矩形の断面を有する線形構造で画定される、ことを特徴とする排他的論理和ロジック回路レイアウト。 - 請求項12記載の排他的論理和ロジック回路レイアウトにおいて、
前記6つのゲート電極トラックは均等に離間されている、ことを特徴とする排他的論理和ロジック回路レイアウト。 - 請求項12記載の排他的論理和ロジック回路レイアウトにおいて、
前記排他的論理和ロジック回路レイアウトは、コンピュータが読み取り可能な媒体上のデジタルフォーマットに記録される、ことを特徴とする排他的論理和ロジック回路レイアウト。 - 請求項16記載の排他的論理和ロジック回路レイアウトにおいて、
前記デジタルフォーマットは、1つ又は2つ以上の半導体デバイスレイアウトを格納して通信するためのデータファイルフォーマットである、ことを特徴とする排他的論理和ロジック回路レイアウト。 - 請求項16記載の排他的論理和ロジック回路レイアウトにおいて、
前記コンピュータが読み取り可能な媒体は、前記コンピュータが読み取り可能な媒体から前記デジタルフォーマット内の前記排他的論理和ロジック回路レイアウトをアクセスして取り出すためのプログラム命令を含む、ことを特徴とする排他的論理和ロジック回路レイアウト。 - 請求項18記載の排他的論理和ロジック回路レイアウトにおいて、
アクセスして取り出すための前記プログラム命令は、前記デジタルフォーマット内の前記排他的論理和ロジック回路レイアウトを含む、ライブラリ、セル、又はライブラリ及びセルの両方を選択するためのプログラム命令を含む、ことを特徴とする排他的論理和ロジック回路レイアウト。 - 第1の入力ノードと、
第2の入力ノードと、
出力ノードと、
前記第2の入力ノードに存在するロジック状態によって制御されるように接続され、前記第2の入力ノードに存在する前記ロジック状態により伝送するように制御されたとき、前記第1の入力ノードに存在するロジック状態のバージョンを前記出力ノードに通すように接続されたパスゲートと、
前記第1の入力ノードに存在する前記ロジック状態によって制御されるように接続され、前記第1の入力ノードに存在する前記ロジック状態により伝送するように制御されたとき、前記第2の入力ノードに存在する前記ロジック状態のバージョンを前記出力ノードに通すように接続された伝送ゲートと、
前記第1の入力ノードに存在する前記ロジック状態と前記第2の入力ノードに存在する前記ロジック状態の両方によって制御されるように接続され、前記第1の入力ノードに存在する前記ロジック状態と前記第2の入力ノードに存在する前記ロジック状態の両方がロウのとき、前記出力ノードに存在する状態をハイに駆動するように接続されたプルダウンロジックと、を有することを特徴とする排他的否定論理和ロジック回路。 - 請求項20記載の排他的否定論理和ロジック回路において、さらに、
前記第1の入力ノードに接続された入力と、前記パスゲートに接続された出力とを有する第1の入力インバータと、
前記第2の入力ノードに接続された入力と、前記伝送ゲートに接続された出力とを有する第2の入力インバータと、
前記パスゲート、前記伝送ゲート及び前記プルダウンロジックのそれぞれに接続された入力と、前記出力ノードに接続された出力とを有する出力インバータと、を有することを特徴とする排他的否定論理和ロジック回路。 - 請求項21記載の排他的否定論理和ロジック回路において、
前記パスゲートは、前記第2の入力インバータの前記出力に接続されたゲートを有するPMOSトランジスタとして画定され、前記第2の入力ノードに存在する前記ロジック状態の反転バージョンが前記PMOSトランジスタの前記ゲートで受け取られ、
前記PMOSトランジスタは、前記第1の入力インバータの前記出力に接続された第1の端子と、前記出力インバータの前記入力に接続された第2の端子とを有する、ことを特徴とする排他的否定論理和ロジック回路。 - 請求項22記載の排他的否定論理和ロジック回路において、
前記PMOSトランジスタは、前記第2の入力ノードの前記ロジック状態がハイのときに伝送するように接続され、前記出力ノードの前記ロジック状態は、前記第1の入力ノードの前記ロジック状態に一致するようになっている、ことを特徴とする排他的否定論理和ロジック回路。 - 請求項21記載の排他的否定論理和ロジック回路において、
前記伝送ゲートは、前記第2の入力インバータの前記出力に接続された第1の端子と、前記出力インバータの前記入力に接続された第2の端子とをそれぞれ有するPMOSトランジスタ及びNMOSトランジスタによって画定され、
前記NMOSトランジスタは、前記第1の入力ノードに接続されたゲートを有し、前記PMOSトランジスタは、前記第1の入力インバータの前記出力に接続されたゲートを有する、ことを特徴とする排他的否定論理和ロジック回路。 - 請求項24記載の排他的否定論理和ロジック回路において、
前記NMOSトランジスタ及び前記PMOSトランジスタの両方は、前記第1の入力ノードの前記ロジック状態がハイのときに伝送するように接続され、前記出力ノードの前記ロジック状態は、前記第2の入力ノードの前記ロジック状態に一致するようになっている、ことを特徴とする排他的否定論理和ロジック回路。 - 請求項21記載の排他的否定論理和ロジック回路において、
前記プルダウンロジックは、第1のNMOSトランジスタ及び第2のNMOSトランジスタによって画定され、
前記第1及び第2のNMOSトランジスタは、基準接地電位と、前記出力インバータの前記入力との間で直列接続されている、ことを特徴とする排他的否定論理和ロジック回路。 - 請求項26記載の排他的否定論理和ロジック回路において、
前記第1のNMOSトランジスタのゲートは、前記第2の入力インバータの前記出力に接続され、
前記第2のNMOSトランジスタのゲートは、前記第1の入力インバータの前記出力に接続されている、ことを特徴とする排他的否定論理和ロジック回路。 - 請求項26記載の排他的否定論理和ロジック回路において、
前記第1のNMOSトランジスタのゲートは、前記第1の入力インバータの前記出力に接続され、
前記第2のNMOSトランジスタのゲートは、前記第2の入力インバータの前記出力に接続されている、ことを特徴とする排他的否定論理和ロジック回路。 - 請求項26記載の排他的否定論理和ロジック回路において、
前記第1及び第2のNMOSトランジスタの両方は、前記第1及び第2の入力ノードの前記ロジック状態が両方ともロウのときに伝送するように接続され、前記出力ノードの前記ロジック状態がハイに駆動される、ことを特徴とする排他的否定論理和ロジック回路。 - 請求項20記載の排他的否定論理和ロジック回路において、
前記排他的否定論理和ロジック回路は、半導体チップ内で画定されることを特徴とする排他的否定論理和ロジック回路。 - 排他的否定論理和ロジック回路レイアウトであって、
5つのPMOSトランジスタと、
6つのNMOSトランジスタと、を有し、
前記5つのPMOSトランジスタは、それぞれ、前記6つのNMOSトランジスタのうちの5つとペアになっており、
PMOS及びNMOSトランジスタの各ペアは、5つのゲート電極トラックの各1つに沿って配置された連続的なゲート電極構造を共有するように画定され、
前記6つのNMOSトランジスタの6番目は、6番目のゲート電極トラックに沿って配置されたゲート電極構造によって画定され、前記6番目のNMOSトランジスタは、前記6番目のゲート電極トラックを、前記排他的否定論理和ロジック回路レイアウト内の他のトランジスタと共有せず、
前記6つのゲート電極トラックは、お互いに平行に配向している、ことを特徴とする排他的否定論理和ロジック回路レイアウト。 - 請求項31記載の排他的否定論理和ロジック回路レイアウトにおいて、
前記排他的否定論理和ロジック回路レイアウトは、間にエンドツーエンドスペースを有する同一線上に配置されたゲート電極がない、ことを特徴とする排他的否定論理和ロジック回路レイアウト。 - 請求項31記載の排他的否定論理和ロジック回路レイアウトにおいて、
各ゲート電極構造は、製図された状態で見たときに実質的に矩形の断面を有する線形構造で画定される、ことを特徴とする排他的否定論理和ロジック回路レイアウト。 - 請求項31記載の排他的否定論理和ロジック回路レイアウトにおいて、
前記6つのゲート電極トラックは均等に離間されている、ことを特徴とする排他的否定論理和ロジック回路レイアウト。 - 請求項31記載の排他的否定論理和ロジック回路レイアウトにおいて、
前記排他的否定論理和ロジック回路レイアウトは、コンピュータが読み取り可能な媒体上のデジタルフォーマットに記録される、ことを特徴とする排他的否定論理和ロジック回路レイアウト。 - 請求項35記載の排他的否定論理和ロジック回路レイアウトにおいて、
前記デジタルフォーマットは、1つ又は2つ以上の半導体デバイスレイアウトを格納して通信するためのデータファイルフォーマットである、ことを特徴とする排他的否定論理和ロジック回路レイアウト。 - 請求項35記載の排他的否定論理和ロジック回路レイアウトにおいて、
前記コンピュータが読み取り可能な媒体は、前記コンピュータが読み取り可能な媒体から前記デジタルフォーマット内の前記排他的否定論理和ロジック回路レイアウトをアクセスして取り出すためのプログラム命令を含む、ことを特徴とする排他的否定論理和ロジック回路レイアウト。 - 請求項37記載の排他的否定論理和ロジック回路レイアウトにおいて、
アクセスして取り出すための前記プログラム命令は、前記デジタルフォーマット内の前記排他的否定論理和ロジック回路レイアウトを含む、ライブラリ、セル、又はライブラリ及びセルの両方を選択するためのプログラム命令を含む、ことを特徴とする排他的否定論理和ロジック回路レイアウト。
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