JP2746087B2 - 半導体集積回路 - Google Patents
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
- H01L27/10—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration
- H01L27/118—Masterslice integrated circuits
- H01L27/11803—Masterslice integrated circuits using field effect technology
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- H01—ELECTRIC ELEMENTS
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- H01L27/085—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only
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Description
【０００１】
【産業上の利用分野】本発明は半導体集積回路に関し、
特にＣＭＯＳのゲートアレイまたスタンダードセル方式
の半導体集積回路に関する。
特にＣＭＯＳのゲートアレイまたスタンダードセル方式
の半導体集積回路に関する。
【０００２】
【従来の技術】近年のＣＭＯＳ論理ＬＳＩにおいては、
ホットキャリアによるトランジスタの性能劣化を防ぐた
め、Ｌｉｇｈｔｌｙ Ｄｏｐｅｄ Ｄｒａｉｎ構造（以
下ＬＤＤ構造と記す）のトランジスタが多くの場合使用
されている。ＬＤＤトランジスタは、ソース・ドレイン
領域とゲート下のチャネル領域の間にソース・ドレイン
領域よりも不純物濃度の低い領域を設け、ドレイン端に
おける電界を緩和してホットキャリアの発生を抑えてい
る。
ホットキャリアによるトランジスタの性能劣化を防ぐた
め、Ｌｉｇｈｔｌｙ Ｄｏｐｅｄ Ｄｒａｉｎ構造（以
下ＬＤＤ構造と記す）のトランジスタが多くの場合使用
されている。ＬＤＤトランジスタは、ソース・ドレイン
領域とゲート下のチャネル領域の間にソース・ドレイン
領域よりも不純物濃度の低い領域を設け、ドレイン端に
おける電界を緩和してホットキャリアの発生を抑えてい
る。
【０００３】ＳＯＧ（Ｓｅａ−Ｏｆ−Ｇａｔｅｓ）ゲー
トアレイやスタンドードセル方式ＬＳＩ等で代表される
特定用途向けＬＳＩ（ＡＳＩＣ：Ａｐｐｌｉｃａｔｉｏ
ｎＳｐｅｃｉｆｉｃ ＩＣ）において、これまで内部基
本セルに用いられているＬＤＤトランジスタは、全てソ
ース・ドレイン両側にＬＤＤ領域を設けており、ゲート
を中心にソース・ドレインの構造が左右対称となってい
る。
トアレイやスタンドードセル方式ＬＳＩ等で代表される
特定用途向けＬＳＩ（ＡＳＩＣ：Ａｐｐｌｉｃａｔｉｏ
ｎＳｐｅｃｉｆｉｃ ＩＣ）において、これまで内部基
本セルに用いられているＬＤＤトランジスタは、全てソ
ース・ドレイン両側にＬＤＤ領域を設けており、ゲート
を中心にソース・ドレインの構造が左右対称となってい
る。
【０００４】これは、トランジスタ・アレイを予めＳｉ
ウェハ上に形成し、配線工程のパターニングにより論理
を構成するような設計手法のＬＳＩ（ＳＯＧ，スタンダ
ード・セルのランダム・ロジック部）において、基本セ
ル中のＭＯＳトランジスタのある拡散層領域を、ソース
またはドレインどちらでも使用可能とするためである。
これにより基本セル内のトランジスタ数を減らし、基本
セルサイズの低減を図っている。
ウェハ上に形成し、配線工程のパターニングにより論理
を構成するような設計手法のＬＳＩ（ＳＯＧ，スタンダ
ード・セルのランダム・ロジック部）において、基本セ
ル中のＭＯＳトランジスタのある拡散層領域を、ソース
またはドレインどちらでも使用可能とするためである。
これにより基本セル内のトランジスタ数を減らし、基本
セルサイズの低減を図っている。
【０００５】反面この従来の基本セル構成では、配線工
程のパターニングにより回路構成が決定してしまえば、
本来ホットキャリア耐性向上には無関係なソース側のＬ
ＤＤ領域を有することとなり、回路動作上ソース側ＬＤ
Ｄ領域の抵抗によるオン電流低下および動作速度劣化を
招くことになる。
程のパターニングにより回路構成が決定してしまえば、
本来ホットキャリア耐性向上には無関係なソース側のＬ
ＤＤ領域を有することとなり、回路動作上ソース側ＬＤ
Ｄ領域の抵抗によるオン電流低下および動作速度劣化を
招くことになる。
【０００６】図８は、通常よく知られた左右対称のＬＤ
Ｄ構造を有するトランジスタの抵抗成分をＰチャネル型
ＭＯＳで模式的に示した図である。
Ｄ構造を有するトランジスタの抵抗成分をＰチャネル型
ＭＯＳで模式的に示した図である。
【０００７】図８を参照すると、ＬＤＤトランジスタで
は、ゲートパターニング後のイオン注入によりＬＤＤ領
域が形成され、サイドウォール形成後、ソース・ドレイ
ンのイオン注入によりソース・ドレイン領域が形成され
る。オン状態のソース８０４とドレイン８０５の間に
は、ソースコンタクト抵抗およびソース拡散層抵抗８１
２，ソース側ＬＤＤ領域の抵抗８１３，チャネル抵抗８
１４，ドレイン側ＬＤＤ領域の抵抗８１５ならびにドレ
インコンタクト抵抗およびドレイン拡散層抵抗８１６の
それぞれ５つの抵抗成分が直列に接続されている。
は、ゲートパターニング後のイオン注入によりＬＤＤ領
域が形成され、サイドウォール形成後、ソース・ドレイ
ンのイオン注入によりソース・ドレイン領域が形成され
る。オン状態のソース８０４とドレイン８０５の間に
は、ソースコンタクト抵抗およびソース拡散層抵抗８１
２，ソース側ＬＤＤ領域の抵抗８１３，チャネル抵抗８
１４，ドレイン側ＬＤＤ領域の抵抗８１５ならびにドレ
インコンタクト抵抗およびドレイン拡散層抵抗８１６の
それぞれ５つの抵抗成分が直列に接続されている。
【０００８】現在、ゲート長Ｌが０．５μｍルールのト
ランジスタにおいては、トランジスタがオン状態の時、
このＬＤＤ領域の抵抗値（８１３および８１５）は、片
側でソース・ドレイン間の抵抗値の約１０％の値となっ
ている。従って、ソース側のＬＤＤ領域の抵抗をなく
し、ソースの拡散領域をソース側のサイドウォール下ま
で設けることにより、この１０％分オン電流の増加を図
ることができる。
ランジスタにおいては、トランジスタがオン状態の時、
このＬＤＤ領域の抵抗値（８１３および８１５）は、片
側でソース・ドレイン間の抵抗値の約１０％の値となっ
ている。従って、ソース側のＬＤＤ領域の抵抗をなく
し、ソースの拡散領域をソース側のサイドウォール下ま
で設けることにより、この１０％分オン電流の増加を図
ることができる。
【０００９】図６（ａ）は、従来のＣＭＯＳトランジス
タＳＯＧの基本セルアレイのレイアウト図である。
タＳＯＧの基本セルアレイのレイアウト図である。
【００１０】図６（ａ）を参照すると、従来の基本セル
６０３は、２個のＰチャネル型ＭＯＳトランジスタ（６
０８ａ，６０８ｂ）と２個のＮチャネル型ＭＯＳトラン
ジスタ（６０９ａ，６０９ｂ）とから構成されている。
図６（ｂ）は、図６（ａ）中Ｅ−Ｅ′記号におけるＰチ
ャネル型ＭＯＳ部の断面図である。
６０３は、２個のＰチャネル型ＭＯＳトランジスタ（６
０８ａ，６０８ｂ）と２個のＮチャネル型ＭＯＳトラン
ジスタ（６０９ａ，６０９ｂ）とから構成されている。
図６（ｂ）は、図６（ａ）中Ｅ−Ｅ′記号におけるＰチ
ャネル型ＭＯＳ部の断面図である。
【００１１】図６（ｂ）を参照すると、この従来の半導
体集積回路は、Ｐ型基板６１０上にＮウェル６１１が構
成され、ＮウェルにはＮウェルコンタクト拡散層６０４
から通常電源電位が与えられる。図６（ｂ）中の２個の
Ｐチャネル型ＭＯＳトランジスタ（６０８ａ，６０８
ｂ）は、ｐ＋拡散層領域６０６ｂを共有して直列に接続
されている。各Ｐチャネル型ＭＯＳトランジスタ（６０
８ａ，６０８ｂ）はゲートの両側にサイドウォール６１
３を有し、サイドウォールの下にはｐ−ＬＤＤ領域６１
４が形成されている。基本セル内６０３のＮチャネル型
ＭＯＳトランジスタ（６０９ａ，６０９ｂ）においても
同様の構成となっている。
体集積回路は、Ｐ型基板６１０上にＮウェル６１１が構
成され、ＮウェルにはＮウェルコンタクト拡散層６０４
から通常電源電位が与えられる。図６（ｂ）中の２個の
Ｐチャネル型ＭＯＳトランジスタ（６０８ａ，６０８
ｂ）は、ｐ＋拡散層領域６０６ｂを共有して直列に接続
されている。各Ｐチャネル型ＭＯＳトランジスタ（６０
８ａ，６０８ｂ）はゲートの両側にサイドウォール６１
３を有し、サイドウォールの下にはｐ−ＬＤＤ領域６１
４が形成されている。基本セル内６０３のＮチャネル型
ＭＯＳトランジスタ（６０９ａ，６０９ｂ）においても
同様の構成となっている。
【００１２】図７（ａ）は、図６（ａ）の基本セルアレ
イ上に２入力ＮＡＮＤを構成したときの一構成例であ
り、図７（ｂ）はその等価回路図である。
イ上に２入力ＮＡＮＤを構成したときの一構成例であ
り、図７（ｂ）はその等価回路図である。
【００１３】図７（ｂ）に示す２個のＰチャネル型ＭＯ
Ｓトランジスタ（７０８ａ，７０８ｂ）は、電源７１０
と出力端子７１４の間に並列接続されており、トランジ
スタのホットキャリア耐性向上には不要なソース側ＬＤ
Ｄ抵抗が回路に付加されていることになる。このソース
側ＬＤＤ抵抗は回路動作上、駆動能力の低下および動作
速度の低下を招いている。
Ｓトランジスタ（７０８ａ，７０８ｂ）は、電源７１０
と出力端子７１４の間に並列接続されており、トランジ
スタのホットキャリア耐性向上には不要なソース側ＬＤ
Ｄ抵抗が回路に付加されていることになる。このソース
側ＬＤＤ抵抗は回路動作上、駆動能力の低下および動作
速度の低下を招いている。
【００１４】
【発明が解決しようとする課題】従来のセル構造におい
ては、セル内の各トランジスタのソース・ドレイン間不
純物濃度分布が、ゲートを中心として対称な構造となっ
ている。このため、本来トランジスタのホットキャリア
耐性向上には不要なソース側ＬＤＤ領域が形成されてい
る。このソース側に形成されたＬＤＤ領域の抵抗はトラ
ンジスタの動作上、オン状態の時ソース・ドレイン間に
直列に接続されることとなり、この抵抗分だけトランジ
スタのオン電流が低下して、回路動作速度が劣化すると
いう問題点が有った。
ては、セル内の各トランジスタのソース・ドレイン間不
純物濃度分布が、ゲートを中心として対称な構造となっ
ている。このため、本来トランジスタのホットキャリア
耐性向上には不要なソース側ＬＤＤ領域が形成されてい
る。このソース側に形成されたＬＤＤ領域の抵抗はトラ
ンジスタの動作上、オン状態の時ソース・ドレイン間に
直列に接続されることとなり、この抵抗分だけトランジ
スタのオン電流が低下して、回路動作速度が劣化すると
いう問題点が有った。
【００１５】
【課題を解決するための手段】本発明の半導体集積回路
は、Ｐチャネル型ＭＯＳトランジスタ群およびＮチャネ
ル型ＭＯＳトランジスタ群から構成されるＣＭＯＳトラ
ンジスタ群を所定の配線接続をして所望の論理動作をす
る基本セルならびに前記基本セルを複数個含み所望の論
理機能動作をするブロックセルのそれぞれを半導体基板
の一主平面上に配列して成るゲートアレー構成またはス
タンダードセル構成の半導体集積回路であって、前記Ｃ
ＭＯＳトランジスタ群のソースおよびドレインのそれぞ
れの拡散層構造がこのソースおよびドレインのそれぞれ
の電界集中を緩和するようＬＤＤ構造またはＤＤＤ構造
を有する半導体集積回路において、前記基本セルを構成
するＣＭＯＳトランジスタ群の中に少なくとも１つの非
対称ＣＭＯＳトランジスタと少なくとも１つの対称ＣＭ
ＯＳトランジスタとを含む構成である。
は、Ｐチャネル型ＭＯＳトランジスタ群およびＮチャネ
ル型ＭＯＳトランジスタ群から構成されるＣＭＯＳトラ
ンジスタ群を所定の配線接続をして所望の論理動作をす
る基本セルならびに前記基本セルを複数個含み所望の論
理機能動作をするブロックセルのそれぞれを半導体基板
の一主平面上に配列して成るゲートアレー構成またはス
タンダードセル構成の半導体集積回路であって、前記Ｃ
ＭＯＳトランジスタ群のソースおよびドレインのそれぞ
れの拡散層構造がこのソースおよびドレインのそれぞれ
の電界集中を緩和するようＬＤＤ構造またはＤＤＤ構造
を有する半導体集積回路において、前記基本セルを構成
するＣＭＯＳトランジスタ群の中に少なくとも１つの非
対称ＣＭＯＳトランジスタと少なくとも１つの対称ＣＭ
ＯＳトランジスタとを含む構成である。
【００１６】また、本発明の半導体集積回路は、前記対
称ＣＭＯＳトランジスタは、ソースおよびドレインのそ
れぞれの拡散層構造がこのソースおよびドレインのそれ
ぞれの電界集中を緩和するようＬＤＤ構造またはＤＤＤ
構造で対称構造である第１の対称ＣＭＯＳトランジスタ
を含む構成とすることもできる。
称ＣＭＯＳトランジスタは、ソースおよびドレインのそ
れぞれの拡散層構造がこのソースおよびドレインのそれ
ぞれの電界集中を緩和するようＬＤＤ構造またはＤＤＤ
構造で対称構造である第１の対称ＣＭＯＳトランジスタ
を含む構成とすることもできる。
【００１７】さらに、本発明の半導体集積回路は、前記
対称ＣＭＯＳトランジスタは、ソースおよびドレインの
それぞれの拡散構造がシングルドレイン構造で対称構造
である第２の対称ＣＭＯＳトランジスタを含む構成とす
ることもできる。
対称ＣＭＯＳトランジスタは、ソースおよびドレインの
それぞれの拡散構造がシングルドレイン構造で対称構造
である第２の対称ＣＭＯＳトランジスタを含む構成とす
ることもできる。
【００１８】さらにまた、本発明の半導体集積回路は、
前記基本セルは前記非対称ＣＭＯＳトランジスタの個数
を前記第１の対称ＣＭＯＳトランジスタの個数または前
記第２の対称ＣＭＯＳトランジスタの個数より多く含む
構成とすることもできる。
前記基本セルは前記非対称ＣＭＯＳトランジスタの個数
を前記第１の対称ＣＭＯＳトランジスタの個数または前
記第２の対称ＣＭＯＳトランジスタの個数より多く含む
構成とすることもできる。
【００１９】
【実施例】次に本発明について図面を参照して説明す
る。
る。
【００２０】まず最初に図５は、非対称ＬＤＤ構造トラ
ンジスタの抵抗成分をＰチャネル型ＭＯＳトランジスタ
で模式的に示した図である。図５に示す非対称ＬＤＤト
ランジスタでは、ソース側のサイドウォール下までソー
ス拡散層領域を広げることにより、対称構造ＬＤＤトラ
ンジスタ（図８を参照）では存在したソース側ＬＤＤ領
域の抵抗８１３をなくしている。
ンジスタの抵抗成分をＰチャネル型ＭＯＳトランジスタ
で模式的に示した図である。図５に示す非対称ＬＤＤト
ランジスタでは、ソース側のサイドウォール下までソー
ス拡散層領域を広げることにより、対称構造ＬＤＤトラ
ンジスタ（図８を参照）では存在したソース側ＬＤＤ領
域の抵抗８１３をなくしている。
【００２１】図１は本発明の第１の実施例の半導体集積
回路の基本セルアレイ・レイアウト図である。また、図
１（ａ）は、この実施例の内部基本セルレイアウト平面
図である。本実施例の基本セル１０３は、４個のＰチャ
ネル型ＭＯＳと４個のＮチャネル型ＭＯＳから構成され
ている。図１（ｂ）には、図１（ａ）中Ａ−Ａ’におけ
るＰチャネル型ＭＯＳ部の断面図を、また図１（ｃ）に
は、図１（ａ）中Ｂ−Ｂ’におけるＮチャネル型ＭＯＳ
部の断面図をそれぞれ示す。
回路の基本セルアレイ・レイアウト図である。また、図
１（ａ）は、この実施例の内部基本セルレイアウト平面
図である。本実施例の基本セル１０３は、４個のＰチャ
ネル型ＭＯＳと４個のＮチャネル型ＭＯＳから構成され
ている。図１（ｂ）には、図１（ａ）中Ａ−Ａ’におけ
るＰチャネル型ＭＯＳ部の断面図を、また図１（ｃ）に
は、図１（ａ）中Ｂ−Ｂ’におけるＮチャネル型ＭＯＳ
部の断面図をそれぞれ示す。
【００２２】図１（ｂ）および（ｃ）を参照すると、本
実施例の基本セル１０３は、ウェルコンタクト拡散層側
であるＡ側から３個のＰ型ＭＯＳトランジスタ（１０８
ａ，１０８ｂおよび１０８ｃ）ならびにＢ側から３個の
Ｎ型ＭＯＳトランジスタ（１０９ａ，１０９ｂ，および
１０９ｃ）はそれぞれ非対称ＬＤＤトランジスタであ
り、残りの１個のＰ型ＭＯＳトランジスタ１０８ｄおよ
びＮ型ＭＯＳトランジスタのそれぞれ１０９ｄが通常の
対称構造のＬＤＤトランジスタとなっている。
実施例の基本セル１０３は、ウェルコンタクト拡散層側
であるＡ側から３個のＰ型ＭＯＳトランジスタ（１０８
ａ，１０８ｂおよび１０８ｃ）ならびにＢ側から３個の
Ｎ型ＭＯＳトランジスタ（１０９ａ，１０９ｂ，および
１０９ｃ）はそれぞれ非対称ＬＤＤトランジスタであ
り、残りの１個のＰ型ＭＯＳトランジスタ１０８ｄおよ
びＮ型ＭＯＳトランジスタのそれぞれ１０９ｄが通常の
対称構造のＬＤＤトランジスタとなっている。
【００２３】図２（ａ）は、図１の基本セルアレイ・レ
イアウトに２入力ＮＡＮＤを適用し、その配線パターン
をレイアウトしたものであり、図２（ｂ）はその２入力
ＮＡＮＤの等価回路図である。
イアウトに２入力ＮＡＮＤを適用し、その配線パターン
をレイアウトしたものであり、図２（ｂ）はその２入力
ＮＡＮＤの等価回路図である。
【００２４】このレイアウト例においては、図２（ｂ）
に示すように出力端子に接続されたＮチャネル型ＭＯＳ
トランジスタ２０９ｄだけが従来と同じ対称構造のＬＤ
Ｄトランジスタで構成されている。
に示すように出力端子に接続されたＮチャネル型ＭＯＳ
トランジスタ２０９ｄだけが従来と同じ対称構造のＬＤ
Ｄトランジスタで構成されている。
【００２５】このため、特に立ち上がり時には非対称Ｌ
ＤＤトランジスタが２個並列に接続されているため、従
来のレイアウトに比べて約１０％オン電流が増加し、負
荷の駆動能力が向上する。
ＤＤトランジスタが２個並列に接続されているため、従
来のレイアウトに比べて約１０％オン電流が増加し、負
荷の駆動能力が向上する。
【００２６】図２（ａ）に示すレイアウトでは、基本セ
ル中の４個のトランジスタ（２０８Ｃ，２０８ｄ，２０
９ａ，２０９ｂ）が使用されない冗長なトランジスタと
なっている。このように本発明では、回路構成によって
は冗長なトランジスタおよびセル面積が従来構成（図６
（ａ）参照）より増加するが、近年のＬＳＩの集積密度
は配線の集積度が支配的であり、本発明の基本セル構成
が集積度劣化に及ぼす影響は小さい。
ル中の４個のトランジスタ（２０８Ｃ，２０８ｄ，２０
９ａ，２０９ｂ）が使用されない冗長なトランジスタと
なっている。このように本発明では、回路構成によって
は冗長なトランジスタおよびセル面積が従来構成（図６
（ａ）参照）より増加するが、近年のＬＳＩの集積密度
は配線の集積度が支配的であり、本発明の基本セル構成
が集積度劣化に及ぼす影響は小さい。
【００２７】次に、本発明の第２の実施例の半導体集積
回路について説明する。
回路について説明する。
【００２８】図３は本発明の第２の実施例の半導体集積
回路の基本セルアレイ・レイアウト図である。また、図
３（ａ）は、本発明の基本セル３０３は、５個のＰチャ
ネル型ＭＯＳトランジスタ（３０８ａ〜３０８ｅ）と５
個のＮチャネル型ＭＯＳトランジスタ（３０９ａ〜３０
９ｅ）とから構成されている。図３（ｂ）には、図３
（ａ）中Ｂ−Ｂ’におけるＰチャネル型ＭＯＳトランジ
スタ部の断面図を、また図３（ｃ）には、図３（ａ）中
Ｃ−Ｃ’におけるＮチャネル型ＭＯＳトランジスタ部の
断面図をそれぞれ示す。
回路の基本セルアレイ・レイアウト図である。また、図
３（ａ）は、本発明の基本セル３０３は、５個のＰチャ
ネル型ＭＯＳトランジスタ（３０８ａ〜３０８ｅ）と５
個のＮチャネル型ＭＯＳトランジスタ（３０９ａ〜３０
９ｅ）とから構成されている。図３（ｂ）には、図３
（ａ）中Ｂ−Ｂ’におけるＰチャネル型ＭＯＳトランジ
スタ部の断面図を、また図３（ｃ）には、図３（ａ）中
Ｃ−Ｃ’におけるＮチャネル型ＭＯＳトランジスタ部の
断面図をそれぞれ示す。
【００２９】図３（ｂ）および図３（ｃ）を参照する
と、本実施例の基本セル３０３は、Ｃ側から３個のＰチ
ャネル型ＭＯＳトランジスタ（３０８ａ，３０８ｂおよ
び３０８ｃ）ならびにＤ側から３個のＮチャネル型ＭＯ
Ｓトランジスタ（３０９ａ，３０９ｂおよび３０９ｃ）
はそれぞれ非対称ＬＤＤトランジスタであり、残りの２
個のＰチャネル型ＭＯＳトランジスタ（３０８ｄ，３０
８ｅ）および２個のＮチャネル型ＭＯＳトランジスタ
（３０９ｄ，３０９ｅ）はそれぞれ通常の対称構造のＬ
ＤＤトランジスタとなっている。
と、本実施例の基本セル３０３は、Ｃ側から３個のＰチ
ャネル型ＭＯＳトランジスタ（３０８ａ，３０８ｂおよ
び３０８ｃ）ならびにＤ側から３個のＮチャネル型ＭＯ
Ｓトランジスタ（３０９ａ，３０９ｂおよび３０９ｃ）
はそれぞれ非対称ＬＤＤトランジスタであり、残りの２
個のＰチャネル型ＭＯＳトランジスタ（３０８ｄ，３０
８ｅ）および２個のＮチャネル型ＭＯＳトランジスタ
（３０９ｄ，３０９ｅ）はそれぞれ通常の対称構造のＬ
ＤＤトランジスタとなっている。
【００３０】図４（ａ）は、図３の基本セルアレイ・レ
イアウトにラッチ回路を適用し、配線パターンをレイア
ウトしたものであり、図４（ｂ）はそのラッチ回路の等
価回路図である。
イアウトにラッチ回路を適用し、配線パターンをレイア
ウトしたものであり、図４（ｂ）はそのラッチ回路の等
価回路図である。
【００３１】このレイアウト例においては、図４（ｂ）
に示す２個のＣＭＯＳトランスファーゲートが従来と同
じ対称構造のＬＤＤトランジスタ（４０８ｂ，４０８ｅ
および４０９ｄ，４０９ｅ）であり、他の２個のインバ
ータ回路は非対称ＬＤＤトランジスタ（４０８ｂ，４０
８ｃおよび４０９ｂ，４０９ｃ）で構成されている。
に示す２個のＣＭＯＳトランスファーゲートが従来と同
じ対称構造のＬＤＤトランジスタ（４０８ｂ，４０８ｅ
および４０９ｄ，４０９ｅ）であり、他の２個のインバ
ータ回路は非対称ＬＤＤトランジスタ（４０８ｂ，４０
８ｃおよび４０９ｂ，４０９ｃ）で構成されている。
【００３２】本実施例においては１個の基本セルでラッ
チ回路を構成可能であり、同様のレイアウトにより２個
の基本セルでマスター・スレーブ型のフリップフロップ
を構成可能である。
チ回路を構成可能であり、同様のレイアウトにより２個
の基本セルでマスター・スレーブ型のフリップフロップ
を構成可能である。
【００３３】また、基本セル中のＰ型およびＮ型の対称
構造ＭＯＳトランジスタ（４０８ｄ，４０８ｅ，４０９
ｄおよび４０９ｅ）のそれぞれは、トランスファーゲー
トを構成する場合、必須の構成要素となっている。
構造ＭＯＳトランジスタ（４０８ｄ，４０８ｅ，４０９
ｄおよび４０９ｅ）のそれぞれは、トランスファーゲー
トを構成する場合、必須の構成要素となっている。
【００３４】以上第１および第２の実施例のトランジス
タの構造を対称ＬＤＤ構造および非対称ＬＤＤ構造で説
明したが、トランジスタの構造は対称ＤＤＤ構造および
非対称ＤＤＤ構造でも実質的に差はないことは言うまで
もない。
タの構造を対称ＬＤＤ構造および非対称ＬＤＤ構造で説
明したが、トランジスタの構造は対称ＤＤＤ構造および
非対称ＤＤＤ構造でも実質的に差はないことは言うまで
もない。
【００３５】
【発明の効果】以上述べたように本発明は、内部基本セ
ルを少なくとも１つの非対称ＬＤＤトランジスタを有す
る構成とし、機能ブロックの配線レイアウトでソース領
域を考慮することにより、回路動作の速度が向上する効
果を有する。
ルを少なくとも１つの非対称ＬＤＤトランジスタを有す
る構成とし、機能ブロックの配線レイアウトでソース領
域を考慮することにより、回路動作の速度が向上する効
果を有する。
【００３６】また本発明では、回路構成によっては冗長
なトランジスタおよびセル面積は従来構成（図６
（ａ））より増加するが、近年のＬＳＩにおける回路の
集積密度劣化に及ぼす影響は極めて小さい。
なトランジスタおよびセル面積は従来構成（図６
（ａ））より増加するが、近年のＬＳＩにおける回路の
集積密度劣化に及ぼす影響は極めて小さい。
【図１】本発明の第１の実施例の半導体装置の基本セル
アレイ・レイアウト図であり、（ａ）は基本セルアレイ
平面図で、（ｂ）は基本セルＰＭＯＳ部内断面図で、
（ｃ）は基本セルＮＭＯＳ部内断面図である。
アレイ・レイアウト図であり、（ａ）は基本セルアレイ
平面図で、（ｂ）は基本セルＰＭＯＳ部内断面図で、
（ｃ）は基本セルＮＭＯＳ部内断面図である。
【図２】図１に示す本発明の第１の実施例を２入力ＮＡ
ＮＤ回路に適用した場合の配線レイアウト図であり、
（ａ）は配線レイアウトを模式的に示す平面図で（ｂ）
はその等価回路図である。
ＮＤ回路に適用した場合の配線レイアウト図であり、
（ａ）は配線レイアウトを模式的に示す平面図で（ｂ）
はその等価回路図である。
【図３】非対称ＬＤＤトランジスタの抵抗成分を説明す
る図である。
る図である。
【図４】本発明の第２の実施例の半導体装置の基本セル
アレイ・レイアウト図であり、（ａ）は基本セルアレイ
平面図で、（ｂ）は基本セルＰＭＯＳ部内断面図で、
（ｃ）基本セルＮＭＯＳ部内断面図である。
アレイ・レイアウト図であり、（ａ）は基本セルアレイ
平面図で、（ｂ）は基本セルＰＭＯＳ部内断面図で、
（ｃ）基本セルＮＭＯＳ部内断面図である。
【図５】図４に示す本発明の第２の実施例をラッチ回路
に適用した場合の配線レイアウト図であり、（ａ）は配
線レイアウトを模式的に示す平面図で（ｂ）ほその等価
回路図である。
に適用した場合の配線レイアウト図であり、（ａ）は配
線レイアウトを模式的に示す平面図で（ｂ）ほその等価
回路図である。
【図６】従来のＳＯＧ（Ｓｅａ−Ｏｆ−Ｇａｔｅｓ）の
基本セルアレイ・レイアウト図であり、（ａ）は基本セ
ルアレイ平面図で、（ｂ）は基本セルＰＭＯＳ部内断面
図である。
基本セルアレイ・レイアウト図であり、（ａ）は基本セ
ルアレイ平面図で、（ｂ）は基本セルＰＭＯＳ部内断面
図である。
【図７】図６に示す従来のＳＯＧを２入力ＮＡＮＤ回路
に適用した場合の配線レイアウト図であり、（ａ）は配
線レイアウトを模式的に示す平面図で、（ｂ）はその等
価回路図である。
に適用した場合の配線レイアウト図であり、（ａ）は配
線レイアウトを模式的に示す平面図で、（ｂ）はその等
価回路図である。
【図８】従来の対称構造ＬＤＤトランジスタの抵抗成分
を説明する図である。
を説明する図である。
１０１，２０１，３０１，４０１，６０１，７０１
Ｐチャネル型ＭＯＳトランジスタ １０２，２０２，３０２，４０２，６０２，７０２
Ｎチャネル型ＭＯＳトランジスタ １０３，３０，６０３ 基本セル １０４，２０４，３０４，４０４，６０４，７０４
Ｎウェルコンタクト拡散層 １０５，２０５，３０５，４０５，６０５，７０５
Ｐウェルコンタクト拡散層 １０６，２０６，３０６，４０６，６０６，７０６
Ｐ＋拡散層 １０７，２０７，３０７，４０７，６０７，７０７
Ｎ＋拡散層 １０８，２０８，６０８，４０８，６０８，７０８
Ｐチャネル型ＭＯＳゲート １０９，２０９，３０９，４０９，６０９，７０９
Ｎチャネル型ＭＯＳゲート １１０，３１０，５０１，６１０，８０１ Ｐ型基板 １１１，３１１，５０２，６１１，８０２ Ｎウェル １１２，３１２ Ｐウェル ４４６，３１３，５１１，６１３，８１１ サイドウ
ォール １１４，３１４，５１０，６１４，８１０ Ｐ−型Ｌ
ＤＤ領域 １１５，３１５ Ｎ−型ＬＤＤ領域 １１６，３１６，６１６ 分離酸化膜 ２１０，４１０，７１０ 電源配線 ２１１，４１１，７１１ 接地配線 ２１２，７１２ 入力端子１ ２１３，７１３ 入力端子２ ２１４，４２１，７１４ 出力端子 ２１５，４１５，７１５ コンタクト ５０６，８０６ 電源 ５０７，８０７ 接地 ４１６ データ入力端子 ４１７ ＣＬＫ入力端子 ４１８ ＣＬＫＢ入力端子 ４１９ 第１スルーホール ４２０ 第２層配線 ５０３，８０３ ゲート ５０４，８０４ ソース ５０５，８０５ ドレイン ５０８，８０８ ソース拡散層 ５０９，８０９ ドレイン拡散層 ５１２，８１２ ソースコンタクト抵抗およびソース
拡散層抵抗 ８１３ ソース側ＬＤＤ領域の抵抗 ５１４，８１４ チャネル抵抗 ５１５，８１５ ドレイン側ＬＤＤ領域の抵抗 ５１６，８１６ ドレインコンタクト抵抗およびドレ
イン拡散層抵抗
Ｐチャネル型ＭＯＳトランジスタ １０２，２０２，３０２，４０２，６０２，７０２
Ｎチャネル型ＭＯＳトランジスタ １０３，３０，６０３ 基本セル １０４，２０４，３０４，４０４，６０４，７０４
Ｎウェルコンタクト拡散層 １０５，２０５，３０５，４０５，６０５，７０５
Ｐウェルコンタクト拡散層 １０６，２０６，３０６，４０６，６０６，７０６
Ｐ＋拡散層 １０７，２０７，３０７，４０７，６０７，７０７
Ｎ＋拡散層 １０８，２０８，６０８，４０８，６０８，７０８
Ｐチャネル型ＭＯＳゲート １０９，２０９，３０９，４０９，６０９，７０９
Ｎチャネル型ＭＯＳゲート １１０，３１０，５０１，６１０，８０１ Ｐ型基板 １１１，３１１，５０２，６１１，８０２ Ｎウェル １１２，３１２ Ｐウェル ４４６，３１３，５１１，６１３，８１１ サイドウ
ォール １１４，３１４，５１０，６１４，８１０ Ｐ−型Ｌ
ＤＤ領域 １１５，３１５ Ｎ−型ＬＤＤ領域 １１６，３１６，６１６ 分離酸化膜 ２１０，４１０，７１０ 電源配線 ２１１，４１１，７１１ 接地配線 ２１２，７１２ 入力端子１ ２１３，７１３ 入力端子２ ２１４，４２１，７１４ 出力端子 ２１５，４１５，７１５ コンタクト ５０６，８０６ 電源 ５０７，８０７ 接地 ４１６ データ入力端子 ４１７ ＣＬＫ入力端子 ４１８ ＣＬＫＢ入力端子 ４１９ 第１スルーホール ４２０ 第２層配線 ５０３，８０３ ゲート ５０４，８０４ ソース ５０５，８０５ ドレイン ５０８，８０８ ソース拡散層 ５０９，８０９ ドレイン拡散層 ５１２，８１２ ソースコンタクト抵抗およびソース
拡散層抵抗 ８１３ ソース側ＬＤＤ領域の抵抗 ５１４，８１４ チャネル抵抗 ５１５，８１５ ドレイン側ＬＤＤ領域の抵抗 ５１６，８１６ ドレインコンタクト抵抗およびドレ
イン拡散層抵抗
フロントページの続き (56)参考文献 特開 昭63−217654（ＪＰ，Ａ) 特開 昭64−44059（ＪＰ，Ａ) 特開 昭63−161660（ＪＰ，Ａ) 特開 昭62−95861（ＪＰ，Ａ) 特開 平４−91455（ＪＰ，Ａ) 特開 平４−258160（ＪＰ，Ａ) 特開 昭62−200757（ＪＰ，Ａ) 特開 昭63−252461（ＪＰ，Ａ) 特開 昭63−310136（ＪＰ，Ａ) 特開 平２−30185（ＪＰ，Ａ) 特開 昭57−79667（ＪＰ，Ａ)
Claims (4)
- 【請求項１】 Ｐチャネル型ＭＯＳトランジスタ群およ
びＮチャネル型ＭＯＳトランジスタ群から構成されるＣ
ＭＯＳトランジスタ群を所定の配線接続をして所望の論
理動作をする基本セルならびに前記基本セルを複数個含
み所望の論理機能動作をするブロックセルのそれぞれを
半導体基板の一主平面上に配列して成るゲートアレー構
成またはスタンダードセル構成の半導体集積回路であっ
て、前記ＣＭＯＳトランジスタ群のソースおよびドレイ
ンのそれぞれの拡散層構造がこのソースおよびドレイン
のそれぞれの電界集中を緩和するようＬＤＤ構造または
ＤＤＤ構造を有する半導体集積回路において、 前記基本セルを構成するＣＭＯＳトランジスタ群の中に
少なくとも１つの非対称ＣＭＯＳトランジスタと少なく
とも１つの対称ＣＭＯＳトランジスタとを含むことを特
徴とする半導体集積回路。 - 【請求項２】 前記対称ＣＭＯＳトランジスタは、ソー
スおよびドレインのそれぞれの拡散層構造がこのソース
およびドレインのそれぞれの電界集中を緩和するようＬ
ＤＤ構造またはＤＤＤ構造で対称構造である第１の対称
ＣＭＯＳトランジスタを含むことを特徴とする請求項１
記載の半導体集積回路。 - 【請求項３】 前記対称ＣＭＯＳトランジスタは、ソー
スおよびドレインのそれぞれの拡散構造がシングルドレ
イン構造で対称構造である第２の対称ＣＭＯＳトランジ
スタを含むことを特徴とする請求項２記載の半導体集積
回路。 - 【請求項４】 前記基本セルは前記非対称ＣＭＯＳトラ
ンジスタの個数を前記第１の対称ＣＭＯＳトランジスタ
の個数または前記第２の対称ＣＭＯＳトランジスタの個
数より多く含むことを特徴とする請求項３記載の半導体
集積回路。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5301392A JP2746087B2 (ja) | 1993-12-01 | 1993-12-01 | 半導体集積回路 |
| US08/347,517 US5608240A (en) | 1993-12-01 | 1994-11-30 | Semiconductor integrated circuit having at least one asymmetrical CMOS transistor |
| KR1019940032073A KR100203613B1 (ko) | 1993-12-01 | 1994-11-30 | 반도체 집적회로 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5301392A JP2746087B2 (ja) | 1993-12-01 | 1993-12-01 | 半導体集積回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH07153927A JPH07153927A (ja) | 1995-06-16 |
| JP2746087B2 true JP2746087B2 (ja) | 1998-04-28 |
Family
ID=17896324
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5301392A Expired - Fee Related JP2746087B2 (ja) | 1993-12-01 | 1993-12-01 | 半導体集積回路 |
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| US8839175B2 (en) | 2006-03-09 | 2014-09-16 | Tela Innovations, Inc. | Scalable meta-data objects |
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| US9563733B2 (en) | 2009-05-06 | 2017-02-07 | Tela Innovations, Inc. | Cell circuit and layout with linear finfet structures |
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| US7446352B2 (en) | 2006-03-09 | 2008-11-04 | Tela Innovations, Inc. | Dynamic array architecture |
| US8667443B2 (en) | 2007-03-05 | 2014-03-04 | Tela Innovations, Inc. | Integrated circuit cell library for multiple patterning |
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| US8513738B2 (en) * | 2011-07-21 | 2013-08-20 | International Business Machines Corporation | ESD field-effect transistor and integrated diffusion resistor |
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| JPS6481360A (en) * | 1987-09-24 | 1989-03-27 | Hitachi Ltd | Semiconductor integrated circuit device |
| JPH0230185A (ja) * | 1988-07-20 | 1990-01-31 | Hitachi Ltd | 半導体装置とその製造方法 |
-
1993
- 1993-12-01 JP JP5301392A patent/JP2746087B2/ja not_active Expired - Fee Related
-
1994
- 1994-11-30 US US08/347,517 patent/US5608240A/en not_active Expired - Fee Related
- 1994-11-30 KR KR1019940032073A patent/KR100203613B1/ko not_active IP Right Cessation
Also Published As
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| KR100203613B1 (ko) | 1999-06-15 |
| US5608240A (en) | 1997-03-04 |
| KR950021539A (ko) | 1995-07-26 |
| JPH07153927A (ja) | 1995-06-16 |
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