KR950021539A - 반도체 집적 회로 - Google Patents

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Abstract

본 발명은 기판 및 기판 상에 배열되고 다수의 기본 셀들을 포함하는 다수의 블럭 셀들을 포함하는 반도체 집적 회로를 제공한다. 기본 셀들 각각은 다수의 CMOS트랜지스터들을 포함한다. CMOS트랜지스터들중 적어도 하나는 비대칭 구조를 가지는데, 여기서 소스 확산층이나 드레인 확산층은 저농도 도프된 드레인(LDO) 구조나 고농도 도프된 드레인( DDD) 구조를 갖고 있다

Description

반도체 집적 회로
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제7도는 본 발명에 제1 실시예에 따른 반도체 집적 회로의 기본 셀 어레이의 상부 평면도.
제8도는 제7도의 선 B-B를 따라 절취한 횡단면도,
제9도는 제7도의 선 C-C를 따라 절취한 횡단면도,
제10도는 이중 입력 NAND 회로에 적용되고, 제1 실시예에 따른 회로를 도시한 상부 평면도,
제11도는 제10도에 도시된 회로의 등가 회로도

Claims (16)

  1. 기판; 및 상기 기판상에 배열되어 있고 다수의 기본 셀들을 포함하는 다수의 블럭 셀들을 포함하고, 상기 기본 셀들 각각은 다수의 CMOS트랜지스터들을 포함하며, 상기 CMOS트랜지스터들 중 적어도 하나는 소스 확산층 또는 드레인 확산층 중의 하나가 저농도 도프된 드레인 (LDD) 구조나 고농도 도프된 드레인 (DDD) 구조를 갖는 비대칭 구조를 가지는 것을 특징으로 하는 반도체 집적 회로.
  2. 제1항에 있어서, 상기 반도체 집적 회로가 게이트 어레이형이나 표준 셀형인 것을 특징으로 하는 반도체 집적 회로.
  3. 제1항에 있어서, 상기 CMOS트랜지스터들중 적어도 하나는 소스 확산층 및 드레인 확산층 들다가 저농도 도프된 드레인(LDD) 구조 또는 고농도 도프된 드레인(DDD) 구조를 갖는 제1대칭 CMOS 트랜지스터인 것을 특징으로 하는 반도체 집적 회로.
  4. 제3항에 있어서, 상기 CMOS 트랜지스터들중 적어도 하나는 소스 확산층 및 드레인 확산층 둘다가 단일 드레인 구조를 갖는 제2 대칭 CMOS 트랜지스터인 것을 특징으로 하는 반도체 집적 회로.
  5. 제3항에 있어서, 상기 기본 셀들 각각은 상기 제1대칭 CMOS트랜지스터들보다 더 많은 수의 상기 비대칭 CMOS 트랜지스터들을 포함하는 것을 특징으로 하는 반도체 집적 회로.
  6. 제3항에 있어서, 상기 기본 셀들 각각은 상기 제2대칭 CMOS트랜지스터들보다 더 많은 수의 상기 비대칭 CMOS 트랜지스터들을 포함하는 것을 특징으로 하는 반도체 집적 회로.
  7. 제4항에 있어서, 상기 기본 셀들 각각은 상기 제1 및 제2 대칭 CMOS 트랜지스터들의 합계보다 더 많은 수의 상기 비대칭 CMOS 트랜지스터들을 포함하는 것을 특징으로 하는 반도체 집적 회로.
  8. 제1항에 있어서, 상기 CMOS 트랜지스터들 각각은 P채널형 CMOS 트랜지스터 및 N채널형 CMOS 트랜지스터들을 포함하는 것을 특징으로 하는 반도체 집적 회로.
  9. 기판; 및 상기 기판상에 배열되어 있고 다수의 기본 셀들을 포함하는 다수의 블럭 셀들을 포함하고, 상기 기본 셀들 각각은 다수의 CMOS 트랜지스터들을 포함하며, 상기 CMOS 트랜지스터들 중 적어도 하나는 소스 확산층 또는 드레인 확산층 중의 하나가 소스나 드레인의 제1 측벽 아래에 배치되도록 확장되고, 다른 하나는 소스나 드레인의 제2측벽 아래에 배치되지 않도록 형성되는, 비대칭 구조를 갖고 있고, 저농도 도프 된 드레인(LDD) 구조나 고농도 도프된 드레인 (DDD) 구조는 소스나 드레인의 상기 제2 측벽 아래에 형성되는 것을 특징으로 하는 반도체 집적 회로.
  10. 제9항에 있어서, 상기 반도체 집적 회로가 게이트 어레이형이나 표준 셀형인 것을 특징으로 하는 반도체 집적 회로.
  11. 제9항에 있어서, 상기 CMOS 트랜지스터들중 적어도 하나는 소스 확산층 및 드레인의 확산층 들다가 소스 및 드레인의 측벽들 아래에 배치되지 않도록 형성되고, 소스 및 드레인 상기 측벽들 아래에 저농도 도프된 드레인(LDO) 구조나 고농도 도프된 드레인 (DDD) 구조를 갖도록 형성된 제1 대칭 CMOS 트랜지스터인 것을 특징으로 하는 반도체 집적 회로.
  12. 제 11항에 있어서, 상기 CMOS 트랜지스터들중 적어도 하나는 소스 확산층 및 드레인 확산층 둘다가 단일 드레인 구조를 갖는 제2 대칭 CMOS 트랜지스터인 것을 특징으로 하는 반도체 집적 회로.
  13. 제11항에 있어서, 상기 기본 셀들 각각은 상기 제1대칭 CMOS트랜지스터들보다 더 많은 수의 상기 비대칭 CMOS 트랜지스터들을 포함하는 것을 특징으로 하는 반도체 집적 회로.
  14. 제12항에 있어서, 상기 기본 셀들 각각은 상기 제2 대칭 CMOS 트랜지스터들보다 더 많은 수의 상기 비대칭 CMOS 트랜지스터들을 포함하는 것을 특징으로 하는 반도체 집적 회로.
  15. 제12항에 있어서, 상기 기본 셀들 각각은 상기 제1 및 제2대칭 CMOS트랜지스터들의 합계보다 더 많은 수의 상기 비대칭 CMOS 트랜지스터들을 포함하는 것을 특징으로 하는 반도체 집적 회로.
  16. 제5항에 있어서, 상기 CMOS 트랜지스터들 각각은 P채널형 CMOS 트랜지스터 및 N채널형 CMOS 트랜지스터들을 포함하는 것을 특징으로 하는 반도제 집적 회로.
    ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
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Families Citing this family (31)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5748475A (en) * 1995-05-30 1998-05-05 Motorola, Inc. Apparatus and method of orienting asymmetrical semiconductor devices in a circuit
US5952720A (en) * 1996-05-06 1999-09-14 United Microelectronics Corp. Buried contact structure
US5793089A (en) * 1997-01-10 1998-08-11 Advanced Micro Devices, Inc. Graded MOS transistor junction formed by aligning a sequence of implants to a selectively removable polysilicon sidewall space and oxide thermally grown thereon
US5837572A (en) * 1997-01-10 1998-11-17 Advanced Micro Devices, Inc. CMOS integrated circuit formed by using removable spacers to produce asymmetrical NMOS junctions before asymmetrical PMOS junctions for optimizing thermal diffusivity of dopants implanted therein
US5895955A (en) * 1997-01-10 1999-04-20 Advanced Micro Devices, Inc. MOS transistor employing a removable, dual layer etch stop to protect implant regions from sidewall spacer overetch
JP3180700B2 (ja) * 1997-02-03 2001-06-25 日本電気株式会社 半導体集積回路装置
US6157062A (en) * 1998-04-13 2000-12-05 Texas Instruments Incorporated Integrating dual supply voltage by removing the drain extender implant from the high voltage device
US6124610A (en) 1998-06-26 2000-09-26 Advanced Micro Devices, Inc. Isotropically etching sidewall spacers to be used for both an NMOS source/drain implant and a PMOS LDD implant
US6344671B1 (en) * 1999-12-14 2002-02-05 International Business Machines Corporation Pair of FETs including a shared SOI body contact and the method of forming the FETs
US7446352B2 (en) 2006-03-09 2008-11-04 Tela Innovations, Inc. Dynamic array architecture
US9009641B2 (en) 2006-03-09 2015-04-14 Tela Innovations, Inc. Circuits with linear finfet structures
US8653857B2 (en) 2006-03-09 2014-02-18 Tela Innovations, Inc. Circuitry and layouts for XOR and XNOR logic
US9563733B2 (en) 2009-05-06 2017-02-07 Tela Innovations, Inc. Cell circuit and layout with linear finfet structures
US7956421B2 (en) 2008-03-13 2011-06-07 Tela Innovations, Inc. Cross-coupled transistor layouts in restricted gate level layout architecture
US8541879B2 (en) 2007-12-13 2013-09-24 Tela Innovations, Inc. Super-self-aligned contacts and method for making the same
US8658542B2 (en) 2006-03-09 2014-02-25 Tela Innovations, Inc. Coarse grid design methods and structures
US7763534B2 (en) 2007-10-26 2010-07-27 Tela Innovations, Inc. Methods, structures and designs for self-aligning local interconnects used in integrated circuits
US8839175B2 (en) 2006-03-09 2014-09-16 Tela Innovations, Inc. Scalable meta-data objects
US7917879B2 (en) 2007-08-02 2011-03-29 Tela Innovations, Inc. Semiconductor device with dynamic array section
US9230910B2 (en) 2006-03-09 2016-01-05 Tela Innovations, Inc. Oversized contacts and vias in layout defined by linearly constrained topology
US9035359B2 (en) 2006-03-09 2015-05-19 Tela Innovations, Inc. Semiconductor chip including region including linear-shaped conductive structures forming gate electrodes and having electrical connection areas arranged relative to inner region between transistors of different types and associated methods
US8448102B2 (en) 2006-03-09 2013-05-21 Tela Innovations, Inc. Optimizing layout of irregular structures in regular layout context
US8667443B2 (en) 2007-03-05 2014-03-04 Tela Innovations, Inc. Integrated circuit cell library for multiple patterning
US8453094B2 (en) 2008-01-31 2013-05-28 Tela Innovations, Inc. Enforcement of semiconductor structure regularity for localized transistors and interconnect
US7939443B2 (en) 2008-03-27 2011-05-10 Tela Innovations, Inc. Methods for multi-wire routing and apparatus implementing same
MY152456A (en) 2008-07-16 2014-09-30 Tela Innovations Inc Methods for cell phasing and placement in dynamic array architecture and implementation of the same
US9122832B2 (en) 2008-08-01 2015-09-01 Tela Innovations, Inc. Methods for controlling microloading variation in semiconductor wafer layout and fabrication
US8661392B2 (en) 2009-10-13 2014-02-25 Tela Innovations, Inc. Methods for cell boundary encroachment and layouts implementing the Same
US8237471B2 (en) * 2009-11-25 2012-08-07 International Business Machines Corporation Circuit with stacked structure and use thereof
US9159627B2 (en) 2010-11-12 2015-10-13 Tela Innovations, Inc. Methods for linewidth modification and apparatus implementing the same
US8513738B2 (en) * 2011-07-21 2013-08-20 International Business Machines Corporation ESD field-effect transistor and integrated diffusion resistor

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5779667A (en) * 1980-11-05 1982-05-18 Fujitsu Ltd Manufacture of semiconductor device
JPS62200757A (ja) * 1986-02-28 1987-09-04 Toshiba Corp Ｍｏｓ型半導体装置
JP2742052B2 (ja) * 1987-06-12 1998-04-22 日本電信電話株式会社 相補型ｍｉｓマスタスライス論理集積回路
JPS6481360A (en) * 1987-09-24 1989-03-27 Hitachi Ltd Semiconductor integrated circuit device
JPH0230185A (ja) * 1988-07-20 1990-01-31 Hitachi Ltd 半導体装置とその製造方法

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Publication number Publication date
KR100203613B1 (ko) 1999-06-15
JP2746087B2 (ja) 1998-04-28
US5608240A (en) 1997-03-04
JPH07153927A (ja) 1995-06-16

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