KR950034686A - 게이트 어레이의 기본 셀 및 이 기본 셀을 포함하는 게이트 어레이 - Google Patents

게이트 어레이의 기본 셀 및 이 기본 셀을 포함하는 게이트 어레이 Download PDF

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Abstract

본 발명의 목적은 입력 로딩이 감소되어진 게이트 어레이 기본 셀을 제공하는데 있다. 각 행마다 소형의 CMOS 사이트 CS와 대형의 CMOS 사이트 CL을 포함한다. 소형 CMOS 사이트 CS에서의 트랜지스터 게이트는 대형 CMOS 사이트 CL에서의 트랜지스터 게이트보다 협소하다. 바람직하게 CS사이트는 CL 사이트에서의 트랜지스터 게이트 크기인 절반이 트랜지스터 게이트를 포함하여 CS 사이트에서의 트랜지스터 게이트는 병렬로 연결되어 CL 사이트에서의 트랜지스터 게이트와 전기적으로 등가를 이루게 된다.

Description

게이트 어레이의 기본 셀 및 이 기본 셀을 포함하는 게이트 어레이
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제2a도는 바이폴라사이트의 활용도가 높은(HBU) 본 발명에 따른 게이트 어레이 기본 셀에 대한 평면도. 제2b도는본 발명에 따른 CMOS 게이트 어레이 기본 셀에 대한 평면도, 제2c도는 본 발명에 따른 게이트 어레이에 대한 평면도, 제3a도는 본 발명에 따른 기본 셀에 대한 개략도, 제3b도는 본 발명에 따른 BiCMOS 기본 셀에 대한 평면도, 제3c도는 본 발명에 따른 CMOS 기본 셀에 대한 평면도.

Claims (34)

  1. 게이트 어레이의 기본 셀에 있어서, 적어도 한 행으로 배열된 다수의 CMOS 사이트를 포함하며, 상기 다수의 CMOS 사이트는 상기적어도 한 행 각각에서 제1게이트 폭의 트랜지스터를 갖는 두개의 소형 CMOS 사이트와 제2 게이트 폭의 트랜지스터를 갖는 두개의 대형 CMOS 사이트를 포함하며, 상기 제2 게이트 폭은 상기 제1 게이트 폭보다 큰 것을 특징으로 하는 게이트 어레이의 기본 셀.
  2. 제1항에 있어서, 상기 적어도 한 행은 두 행을 포함하며, 상기 두 행중 1행의 CMOS 사이트는 상기 두 행중 제2행의 CMOS 사이트로부터 반전되어진 것을 특징으로 하는 게이트 어레이의 기본 셀.
  3. 제1항에 있어서, 상기 대형 CMOS 사이트는 논리 기능을 수행하도록 설계되어진 것을 특징으로 하는 어레이의 기본 셀.
  4. 제2항에 있어서, 상기 두 행 사이에 배치된 적어도 하나의 바이폴라 사이트를 더 포함하는 것을 특징으로 하는 어레이의 기본 셀.
  5. 게이트 어레이의 기본 셀에 있어서, a. 다수의 CMOS 사이트로서, 상기 제1 CMOS 사이트 각각은 적어도 동일한 두 부분을 포함하며, 상기 각 부분은 제1 게이트 폭의 트랜지스터를 포함하는 다수의 제1 CMOS 사이트와, b.제2 게이트 폭의 트랜지스터를 각각 갖고 있는 다수의 제2 CMOS 사이트로서, 상기 제2 게이트 폭은 상기 제1 게이트 폭의 거의 2배로 되어 상기 다수의 제1 CMOS 사이트 각각의 트랜지스터가 상기 다수의 제2 CMOS 사이트의 트랜지스터중 하나와 전기적으로 등가를 이루도록 구성가능한 다수의 제2 CMOS 사이트를 포함하는 것을 특징으로 하는 게이트 어레이의 기본 셀.
  6. 제5항에 있어서, 상기 다수의 제1 CMOS 사이트와 상기 다수의 제2 CMOS 사이트사이에 인접 배치된 적어도 하나의 바이폴라 사이트를 더 포함하는 것을 특징으로 하는 게이트 어레이의 기본 셀.
  7. 제5항에 있어서, 상기 다수의 제1 CMOS 사이트아 상기 다수의 제2 CMOS 사이트는 적어도 두 행으로 배열되어, 상기 제1 CMOS 사이트 중 적어도 두개와 상기 제2 CMOS 사이트 중 적어도 두개는 각 행에 배치되어지는 것을 특징으로 하는 게이트 어레이의 기본 셀.
  8. 제7항에 있어서, 상기 적어도 두 행사이에 배치된 적어도 하나의 바이폴라 사이트를 더 포함하는 것을 특징으로 하는 게이트 어레이의 기본 셀.
  9. 제8항에 있어서, 상기 적어도 하나의바이폴라 사이트는 두개의 바이폴라사이트를 포함하는 것을 특징으로 하는 게이트 어레이의 기본 셀.
  10. 제7항에 있어서, 상기 적어도 하나의 바이폴라 사이트는 적어도 하나의 바이폴라 트랜시스터와 적어도 하나의 CMOS 반전기를 포함하는 것을 특징으로 하는 게이트 어레이의 기본 셀.
  11. 제5항에 있어서, 상기 제1 CMOS 사이트와 상기 제2 CMOS 사이트 각각은 제3 게이트 폭을 갖는 한쌍의 트랜지스터를 포함하며, 상기 제3 게이트 폭은 상기 제1 게이트 폭보다 작은 것을 특징으로 하는 게이트 어레이의 기본 셀.
  12. 제5항에 있어서, 상기 제2 CMOS 사이트는 제4 게이트 폭을 갖는 한쌍의 소형 p-채널 트랜지스터를 더 포함하며, 상기 제4 게이트 폭은 상기 제1 게이트 폭보다 작은 것을 특징으로 하는 게이트 어레이의 기본 셀.
  13. 제5항에 있어서, 상기 제1 CMOS 사이트에서의 상기 제1 게이트 폭의 상기 트랜지스터들은 4개의 중령 p-채널 트랜지스터와 4개의 중형 n-채널 트랜지스터를 포함하며, 상기 각각은 제2 CMOS 사이트에서의 상기 제2 게이트 폭의 상기 트랜지스터들은 2개의 대형 p-채널 트랜지스터와 2개의 대형 N-채널 트랜지스터를 포함하는 것을 특징으로 하는 게이트 어레이의 기본 셀.
  14. 제13항에 있어서, 상기 4개의 p-채널 트랜지스터들은 상기 4개의 중형 n-채널 트랜지스터들 사이에 배치되는 것을 특징으로 하는 게이트 어레이의 기본 셀.
  15. 제13항에 있어서, 상기 대형 p-채널 트랜지스터들 중 한 트랜지스터의 게이트는 상기 대형 n-채널 트랜지스터들 중 한 트랜지스터의 게이트에 연결되며, 상기 대형 p-채널 트랜지스터들 중 다른 한 트랜지스터의 게이트는 상기 대형 n-채널 트랜지스터들 중 다른 트랜지스터의 게이트와 분리되어지는 것을 특징으로 하는 게이트 어레이의 기본 셀.
  16. 제5항에 있어서, 상기 제1 CMOS 사이트와 상기 제2 사이트에 폴리 실리콘 점퍼들을더 포함하는 것을 특징으로 하는 게이트어레이의 기본 셀.
  17. 게이트 어레이에 있어서, 다수의 기본 셀을 포함하며, 상기 다수의 기본 셀 각각은 a. 제1 게이트 폭의 중형 트랜지스터들을 각각 포함하는 다수의 제1 CMOS 사이트와, b. 상기 제1 게이트 폭보다 큰 제2 게이트 폭의대형 트랜지스터들을 각각 갖는 다수의 제2 CMOS 사이트를 포함하며, 상기 제1 CMOS 사이트와 상기 제2 CMOS 사이트 각각은 상기 제1 게이트 폭보다 작은 제3 게이트 폭을 한쌍의 소형 트랜지스터들을 더 포함하는 것을 특징으로 하는 게이트 어레이.
  18. 게이트 어레이에 있어서, 행 및 열로 배열된 다수의 기본 셀을 포함하며, 상기 각각의 기본 셀은 a. 제1폭을 갖는 적어도 두개의 대형 n-채널 트랜지스터와, b. 상기 제1폭보다 작은 제2 폭을 갖는 적어도 두개의 중형 n-채널 트랜지스터를 포함하며, 상기 두개의 중형 n-채널 트랜지스터가 병렬 연결되면 이들 트랜지스터는 상기 대형 n-채널 트랜지스터들 중 어느 한 트랜지스터와 전기적으로 등가를 이루는 것을 특징으로 하는 게이트 어레이.
  19. 제18항에 있어서, 각각의 기본 셀이 a. 제3폭을 갖는 적어도 두개의 대형 p-채녈 트랜지스터와, b. 상기 제3폭보다 작은 제4폭을 갖는 적어도 두개의 중형 p-채널 트랜지스터를 더 포함하며, 상기 두개의중형 p-채널 트랜지스터가 병렬 연결되면 이들 트랜지스터는 상기 대형 p-채널 트랜지스터들 중 어느 한 트랜지스터와 전기적으로 등가를 이루는 것을 특징으로 하는 게이트 어레이.
  20. 제19항에 있어서, 상기 제1폭은 상기 제3폭과 거의 동일하며 상기 제2폭은 상기 제4폭과 거의 동일한 것을 특징으로 하는 게이트 어레이.
  21. 제19항에 있어서, 상기 적어도 두개의 중형 n-채널 트랜지스터는 각 대형 n-채널 트랜지스터마다 두개의 중형 n-채널 트랜지스터를 포함하며, 상기 적어도 두개의 중형 p-채널 트랜지스터는 각 대형 p-채널 트랜지스터마다 두개의 중형 p-채널 트앤지스터를 포함하는 것을 특징으로 하는 게이트 어레이.
  22. 제21항에 있어서, 각각의 기본 셀은 a. 각 대형 n-채널 트랜지스터와 두개의 중형 n-채널 트랜지스터마다 상기 중형 n-채널 트랜지스터의 게이트 폭보다 적은 게이트 폭을 갖는 소형 n-채널 트랜지스터와, b. 각 대형 p-채널 트랜지스터마다 상기 중형 p-채널 트랜지스터의 게이트 폭보다 작은 게이트 폭을 갖는 소형 p-채널 트랜지스터를 포함하는 것을 특징으로 하는 게이트 어레이.
  23. BiCMOS 게이트 어레이의 기본 셀에 있어서, a. 적어도 두 행으로 배열된 다수의 제1 CMOS 사이트와, b. 상기 적어도 두 행사이에 배치된 적어도 하나의 바이폴라 사이트를 포함하는 것을 특징으로 하는 BiCMOS 게이트 어레이의 기본 셀.
  24. 제23항에 있어서, 상기 다수의 제1 CMOS 사이트는 제1 게이트 폭의 트랜지스터를 갖는 적어도 하나의 소형 CMOS 사이트와 상기 제1 게이트 폭보다 큰 제2 게이트 폭의 트랜지스터를 갖는 적어도 하나의 대형 CMOS 사이트를 갖는 포함하는 것을 특징으로 하는 BiCMOS 게이트 어레이의 기본 셀.
  25. 제24항에 있어서, 상기 제2 게이트 폭은 상기 제1게이트 폭의 2배의 5% 이내인 것을 특징으로 하는 BiCMOS 게이트 어레이의 기본 셀.
  26. 제24항에 있어서, 상기 행 각각은 두개의 소형 CMOS 사이트와 두개의 대형 CMOS 사이트를 포함하는 것을 특징으로 하는 BiCMOS 게이트 어레이의 기본 셀.
  27. 제24항에 있어서, 상기 소형 CMOS 사이트 각각은 상기 제1 게이트 폭을 갖는 4개의 중형 n-채널 트랜지스터와, 제3 게이트 폭을 갖는 4개의 중형 p-채널 트랜지스터와, 제4 게이트폭을 갖는 두개의 n-채널 트랜지스터를 포함하며, 상기 제4 게이트 폭은 상기 제1 및 제3 게이트 폭보다 작은 것을 특징으로 하는 BiCMOS 게이트 어레이의 기본 셀.
  28. 제27항에 있어서, 상기 대형 CMOS 사이트 각각은 상기 제2 게이트 폭의 두개의 n-채널 트랜지스터와, 제5 게이트 폭의 두개의 p-채널 트랜지스터와, 제4 게이트 폭의 두개의 n-채널 트랜지스터와, 제6 게이트 폭의 두개의 p-채널 트랜지스터를 포함하며, 상기 제5게이트 폭은 상기 제3 게이트폭보다 작으며 상기 제5게이트 폭은 상기 제3 게이트 폭보다 큰 것을 특징으로 하는 BiCMOS 게이트 어레이의 기본 셀.
  29. 제28항에 있어서, 상기 제1 게이트 폭은 상기 제3 게이트 폭과 동일하며 상기 제2 게이트 폭은 상기 제5 게이트폭과 동일한 것을 특징으로 하는 BiCMOS 게이트 어레이의 기본 셀.
  30. 제23항에 있어서, 상기 다수의 제1 CMOS 사이트의 사이에서 수직 방향의 연결이 없는 다수의 측방향 연결을 더 포함하며, 상기 CMOS 사이트와 상기 적어도 하나의 바이폴라 사이트 사이에서 다수의 수직 방향 연결을 더 포함하는 것을 특징으로 하는 BiCMOS 게이트어레이의 기본 셀.
  31. 제23항에 있어서, 상기 바이폴라 사이트는 적어도 하나의 바이폴라 사이트 사이와 적어도 하나의 CMOS 사이트로부터 반전되어진 것을 특징으로 하는 BiCMOS 게이트 어레이의 기본 셀.
  32. 제23항에 있어서, 상기 적어도 두 행중 제1 행에서 상기 CMOS 사이트는 상기 적어도 두 행중 제2행에서의 CMOS 사이트로부터 반전되어진 것을 특징으로 하는 BiCMOS 게이트 어레이의 기본 셀.
  33. 제23항에 있어서, CMOS 기본 셀용으로 개발된 매크로는 상기 기본 셀에 대해 작용 하는 것을 특징으로 하는 BiCMOS 게이트 어레이의 기본 셀.
  34. 제23항에 있어서, 바이폴라 사이트 대 CMOS 사이트의 비는 1 대4인것을 특징으로 하는 BiCMOS게이트 어레이의 기본 셀.
    ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
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