KR870001597A - 반도체 기억장치 - Google Patents

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KR870001597A
KR870001597A KR1019860005399A KR860005399A KR870001597A KR 870001597 A KR870001597 A KR 870001597A KR 1019860005399 A KR1019860005399 A KR 1019860005399A KR 860005399 A KR860005399 A KR 860005399A KR 870001597 A KR870001597 A KR 870001597A
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요시히로 다께마에
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후지쓰 가부시끼가이샤
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Abstract

내용 없음.

Description

반도체 기억장치
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제 6 도는 본 발명에 따른 반도체 기억장치의 첫번째 실시예의 요부를 나타내는 회로도.
제 8 도는 본 발명에 따른 반도체 기억장치에 있어서 회로의 레이아웃(lay-out)을 나타내는 실시도.
제 9 도는 본 발명에 따른 반도체 기억장치에 있어서 회로 소자의 레이아웃을 나타내는 다른 실시도.

Claims (10)

  1. 반도체 기억장치에 있어서, 최소한 한쌍의 메모리 그룹으로 구성된 메모리 셀 어레이, 메모리 그룹 중, 첫번째 메모리 그룹에 연결된 칫번째 비트선 쌍, 메모리 그룹 중, 두번째 메모리 그룹에 연결된 두번째 비트선 쌍, 상기 첫번째 비트선쌍의 전위차간 감지하고 증폭하기 위하여 상기 두번째 메모리 그룹에 연결되고 P 채널 트랜지스터를 포함하는 첫번째 센스 증폭기. 상기 두번쩨 비트선 쌍의 전위차를 감지하고 증폭하기 위하여 상기 두번째 메모리 그룹에 연결되고 N 채널 트랜지스터를 포함하는 두번째 센스증폭기를 포함하고, 상기 첫번째와 두번째 센스증폭기가 상호 반대 위상으로 구동되는 것을 특징으로 하는 반도체 기억장치.
  2. 청구범위 제 1 항에 있어서, 상기 첫번째와 두번째 비트선 쌍의 고전위와 저전위 사이의 전압으로 각각 프리차지되는 반도체 기억장치.
  3. 청구범위 제 2 항에 있어서, 더우기 상기 첫번째 비트선 쌍에 연결되고 N 채널 트랜지스터를 포함하는 첫번째 액티브 리스토어 회로와, 상기 두번째 비트선 쌍에 연결되고 P 채널 트랜지스터를 포함하는 두번째 액티브 리스토어 회로를 포함하며, 상기 첫번째와 두번째 액티브 리스토어 회로는 상기 첫번째 센스증폭기와 상기 첫번째 액티브 리스토어 회로가 동시에 구동하지 않도록 상호 반대 위상으로 구동되는 반도체 기억장치.
  4. 청구범위 제 3 항에 있어서, 상기 첫번째 센스증폭기와 상기 두번째 액티브 리스토어 회로를 구성하는 상기 P 채널 트랜지스터가 상기 두번째 센스증폭기와 상기 첫번째 액티브 리스토어 회로를 구성하는 상기 N 채널 트랜지스터의 게이트 폭보다 더 큰 게이트 폭을 가지므로 트랜지스터의 트랜스퍼 콘덕던스가 갈아지는 반도체 기억장치.
  5. 청구범위 제 4 항에 있어서, 상기 첫번째 센스증폭기를 구동하기 위한 P 채널 트랜지스터를 포함하는 첫번째 구동회로, 상기 첫번째 액티브 리스토어 회로를 구동하기 위한 N 채널 트랜지스터를 포함하는 두번째 구동회로, 상기 두번째 센스증폭기를 구동하기 위한 N 채널 트랜지스터를 포함하는 세번째 구동회로, 상기 두번째 액티브 리스토어 회로를 구동하기 위한 P 채널 트랜지스터를 포함하는 네번째 구동회로를 포함하고, 상기 첫번째와 네번째 구동회로를 구성하는 P 채널 트랜지스터가 상기 두번째와 세번째 구동회로를 구성하는 상기 N 채널 트랜지스터의 게이트 폭보다 더 큰 게이트 폭을 가지므로 트랜지스터의 트랜스퍼 콘덕턴스가 같아지는 반도체 기억장치.
  6. 청구범위 제 3 항에 있어서, 상기 첫번째와 두번째 센스증폭기가 첫번째 다이나믹 플립플롭 회로를 구성하고 상기 첫번째와 두번째 액티브 리스토어 회로가 두번째 다이나믹 플립플롭 회로를 구성하는 반도체 기억장치.
  7. 청구범위 제 1 항에 있어서, 상기 첫번째 비트선 쌍이 전원 전압 전위로 프리차지되고 상기 두번째 비트선 쌍이 접지 전압 전위로 프리차지되는 반도체 기억장치,
  8. 청구범위 제 7 항에 있어서, 상기 첫번째와 두번째 메모리 그룹이 각각 쌍으로서 메모리셀과 더미셀을 가지는 반도체 기억장치.
  9. 청구범위 제 8 항에 있어서, 다수쌍의 메모리 그룹이 기판상에 교대로 배열되는 반도체 기억장치.
  10. 청구범위 제 9 항에 있어서, 한 메모리 그룹의 P 채널 트랜지스터와 다른 메모리 그룹의 P 채널 트랜지스터가 기판의 공동 N형 웰에 제공되는 반도체 기억장치.
    ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
KR1019860005399A 1985-07-10 1986-07-03 반도체 기억장치 KR900006191B1 (ko)

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JP150097 1985-07-10
JP21294 1986-02-04
JP61021294A JPS62180591A (ja) 1986-02-04 1986-02-04 半導体記憶装置

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