JPH0834058B2 - 半導体メモリ装置 - Google Patents
半導体メモリ装置Info
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- JPH0834058B2 JPH0834058B2 JP2069215A JP6921590A JPH0834058B2 JP H0834058 B2 JPH0834058 B2 JP H0834058B2 JP 2069215 A JP2069215 A JP 2069215A JP 6921590 A JP6921590 A JP 6921590A JP H0834058 B2 JPH0834058 B2 JP H0834058B2
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-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
- G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
- G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
- G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
- G11C11/409—Read-write [R-W] circuits
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Description
【発明の詳細な説明】 ＜産業上の利用分野＞ この発明は、ダイナミック・ランダム・アクセス・メ
モリ（DRAM）、スタチック・ランダム・アクセス・メモ
リ（SRAM）などの半導体メモリ装置に関し、より詳しく
は、センス増幅回路のセンス過程を高速化してアクセス
時間を短縮した半導体メモリ装置に関する。
モリ（DRAM）、スタチック・ランダム・アクセス・メモ
リ（SRAM）などの半導体メモリ装置に関し、より詳しく
は、センス増幅回路のセンス過程を高速化してアクセス
時間を短縮した半導体メモリ装置に関する。
＜従来の技術＞ 従来の半導体メモリ装置としては、第８図または第９
図に示すようなものがある。第８図に示す半導体メモリ
装置は、一方向に配列された差動型のセンス増幅器（以
下「センスアンプ」という。）SA0,SA1,SA2,…,SAn（以
下「SAi」と記す。）と、これらのセンスアンプSAiに接
続された一対のビット線B0,B0＃,B1,B1＃,B2,B2＃，…,
Bn,Bn＃（以下「Bi」，「Bi＃」と記す。）と、これら
のビット線に交差する複数のワード線W1,W2,…とを備え
ている。また、上記ビット線BiまたはBi＃と上記ワード
線W1,W2,…とが交差する箇所に、上記ビット線Biまたは
Bi＃と上記ワード線W1,W2,…とにそれぞれ接続されたメ
モリセルＭを備えている。なお、図中、各センスアンプ
SAiは、簡単のためPMOSプルアップ用トランジスタを省
略し、一対のNMOSプルダウン用トランジスタNTのみを示
している。そして、一方向に配列された上記センスアン
プSAiのプルダウン用トランジスタNTの共通ソース電極S
0,S1,S2,…,Sn（以下、「Si」と記す。）はすべて、１
本の電荷引き抜き線SAN＃に接続されている。更にこの
電荷引き抜き線SAN＃は、１個のトランジスタＱを介し
てグランドGNDに接続されている。第９図に示す半導体
メモリ装置では、上記電荷引き抜き線SAN＃は、互いに
コンダクタンスが異なる２個のトランジスタQ1およびQ2
によって並列にグランドGNDに接続されている。なお、
他の部分は、第８図に示した半導体メモリ装置と同一構
成となっている。
図に示すようなものがある。第８図に示す半導体メモリ
装置は、一方向に配列された差動型のセンス増幅器（以
下「センスアンプ」という。）SA0,SA1,SA2,…,SAn（以
下「SAi」と記す。）と、これらのセンスアンプSAiに接
続された一対のビット線B0,B0＃,B1,B1＃,B2,B2＃，…,
Bn,Bn＃（以下「Bi」，「Bi＃」と記す。）と、これら
のビット線に交差する複数のワード線W1,W2,…とを備え
ている。また、上記ビット線BiまたはBi＃と上記ワード
線W1,W2,…とが交差する箇所に、上記ビット線Biまたは
Bi＃と上記ワード線W1,W2,…とにそれぞれ接続されたメ
モリセルＭを備えている。なお、図中、各センスアンプ
SAiは、簡単のためPMOSプルアップ用トランジスタを省
略し、一対のNMOSプルダウン用トランジスタNTのみを示
している。そして、一方向に配列された上記センスアン
プSAiのプルダウン用トランジスタNTの共通ソース電極S
0,S1,S2,…,Sn（以下、「Si」と記す。）はすべて、１
本の電荷引き抜き線SAN＃に接続されている。更にこの
電荷引き抜き線SAN＃は、１個のトランジスタＱを介し
てグランドGNDに接続されている。第９図に示す半導体
メモリ装置では、上記電荷引き抜き線SAN＃は、互いに
コンダクタンスが異なる２個のトランジスタQ1およびQ2
によって並列にグランドGNDに接続されている。なお、
他の部分は、第８図に示した半導体メモリ装置と同一構
成となっている。
これらの半導体メモリ装置は、メモリセルＭのデータ
の読み出しを行う場合、次のように動作する。予めビッ
ト線Bi,Bi＃が中間電位Vcc/2に充電された後、まず、入
力アドレス信号に従ってワード線W1,W2,…のいずれかが
選択され活性化される。そして、選択されたワード線に
接続されているメモリセルＭとビット線BiまたはBi＃と
が導通する。すると、上記メモリセルＭに蓄えられてい
た電荷に応じて上記ビット線対Bi,Bi＃間に微小な電位
差が生じる。次に、上記電荷引き抜き線SAN＃を中間電
位Vcc/2から接地電位に引き下げることによって、セン
スアンプSAiに上記電位差を差動増幅させる。すなわ
ち、上記ビット線対Bi,Bi＃のうち、高電位にあった一
方のビット線の電位を保ったまま、低電位にあった他方
のビット線を零電位にする。ここで、センスアンプSAi
の共通ソース電極Siの電位を急速に下げると、センスア
ンプSAiの感度が低下して誤動作するおそれがある。こ
のため、第８図に示した半導体メモリ装置の場合、第10
図に示すように、まず、時刻t1にトランジスタＱのゲー
ト電位φを電源電位Vccより少し低い電位Vmに設定し
て、センスアンプSAiを緩やかに動作させる（初期増
幅）。ビット線対Bi,Bi＃の電位差が十分に開いた後、
すなわち時刻t2以後、ゲート電位φを電源電位Vccまで
引き上げてセンスアンプSAiをフルに動作させる（主増
幅）。また、第９図に示した半導体メモリ装置の場合、
第11図（ａ），（ｂ）に示すように、まず時刻t1にゲー
ト電位φ１を電源電位Vccに設定して、コンダクタンス
が小さい方のトランジスタQ1を導通させて緩やかに初期
増幅を行う。ビット線対Bi,Bi＃の電位差が十分に開い
た後、すなわち時刻t2以後、ゲート電位φ２を電源電位
Vccに設定して、コンダクタンスが大きい方のトランジ
スタQ2を導通させて主増幅を行う。このように、センス
アンプSAiを２段階に動作させることによって誤動作を
防止している。
の読み出しを行う場合、次のように動作する。予めビッ
ト線Bi,Bi＃が中間電位Vcc/2に充電された後、まず、入
力アドレス信号に従ってワード線W1,W2,…のいずれかが
選択され活性化される。そして、選択されたワード線に
接続されているメモリセルＭとビット線BiまたはBi＃と
が導通する。すると、上記メモリセルＭに蓄えられてい
た電荷に応じて上記ビット線対Bi,Bi＃間に微小な電位
差が生じる。次に、上記電荷引き抜き線SAN＃を中間電
位Vcc/2から接地電位に引き下げることによって、セン
スアンプSAiに上記電位差を差動増幅させる。すなわ
ち、上記ビット線対Bi,Bi＃のうち、高電位にあった一
方のビット線の電位を保ったまま、低電位にあった他方
のビット線を零電位にする。ここで、センスアンプSAi
の共通ソース電極Siの電位を急速に下げると、センスア
ンプSAiの感度が低下して誤動作するおそれがある。こ
のため、第８図に示した半導体メモリ装置の場合、第10
図に示すように、まず、時刻t1にトランジスタＱのゲー
ト電位φを電源電位Vccより少し低い電位Vmに設定し
て、センスアンプSAiを緩やかに動作させる（初期増
幅）。ビット線対Bi,Bi＃の電位差が十分に開いた後、
すなわち時刻t2以後、ゲート電位φを電源電位Vccまで
引き上げてセンスアンプSAiをフルに動作させる（主増
幅）。また、第９図に示した半導体メモリ装置の場合、
第11図（ａ），（ｂ）に示すように、まず時刻t1にゲー
ト電位φ１を電源電位Vccに設定して、コンダクタンス
が小さい方のトランジスタQ1を導通させて緩やかに初期
増幅を行う。ビット線対Bi,Bi＃の電位差が十分に開い
た後、すなわち時刻t2以後、ゲート電位φ２を電源電位
Vccに設定して、コンダクタンスが大きい方のトランジ
スタQ2を導通させて主増幅を行う。このように、センス
アンプSAiを２段階に動作させることによって誤動作を
防止している。
＜発明が解決しようとする課題＞ ところで、上記電荷引き抜き線SAN＃のうちセンスア
ンプSAi間の各部分はそれぞれ等価的に配線抵抗γとし
て働く。また、各センスアンプSAiは負荷容量として働
く。この結果、ゲート電位φまたはφ１を立ち上げてト
ランジスタＱまたはQ1を導通したとき、グランドGNDに
近い位置の共通ソース電極SOの電位は比較的早く下降す
る一方、グランドGNDから遠い位置の共通ソース電極Sn
の電位は下降するのが遅くなる。すなわち、グランドGN
Dから遠い位置のセンスアンプSAnは、初期増幅を開始す
るのが遅れる。このため、従来の半導体メモリ装置は、
センスアンプ全体が初期増幅に要する時間（この場合、
ゲート電位φまたはφ１を立ち上げてから上記遠い位置
のセンスアンプSAnが動作してビット線対Bn,Bn＃の電位
差が十分開くまでの時間）が長くなり、アクセス時間が
長くなるという問題がある。
ンプSAi間の各部分はそれぞれ等価的に配線抵抗γとし
て働く。また、各センスアンプSAiは負荷容量として働
く。この結果、ゲート電位φまたはφ１を立ち上げてト
ランジスタＱまたはQ1を導通したとき、グランドGNDに
近い位置の共通ソース電極SOの電位は比較的早く下降す
る一方、グランドGNDから遠い位置の共通ソース電極Sn
の電位は下降するのが遅くなる。すなわち、グランドGN
Dから遠い位置のセンスアンプSAnは、初期増幅を開始す
るのが遅れる。このため、従来の半導体メモリ装置は、
センスアンプ全体が初期増幅に要する時間（この場合、
ゲート電位φまたはφ１を立ち上げてから上記遠い位置
のセンスアンプSAnが動作してビット線対Bn,Bn＃の電位
差が十分開くまでの時間）が長くなり、アクセス時間が
長くなるという問題がある。
そこで、この発明の目的は、センスアンプ全体の初期
増幅時間を短縮することができ、したがって、アクセス
時間を短縮することができる半導体メモリ装置を提供す
ることにある。
増幅時間を短縮することができ、したがって、アクセス
時間を短縮することができる半導体メモリ装置を提供す
ることにある。
＜課題を解決するための手段＞ 上記目的を達成するために、この発明の半導体メモリ
装置は、二つの端子のうちの一方の端子がビット線につ
ながるプルダウン用トランジスタを有し、一方向に配列
された複数のセンス増幅器と、上記一方向に平行に設け
られ、一端がグランドに接続された電荷引き抜き線と、
各センス増幅器のプルダウン用トランジスタの他方の端
子と上記電荷引き抜き線の各センス増幅器近傍の箇所と
を結ぶ第1,第２の電流経路と、上記第1,第２の電流経路
にそれぞれ設けられ、独立の駆動信号に基づいて制御さ
れる第1,第２のスイッチと、上記第１の電流経路に設け
られ、上記ビット線の電位が上記ビット線の予備充電レ
ベルと接地レベルとの間に設定された閾値を超えている
ときオンする一方、上記ビット線の電位が上記閾値を超
えていないときオフする第３のスイッチを備えて、駆動
信号によって上記第１のスイッチをオンさせた時から上
記ビット線の電位が上記閾値を下回って上記第３のスイ
ッチがオフする時まで第１段階のセンス増幅を行い、続
いて駆動信号によって上記第２のスイッチをオンさせて
第２段階のセンス増幅を行うようにしている。
装置は、二つの端子のうちの一方の端子がビット線につ
ながるプルダウン用トランジスタを有し、一方向に配列
された複数のセンス増幅器と、上記一方向に平行に設け
られ、一端がグランドに接続された電荷引き抜き線と、
各センス増幅器のプルダウン用トランジスタの他方の端
子と上記電荷引き抜き線の各センス増幅器近傍の箇所と
を結ぶ第1,第２の電流経路と、上記第1,第２の電流経路
にそれぞれ設けられ、独立の駆動信号に基づいて制御さ
れる第1,第２のスイッチと、上記第１の電流経路に設け
られ、上記ビット線の電位が上記ビット線の予備充電レ
ベルと接地レベルとの間に設定された閾値を超えている
ときオンする一方、上記ビット線の電位が上記閾値を超
えていないときオフする第３のスイッチを備えて、駆動
信号によって上記第１のスイッチをオンさせた時から上
記ビット線の電位が上記閾値を下回って上記第３のスイ
ッチがオフする時まで第１段階のセンス増幅を行い、続
いて駆動信号によって上記第２のスイッチをオンさせて
第２段階のセンス増幅を行うようにしている。
また、上記第３のスイッチは、直列に接続された二つ
のトランジスタからなり、各トランジスタのゲートは一
対の上記プルダウン用トランジスタのビット線側の端子
にそれぞれ接続されているのが望ましい。
のトランジスタからなり、各トランジスタのゲートは一
対の上記プルダウン用トランジスタのビット線側の端子
にそれぞれ接続されているのが望ましい。
また、上記第１の電流経路に設けられ、この第１の電
流経路のプルダウン用トランジスタ側と電荷引き抜き線
側との電位差を検出して、この電位差が一定の閾値を超
えているときオンする一方、上記電位差が上記閾値を超
えていないときオフする第４のスイッチを備えるのが望
ましい。
流経路のプルダウン用トランジスタ側と電荷引き抜き線
側との電位差を検出して、この電位差が一定の閾値を超
えているときオンする一方、上記電位差が上記閾値を超
えていないときオフする第４のスイッチを備えるのが望
ましい。
＜作用＞ ワード線が活性化され、ビット線間に微小な電位差が
生じた後、駆動信号によって第１のスイッチをオンさせ
る。このとき、ビット線の電位が予備充電レベル近くに
あることから第３のスイッチはオンしている。したがっ
て、第１のスイッチがオンした時点で、各センスアンプ
のプルダウン用トランジスタは、第１の電流経路を介し
て、グランド電位にある電荷引き抜き線の各センスアン
プ近傍の箇所に導通される。この場合、グランドから遠
い位置のセンスアンプは、第１のスイッチへ駆動信号を
供給する配線の遅延時間だけ遅れて動作を開始する。こ
の配線の遅延時間は、第１のスイッチを例えばMOSトラ
ンジスタなど負荷容量が小さいものとすることによっ
て、容易に減少することができる。このようにした場
合、各センスアンプは駆動信号が入力かれた時点から、
従来に比して短時間で第１段階のセンス増幅（初期増
幅）を開始する。そして、各センス増幅器の初期増幅が
進行して、上記ビット線の電位が予め設定された閾値を
下回った時、第３のスイッチがオフして上記第１の電流
経路が遮断される。なお、第３のスイッチの閾値は、ビ
ット線が予備充電されるレベルと接地レベルとの間で、
センスアンプがフルに動作したとしても誤動作を起こさ
ない値に設定されているものとする。したがって、セン
スアンプが誤動作しないレベルまで到達した時点で、第
１の電流経路は遮断される。これによって初期増幅が自
動的に完了する。しかも、グランドから遠い位置のセン
スアンプよりもグランドに近い位置のセンスアンプの方
が上記誤動作しないレベルまで到達するタイミングは早
いので、グランドに近い位置のセンスアンプから電荷引
き抜き線へ流れる電流はグランドから遠い位置のセンス
アンプの初期増幅進行中に遮断される。この結果、電荷
引き抜き線の電位がグランドから遠い位置でも十分に下
がることになる。したがって、グランドから遠い位置の
センスアンプの動作が速くなり、その初期増幅時間が短
くなる。このように、グランドから遠い位置のセンスア
ンプが、従来に比して早く初期増幅を開始し、しかも、
短時間で初期増幅を完了する。したがって、センスアン
プ全体の初期増幅時間が短くなって、アクセス時間が短
縮される。
生じた後、駆動信号によって第１のスイッチをオンさせ
る。このとき、ビット線の電位が予備充電レベル近くに
あることから第３のスイッチはオンしている。したがっ
て、第１のスイッチがオンした時点で、各センスアンプ
のプルダウン用トランジスタは、第１の電流経路を介し
て、グランド電位にある電荷引き抜き線の各センスアン
プ近傍の箇所に導通される。この場合、グランドから遠
い位置のセンスアンプは、第１のスイッチへ駆動信号を
供給する配線の遅延時間だけ遅れて動作を開始する。こ
の配線の遅延時間は、第１のスイッチを例えばMOSトラ
ンジスタなど負荷容量が小さいものとすることによっ
て、容易に減少することができる。このようにした場
合、各センスアンプは駆動信号が入力かれた時点から、
従来に比して短時間で第１段階のセンス増幅（初期増
幅）を開始する。そして、各センス増幅器の初期増幅が
進行して、上記ビット線の電位が予め設定された閾値を
下回った時、第３のスイッチがオフして上記第１の電流
経路が遮断される。なお、第３のスイッチの閾値は、ビ
ット線が予備充電されるレベルと接地レベルとの間で、
センスアンプがフルに動作したとしても誤動作を起こさ
ない値に設定されているものとする。したがって、セン
スアンプが誤動作しないレベルまで到達した時点で、第
１の電流経路は遮断される。これによって初期増幅が自
動的に完了する。しかも、グランドから遠い位置のセン
スアンプよりもグランドに近い位置のセンスアンプの方
が上記誤動作しないレベルまで到達するタイミングは早
いので、グランドに近い位置のセンスアンプから電荷引
き抜き線へ流れる電流はグランドから遠い位置のセンス
アンプの初期増幅進行中に遮断される。この結果、電荷
引き抜き線の電位がグランドから遠い位置でも十分に下
がることになる。したがって、グランドから遠い位置の
センスアンプの動作が速くなり、その初期増幅時間が短
くなる。このように、グランドから遠い位置のセンスア
ンプが、従来に比して早く初期増幅を開始し、しかも、
短時間で初期増幅を完了する。したがって、センスアン
プ全体の初期増幅時間が短くなって、アクセス時間が短
縮される。
また、上記第３のスイッチは、直列に接続された二つ
のトランジスタからなり、各トランジスタのゲートは一
対の上記プルダウン用トランジスタのビット線側の端子
にそれぞれ接続されている場合、一対のビッド線のうち
いずれかが上記一定レベル以下となったとき、上記第１
の電流経路が遮断される。したがって、一対のビット線
がどのような電位に増幅されても第１の電流経路が遮断
され、確実に初期増幅が完了する。
のトランジスタからなり、各トランジスタのゲートは一
対の上記プルダウン用トランジスタのビット線側の端子
にそれぞれ接続されている場合、一対のビッド線のうち
いずれかが上記一定レベル以下となったとき、上記第１
の電流経路が遮断される。したがって、一対のビット線
がどのような電位に増幅されても第１の電流経路が遮断
され、確実に初期増幅が完了する。
また、上記第１の電流経路に設けられ、この第１の電
流経路のプルダウン用トランジスタ側と電荷引き抜き線
側との電位差を検出して、この電位差が一定の閾値を超
えているときオンする一方、上記電位差が上記閾値を超
えていないときオフする第４のスイッチを備えた場合、
この第４のスイッチの閾値と上記第３のスイッチの閾値
とによって第１の電流の電流経路を遮断するタイミング
が設定される。これにより、上記第１の電流経路を遮断
するタイミングが調節容易になる。
流経路のプルダウン用トランジスタ側と電荷引き抜き線
側との電位差を検出して、この電位差が一定の閾値を超
えているときオンする一方、上記電位差が上記閾値を超
えていないときオフする第４のスイッチを備えた場合、
この第４のスイッチの閾値と上記第３のスイッチの閾値
とによって第１の電流の電流経路を遮断するタイミング
が設定される。これにより、上記第１の電流経路を遮断
するタイミングが調節容易になる。
＜実施例＞ 以下、本発明の半導体メモリ装置を実施例により詳細
に説明する。
に説明する。
第１図および第２図はこの発明の一実施例の半導体メ
モリ装置の回路構成を示している。第１図に示すよう
に、この半導体メモリ装置は、第８図および第９図に示
した従来の半導体メモリ装置と同様に、一方向に配列さ
れた差動型のセンスアンプSA0,SA1,…,SAnと、これらの
センスアンプSAi（ｉ＝1,…,n）に接続された各一対の
ビット線B0,B0＃;B1,B1＃;B2,B2＃；…;Bn,Bn＃と、こ
れらのビット線Bi,Bi＃に交差する複数のワード線W1,W
2,…と、上記センスアンプSAiの列に平行に設けられ、
センスアンプSA0側の端部が接地された電荷引き抜き線S
AN＃とを備えている。また、上記ビット線BiまたはBi＃
と上記ワード線W1,W2,…とが交差する箇所に、上記ビッ
ト線BiまたはBi＃と上記ワード線W1,W2,…とにそれぞれ
接続されたメモリセルＭを備えている。なお、第１図
中、各センスアンプSAiは、簡単のためPMOSプルアップ
用トランジスタを省略し、一対のNMSOプルダウン用トラ
ンジスタNTのみを示している。Di,Di＃（ｉ＝0,…,n）
は、上記一対のプルダウン用トランジスタNTのドレイン
電極（二つの端子のうちの一方の端子）を示しており、
それぞれビット線Bi,Bi＃に接続されている。Si（ｉ＝
0,…,n）は共通ソース電極（他方の端子）を示してい
る。また、各センスアンプSAiの共通ソース電極Siと電
荷引き抜き線SAN＃の各センスアンプSAi近傍の箇所とを
結ぶ一対の電流経路（第1,第２の電流経路）I1i,I2i
（ｉ＝0,…,n）を設けている。第１の電流経路I1iに第
１のスイッチとしてＮチャネルトランジスタQ1iを設け
る一方、第２の電流経路I2iに第２のスイッチとしてＮ
チャネルトランジスタQ2iを設けている。トランジスタQ
1i,Q2i（ｉ＝0,…,n）のゲートには、それぞれ１本の配
線で信号φ1,φ２を印加するようにしている。第１の電
流経路Q1iには、さらに第３のスイッチとしてSWi（ｉ＝
0,…,n）を設けている。第３のスイッチSWiは、プルダ
ウン用トランジスタNTのドレイン電極Di,第３のスイッ
チSWiの電荷引き抜き線側ノードNi間の電位差（換言す
ればビット線Biの電位）とドレイン電極Di＃，第３のス
イッチSWiの電荷引き抜き側ノードNi間の電位差（換言
すればビット線Bi＃の電位）とを検出して、これらの電
位差（ビット線Bi,Bi＃の電位）がいずれも予め設定さ
れた閾値を超えているときオンする一方、これらの電位
差（ビット線B0,Bi＃の電位）のうち少なくとも一方が
上記閾値を超えていないときオフする。第２図に示すよ
うに、この第３のスイッチSWiは、具体的には直列に接
続した２個のＮチャンネルトランジスタQ3i,Q4i（ｉ＝
0,…,n）で構成している。トランジスタQ3iのゲート電
極をドレイン電極Diに接続する一方、トランジスタQ4i
のゲート電極をドレイン電極Di＃に接続している。トラ
ンジスタQ3iおよびQ4iの閾値Vthnは、中間電位Vcc/2と
グランドGNDの電位（＝０）との間で、センスアンプSAi
がフルに動作したとしても誤動作を起こさない値に設定
している。
モリ装置の回路構成を示している。第１図に示すよう
に、この半導体メモリ装置は、第８図および第９図に示
した従来の半導体メモリ装置と同様に、一方向に配列さ
れた差動型のセンスアンプSA0,SA1,…,SAnと、これらの
センスアンプSAi（ｉ＝1,…,n）に接続された各一対の
ビット線B0,B0＃;B1,B1＃;B2,B2＃；…;Bn,Bn＃と、こ
れらのビット線Bi,Bi＃に交差する複数のワード線W1,W
2,…と、上記センスアンプSAiの列に平行に設けられ、
センスアンプSA0側の端部が接地された電荷引き抜き線S
AN＃とを備えている。また、上記ビット線BiまたはBi＃
と上記ワード線W1,W2,…とが交差する箇所に、上記ビッ
ト線BiまたはBi＃と上記ワード線W1,W2,…とにそれぞれ
接続されたメモリセルＭを備えている。なお、第１図
中、各センスアンプSAiは、簡単のためPMOSプルアップ
用トランジスタを省略し、一対のNMSOプルダウン用トラ
ンジスタNTのみを示している。Di,Di＃（ｉ＝0,…,n）
は、上記一対のプルダウン用トランジスタNTのドレイン
電極（二つの端子のうちの一方の端子）を示しており、
それぞれビット線Bi,Bi＃に接続されている。Si（ｉ＝
0,…,n）は共通ソース電極（他方の端子）を示してい
る。また、各センスアンプSAiの共通ソース電極Siと電
荷引き抜き線SAN＃の各センスアンプSAi近傍の箇所とを
結ぶ一対の電流経路（第1,第２の電流経路）I1i,I2i
（ｉ＝0,…,n）を設けている。第１の電流経路I1iに第
１のスイッチとしてＮチャネルトランジスタQ1iを設け
る一方、第２の電流経路I2iに第２のスイッチとしてＮ
チャネルトランジスタQ2iを設けている。トランジスタQ
1i,Q2i（ｉ＝0,…,n）のゲートには、それぞれ１本の配
線で信号φ1,φ２を印加するようにしている。第１の電
流経路Q1iには、さらに第３のスイッチとしてSWi（ｉ＝
0,…,n）を設けている。第３のスイッチSWiは、プルダ
ウン用トランジスタNTのドレイン電極Di,第３のスイッ
チSWiの電荷引き抜き線側ノードNi間の電位差（換言す
ればビット線Biの電位）とドレイン電極Di＃，第３のス
イッチSWiの電荷引き抜き側ノードNi間の電位差（換言
すればビット線Bi＃の電位）とを検出して、これらの電
位差（ビット線Bi,Bi＃の電位）がいずれも予め設定さ
れた閾値を超えているときオンする一方、これらの電位
差（ビット線B0,Bi＃の電位）のうち少なくとも一方が
上記閾値を超えていないときオフする。第２図に示すよ
うに、この第３のスイッチSWiは、具体的には直列に接
続した２個のＮチャンネルトランジスタQ3i,Q4i（ｉ＝
0,…,n）で構成している。トランジスタQ3iのゲート電
極をドレイン電極Diに接続する一方、トランジスタQ4i
のゲート電極をドレイン電極Di＃に接続している。トラ
ンジスタQ3iおよびQ4iの閾値Vthnは、中間電位Vcc/2と
グランドGNDの電位（＝０）との間で、センスアンプSAi
がフルに動作したとしても誤動作を起こさない値に設定
している。
センス増幅を行う場合、ワード線Wiが活性化されると
予め中間電位Vcc/2に充電された各ビット線Bi,Bi＃間に
微小な電位差が生じる。そして、第４図（ａ）に示すよ
うに、まず信号φ１を時刻T1に電源電位Vccに設定し
て、各トランジスタQ1iをオンさせる。なお、閾値Vthn
を越えていることからトランジスタQ3iおよびQ4iもオン
している。したがって、トランジスタQ1iがオンした時
点で、センスアンプSAiの共通ソース電極Siは、第１の
電流経路を介して、グランド電位にある電荷引き抜き線
SAN＃のセンスアンプSAi近傍の箇所に導通される。ここ
で、グランドGNDから遠い位置のセンスアンプSAnは、ト
ランジスタQ1iへ信号φ１を与える配線の遅延時間だけ
遅れて動作を開始する。この配線に接続されているのは
ゲート容量が小さいトランジスタQ10,Q11,…,Q1nだけで
あるから、上記配線の遅延時間は短いものとなってい
る。したがって、各センスアンプSAi（ｉ＝0,…,n）
は、従来に比して短時間で初期増幅を開始する。なお、
第１の電流経路I1iに３個のトランジスタQ3i,Q4iおよび
Q1iを直列に介在させているので、コンダクタンスを低
下させることができ、初期増幅を緩やかに開始すること
ができる。
予め中間電位Vcc/2に充電された各ビット線Bi,Bi＃間に
微小な電位差が生じる。そして、第４図（ａ）に示すよ
うに、まず信号φ１を時刻T1に電源電位Vccに設定し
て、各トランジスタQ1iをオンさせる。なお、閾値Vthn
を越えていることからトランジスタQ3iおよびQ4iもオン
している。したがって、トランジスタQ1iがオンした時
点で、センスアンプSAiの共通ソース電極Siは、第１の
電流経路を介して、グランド電位にある電荷引き抜き線
SAN＃のセンスアンプSAi近傍の箇所に導通される。ここ
で、グランドGNDから遠い位置のセンスアンプSAnは、ト
ランジスタQ1iへ信号φ１を与える配線の遅延時間だけ
遅れて動作を開始する。この配線に接続されているのは
ゲート容量が小さいトランジスタQ10,Q11,…,Q1nだけで
あるから、上記配線の遅延時間は短いものとなってい
る。したがって、各センスアンプSAi（ｉ＝0,…,n）
は、従来に比して短時間で初期増幅を開始する。なお、
第１の電流経路I1iに３個のトランジスタQ3i,Q4iおよび
Q1iを直列に介在させているので、コンダクタンスを低
下させることができ、初期増幅を緩やかに開始すること
ができる。
各センスアンプSAiの初期増幅が進行して、相補に動
作するビット線対Bi,Bi＃のうち、例えばビット線Biの
電位がグランド電位へ引き下げられるものとする。この
場合、ビット線Biの電位がグランド電位へ近づいて、ド
レイン電極Diと第３のスイッチSWiの電荷引き抜き線側
ノードNiとの電位下が閾値Vthnを下回った時、トランジ
スタQ3iがオフして第１の電流経路I1iが遮断される。す
なわち、センスアンプSAiがフルに動作したとしても誤
動作を起こさないレベルに到達した時点で、第１の電流
経路I1iが遮断される。なお、ビット線Bi＃の電位がグ
ランド電位へ引き下げられる場合、トランジスタQ4iが
オフして第１の電流経路I1iが遮断される。このように
して、センスアンプSAiの初期増幅が自動的に完了す
る。しかも、グランドGNDから遠い位置のセンスアンプS
AnよりもグランドGNDに近い位置のセンスアンプSA0,SA1
の方が上記誤動作しないレベルまで到達するタイミング
が早いので、グランドGNDの近い位置のセンスアンプSA
0,SA1から電荷引き抜き線SAN＃へ流れる電流はグランド
GNDから遠い位置のセンスアンプSAnの初期増幅時間中に
遮断される。この結果、電荷引き抜き線SAN＃の電位が
グランドGNDから遠い位置でも十分に下がることにな
る。したがって、グランドGNDから遠い位置のセンスア
ンプSAnの動作が速くなり、その初期増幅時間が短くな
る。このように、グランドGNDから遠い位置のセンスア
ンプSAnの初期増幅を従来に比して早く開始させること
ができ、しかも短時間で完了させることができる。した
がって、センスアンプSA0,…,SAn全体の初期増幅を短時
間で行うことができ、アクセス時間を短縮することがで
きる。なお、主増幅は、第４図（ｂ）に示すように、セ
ンスアンプSA0,…,SAn全体の初期増幅が完了した後、信
号φ２を時刻t3にVccレベルに設定してトランジスタQ2i
（ｉ＝0,…,n）をオンさせて、第２の電流経路I2iを導
通して行う。
作するビット線対Bi,Bi＃のうち、例えばビット線Biの
電位がグランド電位へ引き下げられるものとする。この
場合、ビット線Biの電位がグランド電位へ近づいて、ド
レイン電極Diと第３のスイッチSWiの電荷引き抜き線側
ノードNiとの電位下が閾値Vthnを下回った時、トランジ
スタQ3iがオフして第１の電流経路I1iが遮断される。す
なわち、センスアンプSAiがフルに動作したとしても誤
動作を起こさないレベルに到達した時点で、第１の電流
経路I1iが遮断される。なお、ビット線Bi＃の電位がグ
ランド電位へ引き下げられる場合、トランジスタQ4iが
オフして第１の電流経路I1iが遮断される。このように
して、センスアンプSAiの初期増幅が自動的に完了す
る。しかも、グランドGNDから遠い位置のセンスアンプS
AnよりもグランドGNDに近い位置のセンスアンプSA0,SA1
の方が上記誤動作しないレベルまで到達するタイミング
が早いので、グランドGNDの近い位置のセンスアンプSA
0,SA1から電荷引き抜き線SAN＃へ流れる電流はグランド
GNDから遠い位置のセンスアンプSAnの初期増幅時間中に
遮断される。この結果、電荷引き抜き線SAN＃の電位が
グランドGNDから遠い位置でも十分に下がることにな
る。したがって、グランドGNDから遠い位置のセンスア
ンプSAnの動作が速くなり、その初期増幅時間が短くな
る。このように、グランドGNDから遠い位置のセンスア
ンプSAnの初期増幅を従来に比して早く開始させること
ができ、しかも短時間で完了させることができる。した
がって、センスアンプSA0,…,SAn全体の初期増幅を短時
間で行うことができ、アクセス時間を短縮することがで
きる。なお、主増幅は、第４図（ｂ）に示すように、セ
ンスアンプSA0,…,SAn全体の初期増幅が完了した後、信
号φ２を時刻t3にVccレベルに設定してトランジスタQ2i
（ｉ＝0,…,n）をオンさせて、第２の電流経路I2iを導
通して行う。
また、第３図に示すように、第１の電流経路I1iの各
トランジスタQ1iと電荷引き抜き線SAN＃との間に、第４
のスイッチとしてＰチャンネルトランジスタQ5i（ｉ＝
0,…,n）を設けても良い。このトランジスタQ5iのゲー
ト電極は第１の電流経路I1iの電荷引き抜き線SAN＃側に
つながっている。このトランジスタQ5iは、第１の電流
経路I1iのトランジスタQ1i側と電荷引き抜き線SAN＃側
との電位差が一定の閾値Vthpを超えているときオンする
一方、上記閾値Vthpを超えていないときオフする。この
ようにした場合、このトランジスタQ5iの閾値Vthpと上
記トランジスタQ3i,Q4iの閾値Vthnとによって第１の電
流経路I1iを遮断するタイミングを設定することができ
る。したがって、第１の電流経路I1iを遮断するタイミ
ングを自由に調節できるようになる。しかも、第１の電
流経路I1iが導通したとき、４個のトランジスタQ3i,Q4
i,Q1iおよびQ5iが直列になるので、コンダクタンスを低
下させることができ、初期増幅をさらに緩やかに開始す
ることができる。
トランジスタQ1iと電荷引き抜き線SAN＃との間に、第４
のスイッチとしてＰチャンネルトランジスタQ5i（ｉ＝
0,…,n）を設けても良い。このトランジスタQ5iのゲー
ト電極は第１の電流経路I1iの電荷引き抜き線SAN＃側に
つながっている。このトランジスタQ5iは、第１の電流
経路I1iのトランジスタQ1i側と電荷引き抜き線SAN＃側
との電位差が一定の閾値Vthpを超えているときオンする
一方、上記閾値Vthpを超えていないときオフする。この
ようにした場合、このトランジスタQ5iの閾値Vthpと上
記トランジスタQ3i,Q4iの閾値Vthnとによって第１の電
流経路I1iを遮断するタイミングを設定することができ
る。したがって、第１の電流経路I1iを遮断するタイミ
ングを自由に調節できるようになる。しかも、第１の電
流経路I1iが導通したとき、４個のトランジスタQ3i,Q4
i,Q1iおよびQ5iが直列になるので、コンダクタンスを低
下させることができ、初期増幅をさらに緩やかに開始す
ることができる。
なお、上に述べた半導体メモリ装置は、センス増幅の
際、各センスアンプSAiが第５図（ａ），（ｂ），
（ｃ）に示すような動作状態となっている。第５図
（ａ）はグランドから遠い位置のセンスアンプSAnの共
通ソース電極Snを流れる電流波形を示し、同図（ｂ），
（ｃ）はそれぞれグランドから近い位置のセンスアンプ
SA1,SA0の共通ソース電極S1,S0を流れる電流波形を示し
ている。第５図から明らかなように、グランドに近い位
置のセンスアンプSA0,SA1は比較的早い時刻に初期増幅
を完了して電流が流れなくなっている。この結果、グラ
ンドから遠い位置のセンスアンプSAnの電流が増加し
て、その初期増幅完了が早まっている。
際、各センスアンプSAiが第５図（ａ），（ｂ），
（ｃ）に示すような動作状態となっている。第５図
（ａ）はグランドから遠い位置のセンスアンプSAnの共
通ソース電極Snを流れる電流波形を示し、同図（ｂ），
（ｃ）はそれぞれグランドから近い位置のセンスアンプ
SA1,SA0の共通ソース電極S1,S0を流れる電流波形を示し
ている。第５図から明らかなように、グランドに近い位
置のセンスアンプSA0,SA1は比較的早い時刻に初期増幅
を完了して電流が流れなくなっている。この結果、グラ
ンドから遠い位置のセンスアンプSAnの電流が増加し
て、その初期増幅完了が早まっている。
また、第６図、第７図はそれぞれこの発明の半導体メ
モリ装置、従来の半導体メモリ装置のデータ読み出し動
作のシュミレーション結果を示している。実線はグラン
ドに近い位置のビット線対B0/B0＃，破線はグランドか
ら遠い位置のビット線対Bn/Bn＃のそれぞれの電位変化
の様子を示している。これによると、初期増幅完了後に
センス増幅を一時停止させているため、グランドに近い
位置のビット線対B0/B0＃のセンス増幅完了（第6,7図
中、実線矢印で示す時刻）は、この発明の方式では、従
来の方式に比してむしろ遅くなっている。けれども、グ
ランドから遠い位置のビット線対Bn/Bn＃のセンス増幅
完了（第6,7図中、破線矢印で示す時刻）は大幅に早く
なっている。このことから、全体としてアクセス時間を
短縮できることがわかる。
モリ装置、従来の半導体メモリ装置のデータ読み出し動
作のシュミレーション結果を示している。実線はグラン
ドに近い位置のビット線対B0/B0＃，破線はグランドか
ら遠い位置のビット線対Bn/Bn＃のそれぞれの電位変化
の様子を示している。これによると、初期増幅完了後に
センス増幅を一時停止させているため、グランドに近い
位置のビット線対B0/B0＃のセンス増幅完了（第6,7図
中、実線矢印で示す時刻）は、この発明の方式では、従
来の方式に比してむしろ遅くなっている。けれども、グ
ランドから遠い位置のビット線対Bn/Bn＃のセンス増幅
完了（第6,7図中、破線矢印で示す時刻）は大幅に早く
なっている。このことから、全体としてアクセス時間を
短縮できることがわかる。
＜発明の効果＞ 以上より明らかなように、この発明の半導体メモリ装
置は、各センス増幅器のプルダウン用トランジスタの他
方の端子と電荷引き抜き線の各センス増幅器近傍の箇所
とを結ぶ第1,第２の電流経路と、上記第1,第２の電流経
路にそれぞれ設けられ、独立の駆動信号に基づいて制御
される第1,第２のスイッチと、上記第１の電流経路に設
けられ、上記ビット線の電位がこのビット線の予備充電
レベルと接地レベルとの間に設定された閾値を超えてい
るときオンする一方、上記ビット線の電位が上記閾値を
超えていないときオフする第３のスイッチを備えて、駆
動信号によって第１のスイッチをオンさせた時から上記
ビット線の電位が上記閾値を下回って第３のスイッチが
オフする時まで第１段階のセンス増幅を行い、続いて駆
動信号によって第２のスイッチをオンさせて第２段階の
センス増幅を行うようにしているので、センスアンプ全
体の初期増幅時間を短縮でき、したがって、アクセス時
間を短縮することができる。
置は、各センス増幅器のプルダウン用トランジスタの他
方の端子と電荷引き抜き線の各センス増幅器近傍の箇所
とを結ぶ第1,第２の電流経路と、上記第1,第２の電流経
路にそれぞれ設けられ、独立の駆動信号に基づいて制御
される第1,第２のスイッチと、上記第１の電流経路に設
けられ、上記ビット線の電位がこのビット線の予備充電
レベルと接地レベルとの間に設定された閾値を超えてい
るときオンする一方、上記ビット線の電位が上記閾値を
超えていないときオフする第３のスイッチを備えて、駆
動信号によって第１のスイッチをオンさせた時から上記
ビット線の電位が上記閾値を下回って第３のスイッチが
オフする時まで第１段階のセンス増幅を行い、続いて駆
動信号によって第２のスイッチをオンさせて第２段階の
センス増幅を行うようにしているので、センスアンプ全
体の初期増幅時間を短縮でき、したがって、アクセス時
間を短縮することができる。
また、上記第３のスイッチは、直列に接続された二つ
のトランジスタからなり、各トランジスタのゲートは一
対の上記プルダウン用トランジスタのビット線側の端子
にそれぞれ接続されている場合、一対のビット線がどの
ような電位に増幅されても第１の電流経路を遮断でき、
確実に初期増幅を完了することができる。
のトランジスタからなり、各トランジスタのゲートは一
対の上記プルダウン用トランジスタのビット線側の端子
にそれぞれ接続されている場合、一対のビット線がどの
ような電位に増幅されても第１の電流経路を遮断でき、
確実に初期増幅を完了することができる。
また、上記第１の電流経路に設けられ、この第１の電
流経路のプルダウン用トランジスタ側と電荷引き抜き線
側との電位差を検出して、この電位差が一定の閾値を超
えているときオンする一方、上記電位差が上記閾値を超
えていないときオフする第４のスイッチを備えた場合、
上記第１の電流経路を遮断するタイミングを容易に調節
することができる。
流経路のプルダウン用トランジスタ側と電荷引き抜き線
側との電位差を検出して、この電位差が一定の閾値を超
えているときオンする一方、上記電位差が上記閾値を超
えていないときオフする第４のスイッチを備えた場合、
上記第１の電流経路を遮断するタイミングを容易に調節
することができる。
第１図乃至第３図はそれぞれこの発明の実施例の半導体
メモリ装置の回路構成を示す図、第４図（ａ），（ｂ）
はそれぞれ上記半導体メモリ装置の動作タイミングを示
す図、第５図，第６図はそれぞれ上記半導体メモリ装置
の動作状態をシュミレーションした結果を示す図、第７
図は従来の半導体メモリ装置の動作状態をシュミレーシ
ョンした結果を示す図、第８図，第９図はそれぞれ従来
の半導体メモリ装置の回路構成を示す図、第10図，第11
図（ａ），（ｂ）はそれぞれ従来の半導体メモリ装置の
動作タイミングを示す図である。 B0,B0＃,B1,B1＃,B2,B2＃,B3,B3＃,Bn,Bn＃……ビット
線、 D0,D0＃,D1,D1＃,D2,D2＃,D3,D3＃,Dn,Dn＃……ドレイ
ン電極、 GND……グランド、 I10,I11,I12,I13,I1n……第１の電流経路、 I20,I21,I22,I23,I2n……第２の電流経路、 Ｍ……メモリセル、 NT……プルダウン用トランジスタ、 Q10,Q11,Q12,Q13,Q1n,Q20,Q21,Q22,Q23,Q2n,Q30,Q31,Q3
2,Q33,Q3n,Q40,Q41,Q42,Q43,Q4n,Q50,Q51,Q52,Q53,Q5n
……Ｎチャンネルトランジスタ、 S0,S1,S2,S3,Sn……共通ソース電極、 SA0,SA1,SA2,SA3,SAn……センスアンプ、 SW0,SW1,SW2,SW3,SWn……第３のスイッチ、 N0,N1,N2,N3,Nn……第３のスイッチSWiの電荷引き抜き
線側ノード。
メモリ装置の回路構成を示す図、第４図（ａ），（ｂ）
はそれぞれ上記半導体メモリ装置の動作タイミングを示
す図、第５図，第６図はそれぞれ上記半導体メモリ装置
の動作状態をシュミレーションした結果を示す図、第７
図は従来の半導体メモリ装置の動作状態をシュミレーシ
ョンした結果を示す図、第８図，第９図はそれぞれ従来
の半導体メモリ装置の回路構成を示す図、第10図，第11
図（ａ），（ｂ）はそれぞれ従来の半導体メモリ装置の
動作タイミングを示す図である。 B0,B0＃,B1,B1＃,B2,B2＃,B3,B3＃,Bn,Bn＃……ビット
線、 D0,D0＃,D1,D1＃,D2,D2＃,D3,D3＃,Dn,Dn＃……ドレイ
ン電極、 GND……グランド、 I10,I11,I12,I13,I1n……第１の電流経路、 I20,I21,I22,I23,I2n……第２の電流経路、 Ｍ……メモリセル、 NT……プルダウン用トランジスタ、 Q10,Q11,Q12,Q13,Q1n,Q20,Q21,Q22,Q23,Q2n,Q30,Q31,Q3
2,Q33,Q3n,Q40,Q41,Q42,Q43,Q4n,Q50,Q51,Q52,Q53,Q5n
……Ｎチャンネルトランジスタ、 S0,S1,S2,S3,Sn……共通ソース電極、 SA0,SA1,SA2,SA3,SAn……センスアンプ、 SW0,SW1,SW2,SW3,SWn……第３のスイッチ、 N0,N1,N2,N3,Nn……第３のスイッチSWiの電荷引き抜き
線側ノード。
Claims (3)
- 【請求項１】二つの端子のうちの一方の端子がビット線
につながるプルダウン用トランジスタを有し、一方向に
配列された複数のセンス増幅器と、 上記一方向に平行に設けられ、一端がグランドに接続さ
れた電荷引き抜き線と、 各センス増幅器のプルダウン用トランジスタの他方の端
子と上記電荷引き抜き線の各センス増幅器近傍の箇所と
を結ぶ第1,第２の電流経路と、 上記第1,第２の電流経路にそれぞれ設けられ、独立の駆
動信号に基づいて制御される第1,第２のスイッチと、 上記第１の電流経路に設けられ、上記ビット線の電位が
上記ビット線の予備充電レベルと接地レベルとの間に設
定された閾値を超えているときオンする一方、上記ビッ
ト線の電位が上記閾値を超えていないときオフする第３
のスイッチを備えて、 駆動信号によって上記第１のスイッチをオンさせた時か
ら上記ビット線の電位が上記閾値を下回って上記第３の
スイッチがオフする時まで第１段階のセンス増幅を行
い、続いて駆動信号によって上記第２のスイッチをオン
させて第２段階のセンス増幅を行うようにしたことを特
徴とする半導体メモリ装置。 - 【請求項２】上記第３のスイッチは、直列に接続された
二つのトランジスタからなり、各トランジスタのゲート
は一対の上記プルダウン用トランジスタのビット線側の
端子にそれぞれ接続されていることを特徴とする請求項
１に記載の半導体メモリ装置。 - 【請求項３】上記第１の電流経路に設けられ、この第１
の電流経路のプルダウン用トランジスタ側と電荷引き抜
き線側との電位差を検出して、この電位差が一定の閾値
を超えているときオンする一方、上記電位差が上記閾値
を超えていないときオフする第４のスイッチを備えたこ
とを特徴とする請求項１に記載の半導体メモリ装置。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2069215A JPH0834058B2 (ja) | 1990-03-19 | 1990-03-19 | 半導体メモリ装置 |
| US07/668,307 US5245581A (en) | 1990-03-19 | 1991-03-13 | Semiconductor memory device with rapid sense amplification |
| DE69114555T DE69114555T2 (de) | 1990-03-19 | 1991-03-18 | Halbleiterspeicheranordnung. |
| EP91104185A EP0448025B1 (en) | 1990-03-19 | 1991-03-18 | A semiconductor memory device |
| KR1019910004309A KR940009082B1 (ko) | 1990-03-19 | 1991-03-19 | 반도체 메모리장치 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2069215A JPH0834058B2 (ja) | 1990-03-19 | 1990-03-19 | 半導体メモリ装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH03269895A JPH03269895A (ja) | 1991-12-02 |
| JPH0834058B2 true JPH0834058B2 (ja) | 1996-03-29 |
Family
ID=13396275
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2069215A Expired - Fee Related JPH0834058B2 (ja) | 1990-03-19 | 1990-03-19 | 半導体メモリ装置 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US5245581A (ja) |
| EP (1) | EP0448025B1 (ja) |
| JP (1) | JPH0834058B2 (ja) |
| KR (1) | KR940009082B1 (ja) |
| DE (1) | DE69114555T2 (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5912853A (en) * | 1996-12-03 | 1999-06-15 | Cirrus Logic, Inc. | Precision sense amplifiers and memories, systems and methods using the same |
| US5861767A (en) * | 1996-12-03 | 1999-01-19 | Cirrus Logic, Inc. | Digital step generators and circuits, systems and methods using the same |
| JP2007120991A (ja) * | 2005-10-25 | 2007-05-17 | Sharp Corp | テストパターンの検出率算出方法、コンピュータプログラム及びテストパターンの検出率算出装置 |
Family Cites Families (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0787037B2 (ja) * | 1984-03-02 | 1995-09-20 | 沖電気工業株式会社 | 半導体メモリ回路のデータ書込方法 |
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