DE69114555T2

DE69114555T2 - Halbleiterspeicheranordnung.

Info

Publication number: DE69114555T2
Application number: DE69114555T
Authority: DE
Inventors: Yasushi Kubota
Original assignee: Sharp Corp
Current assignee: Sharp Corp
Priority date: 1990-03-19
Filing date: 1991-03-18
Publication date: 1996-07-04
Anticipated expiration: 2011-03-19
Also published as: EP0448025A2; EP0448025A3; US5245581A; KR940009082B1; EP0448025B1; JPH03269895A; DE69114555D1; JPH0834058B2

Description

HINTERGRUND DER ERFINDUNG

1. Gebiet der Erfindung

Die Erfindung betrifft ein Halbleiterspeicher-Bauelement wie einen dynamischen Direktzugriffsspeicher (DRAM) oder einen statischen Direktzugriffsspeicher (SRAM), und spezieller betrifft sie ein Halbleiterspeicher-Bauelement, bei dem Leseverstärker den Leseprozeß mit hoher Geschwindigkeit ausführen, so daß die Zugriffszeit verkürzt werden kann.

2. Beschreibung des Stands der Technik

Fig. 8 zeigt einen herkömmlichen DRAM. Der DRAM von Fig. 8 verfügt über Leseverstärker vom Differenztyp SA0, SA1, ..., SAn, die in einer Richtung angeordnet sind, Paare von Bitleitungen B0 und , B1 und , ..., Bn und , und über wortleitungen W1, W2, ..., die die Bitleitungen schneiden. An den überkreuzungsstellen zwischen den Bitleitungen und den Wortleitungen W1, W2, ... sind Speicherzellen M ausgebildet, die jeweils mit den Bitleitungen und den Wortleitun gen W1, W2, ... verbunden sind. In den beigefügten Zeichnungen sind der Vereinfachung halber PMOS-Pull-up-Transistoren für die Leseverstärker SA0, SA1, ..., SAn weggelassen, und es ist nur ein Paar NMOS-Pull-down-Transistoren NT1 und NT2 dargestellt, die Komponenten jedes der Leseverstärker SA0, SA1, ..., SAn sind. Alle gemeinsamen Sourceanschlüsse S0, S1, ..., Sn der NMOS-Pull-down-Transistorpaare NT1 und NT2 sind mit einer Entladeleitung verbunden, deren eines Ende über einen Transistor Q mit Masse verbunden ist. Wenn nachfolgend einer der Leseverstärker, eine der Bitleitungen oder einer der gemeinsamen Sourceanschlüsse als typisches Beispiel für diese Komponenten angesprochen wird, sind diese manchmal mit SAi, Bi und bzw. Si bezeichnet.
Fig. 9 zeigt einen anderen herkömmlichen DRAM. Der DRAM von Fig. 9 verfügt über denselben Aufbau wie der von Fig. 8, mit der Ausnahme, daß ein Ende der Entladeleitung über eine Parallelschaltung aus Transistoren Q1 und Q2 mit Masse verbunden ist. Die Leitfähigkeit des Transistors Q1 ist kleiner als die des Transistors Q2.
Der Betrieb dieser DRAMs wird nun beschrieben. Wenn ein Datenwert aus einer der Speicherzellen M auszulesen ist, werden die Bitleitungspaare B0 und , ..., Bn und auf ein mittleres Potential Vcc/2 geladen. Dann wird eine der Wortleitungen W1, W2, ... ausgewählt, um abhängig von einem Eingangsadreßsignal aktiviert zu werden. Die mit der ausgewählten Wortleitung verbundenen Speicherzellen M werden mit den zugehörigen Bitleitungen Bi oder verbunden, so daß eine winzige Potentialdifferenz, deren Ausmaß vom Wert der in den Speicherzellen M abgespeicherten Ladung abhängt, zwischen den Bitleitungen Bi und auftritt. Danach wird das Potential auf der Entladeleitung vom mittleren Potential Vcc/2 auf den Massepegel abgesenkt, um dadurch zu bewirken, daß der zugehörige Leseverstärker SAi diese Potentialdifferenz differenzmäßig verstärkt. D.h., daß das Potential einer Leitung des Bitleitungspaars Bi und , das das niedrigere ist, auf Null verringert wird, während das höhere der anderen Bitleitung beibehalten wird. Wenn das Potential des gemeinsamen Sourceanschlusses Si während dieses Prozesses schnell abgesenkt wird, kann die Empfindlichkeit des Leseverstärkers SAi abfallen, was zu einer Funktionsstörung des Leseverstärkers führen kann.
Um zu verhindern, daß dieser Effekt auftritt, wird bei herkömmlichen DRAMs eine Gegenmaßnahme ergriffen. Im DRAM von Fig. 8 wird, wie es in Fig. 10 dargestellt ist, das Gatepotential Φ des Transistors Q zu einem Zeitpunkt t&sub1; auf eine Spannung Vm erhöht, die geringfügig niedriger ist als die Versorgungsspannung Vcc, und der Leseverstärker SAi beginnt allmählich zu arbeiten (Anfangsverstärkung). Nachdem die Potentialdifferenz zwischen den Bitleitungen Bi und ausreichend groß geworden ist (d.h. nach einem Zeitpunkt t&sub2;) wird das Gatepotential Φ weiter auf die Versorgungsspannung Vcc erhöht und der Leseverstärker SAi führt seine volle Funktion aus (Hauptverstärkung). Im DRAM von Fig. 9 wird eine zweistufige Verstärkung ausgeführt, um zu verhindern, daß der Leseverstärker SAi fehlerhaft arbeitet, wie es nachfolgend beschrieben wird. Zunächst wird, wie es in (a) von Fig. 11 dargestellt ist, das Gatepotential Φ'1 des Transistors Q zu einem Zeitpunkt t&sub1; auf die Versorgungsspannung Vcc angehoben, damit der Transistor Q1 mit der kleineren Leitfähigkeit eingeschaltet wird und Anfangsverstärkung ausgeführt wird. Nachdem die Potentialdifferenz zwischen den Bitleitungen Bi und ausreichend groß geworden ist (d.h. nach einem Zeitpunkt t&sub2; ((b) in Fig. 11)), wird das Gatepotential Φ'2 des Transistors Q2 auf die Versorgungsspannung Vcc angehoben, wodurch der Transistor Q2 mit größerer Leitfähigkeit durchgeschaltet wird. Danach wird Hauptverstärkung ausgeführt.
Wie vorstehend beschrieben, ist der gemeinsame Sourceanschluß Si aller Leseverstärker SAi an einer Position, die dem jeweiligen Leseverstärker SAi am nächsten liegt, mit der Entladeleitung verbunden. In der Entladeleitung wirken Abschnitte zwischen diesen Verbindungspositionen als Widerstände r. Jeder der Leseverstärker SAi zeigt die Funktion einer Lastkapazität. Wenn das Gatepotential Φ oder Φ'1 erhöht wird, um den Transistor Q oder Q1 durchzuschalten, fällt daher das Potential des gemeinsamen Sourceanschlusses S0, das der Masse GND am nächsten liegt, relativ schnell ab, und demgegenüber fällt dasjenige des gemeinsamen Sourcepotentials Sn, das am weitesten von der Masse GND entfernt ist, langsam ab. Anders gesagt, ist im Leseverstärker SAn, der weit von der Masse GND entfernt liegt, der Beginn der Anfangsverstärkung verzögert. Bei einem herkömmlichen Halbleiterspeicher-Bauelement ist daher die Gesamtzeitspanne, die dazu erforderlich ist, Anfangsverstärkung in allen Leseverstärkern auszuführen, lang (bei den vorstehend angegebenen DRAMs ist die Zeitspanne ab dem Erhöhen des Gatepotentials Φ oder Φ'1 bis der entfernteste Leseverstärker SAn arbeitet und die Potentialdifferenz zwischen den Bitleitungen Bn und Wn ausreichend groß wird). Dies verlängert die Zugriffszeit.

ZUSAMMENFASSUNG DER ERFINDUNG

Das erfindungsgemäße Halbleiterspeicher-Bauelement, das die vorstehend erörterten und zahlreiche andere Nachteile und Mängel des Stands der Technik überwindet, weist folgendes auf: Paare von Bitleitungen; Leseverstärker, die in einer Richtung angeordnet sind, wobei jeder der Leseverstärker zwei oder mehr Pull-down-Transistoren aufweist, wobei jeweils ein Anschluß derselben mit einer zugehörigen Leitung des Paars Bitleitungen verbunden ist; und eine Entladeleitung, die entlang dieser Richtung läuft und deren eines Ende mit Masse verbunden ist und ferner folgendes aufweist: einen ersten und einen zweiten Strompfad für jeden der Leseverstärker, wobei ein Ende des ersten Strompfads und ein Ende des zweiten Strompfads miteinander und mit einem anderen Anschluß jedes der Pull-down-Transistoren verbunden sind, und wobei das andere Ende des ersten Strompfads und das andere Ende des zweiten Strompfads mit der Entladeleitung verbunden sind; eine erste und eine zweite Schalteinrichtung, die in den ersten bzw. den zweiten Strompfad geschaltet sind und unabhängig voneinander durch verschiedene Ansteuersignale angesteuert werden, wie sie von Ansteuersignalguellen geliefert werden; und eine dritte Schalteinrichtung, die mit dem ersten Strompfad verbunden ist und zwischen dem anderen Anschluß des ersten Pull-down-Transistors und der ersten Schalteinrichtung angeordnet ist, wodurch diejenigen unter den dritten Schalteinrichtungen, die nahe den Ansteuersignalquellen liegen, früher abgeschaltet werden als diejenigen, die entfernt von diesen Ansteuersignalquellen liegen.
Vorzugsweise weist die dritte Schalteinrichtung zwei in Reihe geschaltete Transistoren auf.
Vorzugsweise ist das Gate einer der Transistoren mit dem einen Anschluß einer der Pull-down-Transistoren verbunden und das Gate des anderen der Transistoren mit dem einen Anschluß des anderen der Pull-down-Transistoren verbunden.
Vorzugsweise wird die dritte Schalteinrichtung eingeschaltet, wenn die Potentiale auf beiden zugehörigen Bitleitungen größer als ein Schwellenwert sind, und sie wird abgeschaltet, wenn das Potential auf mindestens einer der zugehörigen Leitungen kleiner als der Schwellenwert ist, wobei der Schwellenwert zwischen einem Vorab-Ladepegel und dem Massepegel liegt.
Vorzugsweise führen die Leseverstärker eine erste Leseverstärkung ab dem Zeitpunkt aus, zu dem die zugehörige erste Schalteinrichtung durchgeschaltet wird, bis zum Zeitpunkt, zu dem die zugehörige dritte Schalteinrichtung abgeschaltet wird, woraufhin diese Leseverstärker bei durchgeschalteten zweiten Schalteinrichtungen eine zweite Leseverstärkung ausführen.
Vorzugsweise weist das Speicherbauelement ferner eine vierte Schalteinrichtung auf, die in den ersten Strompfad geschaltet ist.
Vorzugsweise ist die vierte Schalteinrichtung zwischen der ersten Schalteinrichtung und der Entladeleitung angeordnet.
Vorzugsweise wird die vierte Schalteinrichtung durchgeschaltet, wenn die Potentialdifferenz zwischen der Seite des Pull-down-Transistors und der Seite der Entladeleitung im ersten Strompfad größer als ein vorgegebener Wert ist, und sie wird abgeschaltet, wenn die Potentialdifferenz nicht größer als dieser vorgegebene Wert ist.
Vorzugsweise werden die ersten Schalteinrichtungen aller Leseverstärker gemeinsam durch ein Ansteuersignal gesteuert.
Vorzugsweise werden die zweiten Schalteinrichtungen aller Leseverstärker gemeinsam durch ein Ansteuersignal gesteuert.
Beim erfindungsgemäßen Halbleiterspeicher-Bauelement wird ein Ansteuersignal zum Durchschalten der ersten Schalteinrichtung erzeugt, nachdem Wortleitungen aktiviert wurden und eine winzige Potentialdifferenz zwischen Bitleitungen auftritt. Dabei liegt das Potential der Bitleitungen in der Nähe des Vorab-Ladepegels und die dritte Schalteinrichtung ist durchgeschaltet. Wenn die erste Schalteinrichtung durchgeschaltet ist, sind daher die Pull-down-Transistoren aller Leseverstärker über den ersten Strompfad mit der Entladeleitung verbunden, die auf den Massepegel gesetzt ist. Bei diesem Prozeß kann die Funktion von Leseverstärkern, die weit entfernt von der Masse liegen, durch die Signalverzögerung in der Leitung verzögert werden, durch die das Ansteuersignal an die erste Schalteinrichtung angelegt wird. Diese durch die Leitung hervorgerufene Verzögerung kann leicht dadurch verringert werden, daß als erste Schalteinrichtungen solche Bauelemente verwendet werden, die kleine Lastkapazität aufweisen (wie MOS-Transistoren). In diesem Fall beginnt jeder Leseverstärker mit einer Zeitverzögerung ab der Eingabe des Ansteuersignals mit dem ersten Stadium der Leseverstärkung (Anfangsverstärkung). Diese Zeitverzögerung ist kürzer als bei einem bekannten Bauelement. Mit Fortschreiten der Anfangsverstärkung fallen die Potentiale auf den Bitleitungen allmählich. Wenn das Potential mindestens einer der Bitleitungen unter einen Schwellenwert fällt, wird die dritte Schalteinrichtung abgeschaltet, wodurch der erste Strompfad geöffnet wird. Dieser Schwellenwert der dritten Schalteinrichtung wird in geeigneter Weise so gewählt, daß selbst dann, wenn die Leseverstärker voll arbeiten, während sich die Potentiale der Bitleitungen zwischen dem Vorab-Ladepegel und dem Massepegel befinden, diese Leseverstärker nicht fehlerhaft arbeiten. D.h., daß dann, wenn die Potentiale der Bitleitungen auf einen Pegel fallen, bei dem der zugehörige Leseverstärker nicht fehlerhaft arbeitet (nachfolgend wird dieser Pegel als "Nichtfehlfunktionspegel" bezeichnet), der erste Strompfad geöffnet wird, wodurch die Anfangsverstärkung des Leseverstärkers automatisch abgeschlossen wird. Das Potential der Bitleitungen für einen Leseverstärker, der nahe an Masse liegt, erreicht den Nichtfehlfunktionspegel schneller als dies für das Potential der Bitleitungen eines Leseverstärkers gilt, der entfernt von Masse liegt. Dies bewirkt, daß der Strom, der von einem Leseverstärker, der nahe an Masse liegt, zur Entladeleitung fließt, während derjenigen Zeit unterbrochen wird, in der ein Leseverstärker, der entfernt von Masse liegt, mit der Anfangsverstärkung arbeitet. Im Ergebnis kann das Potential eines Abschnitts der Entladeleitung, der entfernt von Masse liegt, ausreichend abgesenkt werden. Demgemäß kann ein Leseverstärker, der entfernt von Masse liegt, schnell arbeiten, was dazu führt, daß die zur Anfangsverstärkung erforderliche Zeitspanne kurz ist. Gemäß der Erfindung beginnt ein von Masse entfernt liegender Leseverstärker früher mit der Anfangsverstärkung als dies bei einem bekannten Bauelement der Fall ist, und er schließt die Anfangsverstärkung in kürzerer Zeit ab. Daher ist die Zeitspanne für die Anfangsverstärkung in allen Leseverstärkern kurz, mit dem Ergebnis, daß die Zugriffszeit verkürzt ist.
Bei einer Ausführungsform, bei der die dritte Schalteinrichtung zwei in Reihe geschaltete Transistoren aufweist, können die Gates der Transistoren jeweils mit den Anschlüssen der an die Bitleitungen angeschlossenen Pull-down-Transistoren angeschlossen sein. In diesem Fall wird der erste Strompfad geöffnet, wenn eine der Bitleitungen unter den oben angegebenen Nichtfehlfunktionspegel fällt. Selbst wenn das Potential auf der anderen Bitleitung auf irgendeinen Pegel angehoben wird, wird daher der erste Strompfad sicher geöffnet, so daß die Anfangsverstärkung sicher abgeschlossen wird.
Bei einer Ausführungsform mit einer in den ersten Strompfad geschalteten vierten Schalteinrichtung wird diese durchgeschaltet, wenn die Potentialdifferenz zwischen der Seite des Pull-down-Transistors und der Seite der Entladeleitung im ersten Strompfad größer ist als ein vorgegebener Wert, und sie wird abgeschaltet, wenn die Potentialdifferenz nicht größer als der vorgegebene Wert ist. Der Zeitpunkt zum Öffnen des ersten Strompfads kann leicht dadurch eingestellt werden, daß die Schwellenwerte für die dritte und vierte Schalteinrichtung zweckentsprechend ausgewählt werden.
So ermöglicht es die hier beschriebene Erfindung, die folgenden Aufgaben zu lösen:
(1) Schaffen eines Halbleiterspeicher-Bauelements, bei dem die zum Ausführen einer Anfangsverstärkung in allen Leseverstärkern erforderliche Gesamtzeitspanne verkürzt werden kann; und
(2) Schaffen eines Halbleiterspeicher-Bauelements, bei dem die Zugriffszeit verkürzt werden kann.

KURZE BESCHREIBUNG DER ZEICHNUNGEN

Die Erfindung kann vom Fachmann unter Bezugnahme auf die beigefügten Zeichnungen besser verstanden werden, und ihre zahlreichen Aufgaben und Vorteile gehen daraus hervor.
Fig. 1 ist ein Schaltbild, das ein Ausführungsbeispiel der Erfindung zeigt.
Fig. 2 ist ein Schaltbild, das spezieller die beim Ausführungsbeispiel von Fig. 1 verwendete dritte Schalteinrichtung zeigt.
Fig. 3 ist ein Schaltbild, das ein anderes Ausführungsbeispiel der Erfindung zeigt.
Fig. 4 ist ein zeitbezogenes Steuerdiagramm, das die Funktion des Ausführungsbeispiels von Fig. 1 veranschaulicht.
Fig. 5 ist ein zeitbezogenes Steuerdiagramm, das die Funktion des Ausführungsbeispiels von Fig. 3 veranschaulicht.
Fig. 6 zeigt die Ergebnisse simulierter Datenlesevorgänge beim Ausführungsbeispiel von Fig. 3.
Fig. 7 zeigt die Ergebnisse simulierter Datenlesevorgänge bei einem herkömmlichen DRAM.
Fig. 8 ist ein Schaltbild, das einen herkömmlichen DRAM zeigt.
Fig. 9 ist ein Schaltbild, das einen anderen herkömmlichen DRAM zeigt.
Fig. 10 ist ein zeitbezogenes Steuerdiagramm, das die Funktion des DRAMs von Fig. 8 veranschaulicht.
Fig. 11 ist ein zeitbezogenes Steuerdiagramm, das die Funktion des DRAMs von Fig. 9 veranschaulicht.

BESCHREIBUNG DER BEVORZUGTEN AUSFÜHRUNGSBEISPIELE

Fig. 1 zeigt einen erfindungsgemäßen DRAM. Der DRAM von Fig. 1 besteht aus Speicherzellen M, Wortleitungen W1, W2, ..., Leseverstärkern SA0, ..., SAn sowie Paaren von Bitleitungen B0 und , ..., Bn und . Diese Komponenten haben ähnliche Konfiguration wie die der DRAMs der Fig. 8 und 9. Die Drainanschlüsse Di und der Pull-down-Transistoren NT1 und NT2 jedes Leseverstärkers SAi sind mit den entsprechenden Bitleitungen Bi bzw. verbunden. Der gemeinsame Sourceananschluß Si jedes Leseverstärkers SAi ist mit einem ersten und einem zweiten Strompfad I1i und I2i verbunden. Die anderen Enden des ersten und zweiten Strompfads I1i und I2i sind mit einer Entladeleitung SAn verbunden, die sich entlang der Anordnungsrichtung der Leseverstärker SA0, .., SAn erstreckt. Diejenigen Abschnitte, in denen der erste und zweite Strompfad I1i und I2i mit der Entladeleitung SAn verbunden sind, sind so ausgewählt, daß sie in der Nähe des entsprechenden Leseverstärkers SAi liegen.
NMOS-Transistoren Q10, ..., Q1n (erste Schalteinrichtungen) sind jeweils in den ersten Strompfaden I10, ..., I1n angeordnet, und andere NMOS-Transistoren Q20, ..., Q2n (zweite Schalteinrichtungen) sind jeweils in den zweiten Strompfaden I20, ..., I2n angeordnet. Eine Signalleitung ist gemeinsam an die Gates aller Transistoren Q10, ..., Q1n angeschlossen, und eine andere Signalleitung ist gemeinsam an die Gates aller Transistoren Q20, ..., Q2n angeschlossen. Über diese Signalleitungen werden Ansteuersignale Φ1 und Φ2 an die Gates der Transistoren Q1i bzw. Q2i angelegt. Im ersten Strompfad I1i ist ein Schalter SWi (dritte Schalteinrichtungen) zwischen dem gemeinsamen Sourceanschluß Sn und dem NMOS-Transistor Q1i angeordnet.
Der Schalter SWi schaltet durch, wenn die folgenden zwei Potentialdifferenzen größer als ein vorgegebener Schwellenwert sind, und er schaltet ab, wenn mindestens eine der folgenden zwei Potentialdifferenzen nicht größer als der vorgegebene Schwellenwert ist: die erste ist die Potentialdifferenz zwischen dem Drainanschluß Di des ersten Pull-down-Transistors NT1 und einem Knoten Ni des Schalters SWi, der auf der Seite der Entladeleitung liegt; die zweite ist die Potentialdifferenz zwischen dem Drainanschluß des zweiten Pull- down-Transistors NT2 und Knoten Ni des Schalters SWi. Anders gesagt, ist die erste Potentialdifferenz das Potential der Bitleitung Bi, und die zweite Potentialdifferenz ist das Potential der Bitleitung .
In Fig. 2 ist der Schalter SWi genauer dargestellt. Dieser Schalter SWi umfaßt eine Reihenschaltung aus zwei NMOS-Transistoren Q3i und Q4i. Der Gateanschluß des Transistors Q3i ist mit dem Drainanschluß Di des Transistors NT1 verbunden, und der Gateanschluß des Transistors Q4i ist mit dem Drainanschluß Wi des Transistors NT2 verbunden. Der Schwellenwert Vthn der Transistoren Q3i und Q4i ist auf einen solchen Wert gesetzt, der zwischen dem mittleren Potential Vcc/2 und dem Massepegel (=0) liegt und bei dem selbst dann keine Fehlfunktion auftritt, wenn der Leseverstärker SAi gemäß seinem gesamten Funktionsvermögen arbeitet.
wenn Leseverstärkung auszuführen ist, wird eine der Wortleitungen Wi selektiv aktiviert und dann tritt eine winzige Potentialdifferenz zwischen jedem Paar Bitleitungen Bi und Wi auf, die zuvor auf das Zwischenpotential Vcc/2 aufgeladen wurden. Da das Gatepotential jedes der Transistoren Q3i und Q4i den Schwellenwert Vthn übersteigt, werden die Transistoren Q3i und Q4i durchgeschaltet. Danach steigt das Signal Φ1 zu einem Zeitpunkt t&sub1; auf die Versorgungsspannung Vcc an und die Transistoren Q1i werden durchgeschaltet. In jedem Leseverstärker SAi wird in dem Moment, in dem der jeweilige Transistor Q1i durchgeschaltet wird, der gemeinsame Sourceanschluß Si über den ersten Strompfad I1i mit der sich auf Massepegel befindlichen Entladeleitung SAn verbunden. Nachdem der gemeinsame Sourceanschluß Si mit der Entladeleitung verbunden wurde, beginnt der Leseverstärker SAi mit einer Zeitverzögerung, die einer solchen entspricht, wie sie durch die Leitung zum Übertragen des Signals Φ1 hervorgerufen wird, mit der Anfangsverstärkung. Eine Signalquelle für das Signal Φ1 ist mit dem Ende dieser Leitung verbunden, das auf der Seite des Leseverstärkers SA0 liegt. Da nur die Transistoren Q10, Q11, ..., Q1n mit kleiner Gatekapazität mit dieser Leitung verbunden sind, ist jedoch die durch diese Leitung hervorgerufene Zeitverzögerung selbst für den Leseverstärker SAn kurz, der entfernt von der Masse GND liegt. Daher beginnt der Leseverstärker SAi die Anfangsverstärkung innerhalb kürzerer Zeit als ein solcher beim Stand der Technik. Da drei Transistoren Q3i, Q4i und Q1i in jedem ersten Strompfad I1i in Reihe geschaltet sind, ist die Leitfähigkeit in den ersten Strompfaden I1i gering, mit dem Ergebnis, daß die Anfangsverstärkung allmählich beginnt.
Im Leseverstärker SAi schreitet die Anfangsverstärkung fort und der Pegel einer der Bitleitungen Bi und , die komplementär zueinander sind (d.h. der Pegel der Bitleitung Bi) sinkt zum Massepegel hin ab. Wenn während dieses Prozesses der Pegel der Bitleitung Bi auf den Massepegel absinkt und die Potentialdifferenz zwischen dem Drainanschluß Di und dem Knoten Ni auf den Schwellenwert Vthn fällt, wird der Transistor Q3i abgeschaltet, wodurch der erste Strompfad I1i geöffnet wird. D.h., daß dann, wenn der Pegel der Bitleitung Bi den Nichtfehlfunktionspegel (den Pegel, bei dem der Leseverstärker SAi selbst dann nicht fehlfunktioniert, wenn er mit seinem gesamten Funktionsvermögen arbeitet) erreicht, der erste Strompfad I1i geöffnet wird. Wenn der Pegel der Bitleitung auf den Massepegel verringert ist, wird der erste Strompfad I1i durch den Ausschaltvorgang des Transistors Q4i geöffnet. Auf diese Weise wird die Anfangsverstärkung des Leseverstärkers SAi automatisch abgeschlossen.
Die Pegel der gemeinsamen Sourceanschlüsse S0 und S1 in Leseverstärkern wie den Leseverstärkern SA0 und SA1, die nahe der Masse GND liegen, erreichen den Nichtfehlfunktionspegel früher als der Sourceanschluß Sn im Leseverstärker SAn, der entfernt von Masse GND liegt. Daher werden die von den Leseverstärkern SA0 und SA1 zur Entladeleitung fließenden Ströme während derjenigen Zeit unterbrochen, in der sich der Leseverstärker SAn im Zustand der Anfangsverstärkung befindet. Dies stellt sicher, daß das Potential eines Abschnitts der Entladeleitung , der entfernt von Nasse GND liegt, ausreichend abfallen kann. Demgemäß können Leseverstärker wie der Leseverstärker SAn, die entfernt von Masse GND liegen, schnell arbeiten, und die für die Anfangsverstärkung in solchen Leseverstärkern erforderliche Zeitspanne ist kurz. Gemäß der Erfindung kann die Anfangsverstärkung in Leseverstärkern wie dem Leseverstärker SAn, die entfernt von Masse GND liegen, früher als beim Stand der Technik gestartet werden und innerhalb einer kürzeren Zeitspanne abgeschlossen werden. Die Anfangsverstärkung in allen Leseverstärkern kann schneller ausgeführt werden und die Zugriffszeit kann verkürzt werden. Nach der Anfangsverstärkung in allen Leseverstärkern SA0, ..., SAn, wie in (b) von Fig. 4 dargestellt, wird das Signal Φ2 auf den Pegel der Versorgungsspannung Vcc angehoben, um die Transistoren Q20, ..., Q2n durchzuschalten, um dadurch die zweiten Strompfade I20, ..., I2n zu schließen. Dann wird Hauptverstärkung in den Leseverstärkern ausgeführt.
Fig. 3 zeigt einen anderen erfindungsgemäßen DRAM. Dieses Ausführungsbeispiel umfaßt PMOS-Transistoren Q50, ..., Q5n (vierte Schalteinrichtungen), die jeweils mit den ersten Strompfaden I10, ..., I1n verbunden sind. Im ersten Strompfad I1i ist der Transistor Q5i zwischen dem Transistor Q1i und der Entladeleitung angeordnet. Der Gateanschluß des Transistors Q5i ist mit dem ersten Strompfad I1i auf der Seite der Entladeleitung verbunden. Der Transistor Q5i schaltet durch, wenn die Potentialdifferenz zwischen den Abschnitten des ersten Strompfads I1i, die jeweils auf der Seite des Transistors Q1i und auf der Seite der Entladeleitung liegen, größer ist als ein vorgegebener Schwellenwert Vthp, und er schaltet ab, wenn diese Potentialdifferenz nicht größer als der Schwellenwert Vthp ist. Gemäß diesem Ausführungsbeispiel kann der Zeitpunkt zum Öffnen des ersten Strompfads I1i wahlweise dadurch eingestellt werden, daß der Schwellenwert Vthp des Transistors Q5i und der Schwellenwert Vthn der Transistoren Q3i und Q4i zweckentsprechend ausgewählt werden. Wenn der erste Strompfad Q1i geschlossen ist, sind die vier Transistoren Q3i, Q4i, Q1i und Q5i in Reihe geschaltet, wodurch die Leitfähigkeit des ersten Strompfads I1i verringert ist. Dies ermöglicht es, daß die Anfangsverstärkung allmählicher beginnt.
Fig. 5 zeigt Stromverläufe, wie sie bei Leseverstärkung im DRAM von Fig. 3 auftreten. Der Signalverlauf gemäß (a) von Fig. 5 veranschaulicht einen Strom, wie er im gemeinsamen Sourceanschluß Sn des Leseverstärkers SAn fließt, der entfemt von Masse GND liegt. In (b) und (c) von Fig. 5 sind Stromverläufe dargestellt, die in den gemeinsamen Sourceanschlüssen S0 und S1 der Leseverstärker SA0 und SA1 fließen, die jeweils nahe bei Masse GND liegen. Wie es aus Fig. 5 erkennbar ist, ist in den Leseverstärkern SA0 und SA1 die Anfangsverstärkung in einem relativ frühen Stadium abgeschlossen und der Stromfluß ist beendet, was dazu führt, daß der durch den entfernt von Masse liegenden Leseverstärker SAn fließende Strom zunimmt und der Abschluß von dessen Anfangsverstärkung beschleunigt wird.
Fig. 6 zeigt die Ergebnisse simulierter Datenlesevorgänge im DRAM von Fig. 3, und Fig. 7 zeigt solche für einen herkömmlichen DRAM. In diesen Figuren kennzeichnen die durchgezogenen Linien die Potentialänderung auf dem Bitleitungspaar B0 und , die nahe an Masse liegen, und die gestrichelten Linien kennzeichnen die von Bn und , die entfernt von Masse liegen. Da beim Ausführungsbeispiel die Leseverstärkung nach Abschluß der Anfangsverstärkung zeitweilig aufgehoben wird, wird die Leseverstärkung für das Bitleitungspaar B0 und , die nahe an Masse liegen, früher abgeschlossen als bei einem bekannten Bauelement (wie durch die Pfeile mit durchgezogenen Linien in den Fig. 6 und 7 dargestellt). Jedoch wird die Leseverstärkung für das Bitleitungspaar Bn und , die entfernt von Masse liegen, viel früher als bei einem bekannten Bauelement abgeschlossen (wie durch die gestrichelten Pfeile in den Fig. 6 und 7 dargestellt). Gemäß der Erfindung ist daher die Gesamtzeitspanne für die Anfangsverstärkung in allen Leseverstärkern kurz und die Zugriffszeit kann insgesamt verkürzt werden.
Es ist zu beachten, daß dem Fachmann verschiedene andere Modifizierungen erkennbar sind und von ihm leicht ausgeführt werden können, ohne vom Schutzbereich der beigefügten Ansprüche abzuweichen.

Claims

1. Halbleiterspeicher-Bauelement mit:

- Paaren von Bitleitungen (B0, ; ...; Bn, n);

- Leseverstärkern (SA0, ..., SAn), die in einer Richtung angeordnet sind, wobei jeder der Leseverstärker zwei oder mehr Pull-down-Transistoren (NT1, NT2) aufweist, wobei jeweils ein Anschluß derselben mit einer zugehörigen Leitung des Paars Bitleitungen verbunden ist; und

- einer Entladeleitung ( ), die entlang dieser Richtung läuft und deren eines Ende mit Masse verbunden ist;

gekennzeichnet durch

- einen ersten und einen zweiten Strompfad (I1i, I2i) für jeden der Leseverstärker (SA0, ..., SAn), wobei ein Ende des ersten Strompfads und ein Ende des zweiten Strompfads miteinander und mit einem anderen Anschluß jedes der Pull-down- Transistoren verbunden sind, und wobei das andere Ende des ersten Strompfads und das andere Ende des zweiten Strompfads mit der Entladeleitung verbunden sind;

- eine erste (Q10, ..., Q1n) und eine zweite Schalteinrichtung (Q20, ..., Q2n), die in den ersten bzw. den zweiten Strompfad geschaltet sind und unabhängig voneinander durch verschiedene Ansteuersignale angesteuert werden, wie sie von Ansteuersignalquellen geliefert werden; und

- eine dritte Schalteinrichtung (SWi), die mit dem ersten Strompfad (I1i) verbunden ist und zwischen dem anderen Anschluß des ersten Pull-down-Transistors und der ersten Schalteinrichtung angeordnet ist, wodurch diejenigen unter den dritten Schalteinrichtungen (Q30, Q40), die nahe den Ansteuersignalquellen liegen, früher abgeschaltet werden als diejenigen (Q3n, Q4n), die entfernt von diesen Ansteuersignalguellen liegen.

2. Halbleiterspeicher-Bauelement nach Anspruch 1, bei dem die dritte Schalteinrichtung (SWi) zwei in Reihe geschaltete Transistoren (Q3i, Q4i) aufweist.

3. Halbleiterspeicher-Bauelement nach Anspruch 2, bei dem das Gate eines der Transistoren (z.B. Q3i) mit dem einen Anschluß einer der Pull-down-Transistoren (z.B. NT1) verbunden ist und das Gate des anderen der Transistoren (Q4i) mit dem einen Anschluß des anderen der Pull-down-Transistoren (NT2) verbunden ist.

4. Halbleiterspeicher-Bauelement nach Anspruch 1, bei dem die dritte Schalteinrichtung (SWi) durchgeschaltet wird, wenn die Potentiale auf beiden zugehörigen Bitleitungen größer als ein Schwellenwert sind, und sie abgeschaltet wird, wenn das Potential auf mindestens einer der zugehörigen Leitungen kleiner als der Schwellenwert ist, wobei der Schwellenwert zwischen einem Vorab-Ladepegel und dem Massepegel liegt.

5. Halbleiterspeicher-Bauelement nach Anspruch 4, bei dem die Leseverstärker (SA0, ..., SAn) eine erste Leseverstärkung ab dem Zeitpunkt ausführen, zu dem die zugehörige erste Schalteinrichtung durchgeschaltet wird, bis zum Zeitpunkt, zu dem die zugehörige dritte Schalteinrichtung abgeschaltet wird, woraufhin diese Leseverstärker bei durchgeschalteten zweiten Schalteinrichtungen eine zweite Leseverstärkung ausführen.

6. Halbleiterspeicher-Bauelement nach Anspruch 1, das ferner eine vierte Schalteinrichtung (QS0, ..., Qsn) aufweist, die in den ersten Strompfad (I1i) geschaltet ist.

7. Halbleiterspeicher-Bauelement nach Anspruch 6, bei dem die vierte Schalteinrichtung zwischen der ersten Schalteinrichtung und der Entladeleitung angeordnet ist.

8. Halbleiterspeicher-Bauelement nach Anspruch 6, bei dem die vierte Schalteinrichtung durchgeschaltet wird, wenn die Potentialdifferenz zwischen der Seite des Pull-down-Transistors und der Seite der Entladeleitung im ersten Strompfad größer als ein vorgegebener Wert ist, und sie abgeschaltet wird, wenn die Potentialdifferenz nicht größer als dieser vorgegebene Wert ist.

9. Halbleiterspeicher-Bauelement nach Anspruch 1, bei dem die ersten Schalteinrichtungen aller Leseverstärker gemeinsam durch ein Ansteuersignal gesteuert werden.

10. Halbleiterspeicher-Bauelement nach Anspruch 1, bei dem die zweiten Schalteinrichtungen aller Leseverstärker gemeinsam durch ein Ansteuersignal gesteuert werden.