JPH0758592B2 - 半導体メモリ - Google Patents
半導体メモリInfo
- Publication number
- JPH0758592B2 JPH0758592B2 JP62303517A JP30351787A JPH0758592B2 JP H0758592 B2 JPH0758592 B2 JP H0758592B2 JP 62303517 A JP62303517 A JP 62303517A JP 30351787 A JP30351787 A JP 30351787A JP H0758592 B2 JPH0758592 B2 JP H0758592B2
- Authority
- JP
- Japan
- Prior art keywords
- data line
- sense amplifier
- potential
- dummy word
- signal
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
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Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
- G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
- G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
- G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
- G11C11/409—Read-write [R-W] circuits
- G11C11/4091—Sense or sense/refresh amplifiers, or associated sense circuitry, e.g. for coupled bit-line precharging, equalising or isolating
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Computer Hardware Design (AREA)
- Dram (AREA)
Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は半導体メモリに関し、特に１トランジスタ型ダ
イナミックメモリに関する。
イナミックメモリに関する。
１トランジスタ型メモリは、メモリセルが１個のキャパ
シタと１個のトランスファーゲートで構成され、キャパ
シタ内に蓄積された電荷の有無によって情報記憶を行
い、読み出しは選択されたメモリセルのトランスファー
ゲートが導通状態となり、データ線との電荷の授受によ
り生じたデータ線上の微小信号（通常100〜200mvである
が）が差動増幅器によりなるセンスアンプにより増幅さ
れることにより行われる。
シタと１個のトランスファーゲートで構成され、キャパ
シタ内に蓄積された電荷の有無によって情報記憶を行
い、読み出しは選択されたメモリセルのトランスファー
ゲートが導通状態となり、データ線との電荷の授受によ
り生じたデータ線上の微小信号（通常100〜200mvである
が）が差動増幅器によりなるセンスアンプにより増幅さ
れることにより行われる。
この時、メモリセルによる微小信号が現われるデータ線
と対をなすデータ線上にはメモリセルによる微小信号が
「Ｈ」か「Ｌ」かの判定をするための基準電位が必要
で、これらデータ線対の信号がセンスアンプに入力され
るのである。この基準電位として所望の電位を得る方法
としてはいくつかの方法が用いられていたが、その中の
１つとしてデータ線と容量結合されたダミーワード線の
電位を変化させることにより基準電位を得る方法があっ
た。これは、容量素子１個だけで構成され、単純で高密
度化に向いている特徴を有する。第４図にはこの方式を
用いた従来例として回路図を示し、第５図にこの動作波
形図を示す。この従来例では、前サイクルのセンスアン
プの動作によって生じたデータ線対上の「Ｈ」と「Ｌ」
の電圧をプリチャージ期間中に短絡することによりデー
タ線を「Ｈ」と「Ｌ」との中間電位にプリチャージする
いわゆる1/2Vccプリチャージ方式を用いて説明する。デ
ータ線D,は対をなし、センスアンプ活性化信号SAN,SA
Pにより駆動される公知のCMOS型センスアンプに入力さ
れている。データ線D,にはそれぞれ１個のメモリセル
キャンパシタCSとトランスファーゲートQCによって構成
されたメモリセルが複数接続され、トランスファーゲー
トQCはワード線WL1,WL2によって制御される。データ線
プリチャージ信号PDLによって制御されたＮ型MOSトラン
ジスタQBは、データ線対D,間に設けられ、QPはデータ
線D,それぞれ1/2Vcc電源線HVとの間に接続されてい
る。ダミーワード線DWL1,DWL2とデータ線Ｄとの間に
は容量素子CDWが設けられている。データ線対D,は、
列選択信号YSWにより制御されるＮ型MOSトランジスタQr
によってI/Oバスに接続されている。なお第５図の信号S
Eは、センスアンプ活性化トリガ信号で、SEが上昇する
ことにより第４図に示されたセンスアンプ活性化信号SA
N,SAPがそれぞれ下降し、上昇し、センスアンプを駆動
することになる。ダミーワード線DWL1,DWL2やセンスア
ンプ活性化信号SAN,SAPが共用されているデータ線対
は、第４図では３対のみであるが実際は1024対や4096対
存在することになるのが普通である。
と対をなすデータ線上にはメモリセルによる微小信号が
「Ｈ」か「Ｌ」かの判定をするための基準電位が必要
で、これらデータ線対の信号がセンスアンプに入力され
るのである。この基準電位として所望の電位を得る方法
としてはいくつかの方法が用いられていたが、その中の
１つとしてデータ線と容量結合されたダミーワード線の
電位を変化させることにより基準電位を得る方法があっ
た。これは、容量素子１個だけで構成され、単純で高密
度化に向いている特徴を有する。第４図にはこの方式を
用いた従来例として回路図を示し、第５図にこの動作波
形図を示す。この従来例では、前サイクルのセンスアン
プの動作によって生じたデータ線対上の「Ｈ」と「Ｌ」
の電圧をプリチャージ期間中に短絡することによりデー
タ線を「Ｈ」と「Ｌ」との中間電位にプリチャージする
いわゆる1/2Vccプリチャージ方式を用いて説明する。デ
ータ線D,は対をなし、センスアンプ活性化信号SAN,SA
Pにより駆動される公知のCMOS型センスアンプに入力さ
れている。データ線D,にはそれぞれ１個のメモリセル
キャンパシタCSとトランスファーゲートQCによって構成
されたメモリセルが複数接続され、トランスファーゲー
トQCはワード線WL1,WL2によって制御される。データ線
プリチャージ信号PDLによって制御されたＮ型MOSトラン
ジスタQBは、データ線対D,間に設けられ、QPはデータ
線D,それぞれ1/2Vcc電源線HVとの間に接続されてい
る。ダミーワード線DWL1,DWL2とデータ線Ｄとの間に
は容量素子CDWが設けられている。データ線対D,は、
列選択信号YSWにより制御されるＮ型MOSトランジスタQr
によってI/Oバスに接続されている。なお第５図の信号S
Eは、センスアンプ活性化トリガ信号で、SEが上昇する
ことにより第４図に示されたセンスアンプ活性化信号SA
N,SAPがそれぞれ下降し、上昇し、センスアンプを駆動
することになる。ダミーワード線DWL1,DWL2やセンスア
ンプ活性化信号SAN,SAPが共用されているデータ線対
は、第４図では３対のみであるが実際は1024対や4096対
存在することになるのが普通である。
行アドレスストローブ▲▼が下降すると、メモリ
の入力ピンに与えられた行アドレス信号が取り込まり
（図示せず）データ線プリチャージ信号PDLが下降し、
トランジスタQP,QBが非導通状態となりデータ線D,
は、前述のようなほぼ中間電位のままフローティング状
態となる。この時、ワード線WL1,WL2は「Ｌ」ダミーワ
ード線DWL1,DWL2は「Ｈ」センスアンプ活性化信号SAN,S
APはそれぞれ「Ｈ」，「Ｌ」で列選択信号YSWは「Ｌ」
である。その後前述の行アドレス信号により選択された
１本のワード線たとえばWL1が上昇し、メモリセルキャ
パシタCSとデータ線との間で電荷の授受が行われ、デ
ータ線上に微小信号が現れる。原理的には1/2Vccプリ
チャージ方式とは、データ線のプリチャージ電位は、メ
モリセル「Ｈ」読み出し時のデータ線の電位メモリセル
「Ｌ」の時の電位の中間電位となるためそのまま基準電
位とみなせるためそのままセンスアンプに入力してよい
わけだが実際は、さまざまな理由で所望の基準電位はデ
ータ線プリチャージ電位より少々低い電位が好ましい場
合が多い。そのためにダミーワード線DWL1を下降させ、
容量素子CDWの値を適当に与えてやることにより所望の
基準電位をデータ線Ｄ上に得ることになる。その後セン
スアンプ活性化トリガ信号SEが上昇し、センスアンプ活
性化信号SAN,SAPがそれぞれ下降、上昇し、データ線対
D,の差電圧が増幅され、たとえばデータ線Ｄの電位は
電源電位、データ線の電位は接地電位となる。この時
メモリセルキャパシタCS中の電荷も読み出し前の状態に
もどりすなわちリフレッシュされたことになる。その後
列アドレスストローブ▲▼によって取り込まれた
列アドレス信号（図示せず）によって選択された列選択
信号YSW1が上昇し、データ線対D,の信号がI/Oバスに
転送される。行アドレスストーローブ▲▼が上昇
すると列選択信号YSW1が下降、ワード線WL1が下降し、
センスアンプ活性化トリガ信号SEが下降、データ線プリ
チャージ信号PDLが上昇、データ線、センスアンプ活性
化信号SAN,SAPが短絡され（図示せず）センスアンプが
リセットされデータ線はほぼ中間電位にプリチャージさ
れることになる。
の入力ピンに与えられた行アドレス信号が取り込まり
（図示せず）データ線プリチャージ信号PDLが下降し、
トランジスタQP,QBが非導通状態となりデータ線D,
は、前述のようなほぼ中間電位のままフローティング状
態となる。この時、ワード線WL1,WL2は「Ｌ」ダミーワ
ード線DWL1,DWL2は「Ｈ」センスアンプ活性化信号SAN,S
APはそれぞれ「Ｈ」，「Ｌ」で列選択信号YSWは「Ｌ」
である。その後前述の行アドレス信号により選択された
１本のワード線たとえばWL1が上昇し、メモリセルキャ
パシタCSとデータ線との間で電荷の授受が行われ、デ
ータ線上に微小信号が現れる。原理的には1/2Vccプリ
チャージ方式とは、データ線のプリチャージ電位は、メ
モリセル「Ｈ」読み出し時のデータ線の電位メモリセル
「Ｌ」の時の電位の中間電位となるためそのまま基準電
位とみなせるためそのままセンスアンプに入力してよい
わけだが実際は、さまざまな理由で所望の基準電位はデ
ータ線プリチャージ電位より少々低い電位が好ましい場
合が多い。そのためにダミーワード線DWL1を下降させ、
容量素子CDWの値を適当に与えてやることにより所望の
基準電位をデータ線Ｄ上に得ることになる。その後セン
スアンプ活性化トリガ信号SEが上昇し、センスアンプ活
性化信号SAN,SAPがそれぞれ下降、上昇し、データ線対
D,の差電圧が増幅され、たとえばデータ線Ｄの電位は
電源電位、データ線の電位は接地電位となる。この時
メモリセルキャパシタCS中の電荷も読み出し前の状態に
もどりすなわちリフレッシュされたことになる。その後
列アドレスストローブ▲▼によって取り込まれた
列アドレス信号（図示せず）によって選択された列選択
信号YSW1が上昇し、データ線対D,の信号がI/Oバスに
転送される。行アドレスストーローブ▲▼が上昇
すると列選択信号YSW1が下降、ワード線WL1が下降し、
センスアンプ活性化トリガ信号SEが下降、データ線プリ
チャージ信号PDLが上昇、データ線、センスアンプ活性
化信号SAN,SAPが短絡され（図示せず）センスアンプが
リセットされデータ線はほぼ中間電位にプリチャージさ
れることになる。
上述した従来のダミーワード方式は、ダミーワード線と
データ線間に容量結合を設けるものであるため結果的に
は、ダミーワード線を介してデータ線間に容量結合を持
たせることとなりセンスアンプ動作時にノイズの伝達経
路となる欠点を有する。
データ線間に容量結合を設けるものであるため結果的に
は、ダミーワード線を介してデータ線間に容量結合を持
たせることとなりセンスアンプ動作時にノイズの伝達経
路となる欠点を有する。
一般にセンスアンプは、レイアウト的理由や、製造上の
理由などからメモリセル「Ｈ」，「Ｌ」の判定スピード
は同等でなくさらにメモリセル「Ｈ」，「Ｌ」の時のセ
ンスアンプの入力差電圧も同等であるとは限らない。従
ってたとえば前述の説明のようにワード線WL1が選択さ
れた際にデータ線に接続されたメモリセルだけが
「Ｌ」で他のメモリセルはすべて「Ｈ」であってメモリ
セル「Ｌ」に対するセンスアンプの判定スピードが遅い
場合、データ線対D,の電位差が十分大きくなる前に他
のデータ線対の差電位がセンスアンプによって増幅さ
れ、ダミーワード線DWL1に接続された容量素子の中でデ
ータ線Ｄに接続されたもの以外の対極は急激に下降し、
従ってダミーワードDWL1は容量結合により下降するが、
その結果まだ十分差電圧を増幅していないデータ線Ｄの
電位は上昇するはずのところが、引き下げられノイズを
受ける。また、ダミーワード線DWL2はちょうどこの逆で
上昇し、データ線の電位を上昇させノイズを与えるこ
ととなる。これらのノイズ電圧は、センスアンプの誤動
作を招き、歩留りを低下させるのみならず動作マージン
のデータパターン依存性のため検査測定時間の増大を生
じ問題となる。
理由などからメモリセル「Ｈ」，「Ｌ」の判定スピード
は同等でなくさらにメモリセル「Ｈ」，「Ｌ」の時のセ
ンスアンプの入力差電圧も同等であるとは限らない。従
ってたとえば前述の説明のようにワード線WL1が選択さ
れた際にデータ線に接続されたメモリセルだけが
「Ｌ」で他のメモリセルはすべて「Ｈ」であってメモリ
セル「Ｌ」に対するセンスアンプの判定スピードが遅い
場合、データ線対D,の電位差が十分大きくなる前に他
のデータ線対の差電位がセンスアンプによって増幅さ
れ、ダミーワード線DWL1に接続された容量素子の中でデ
ータ線Ｄに接続されたもの以外の対極は急激に下降し、
従ってダミーワードDWL1は容量結合により下降するが、
その結果まだ十分差電圧を増幅していないデータ線Ｄの
電位は上昇するはずのところが、引き下げられノイズを
受ける。また、ダミーワード線DWL2はちょうどこの逆で
上昇し、データ線の電位を上昇させノイズを与えるこ
ととなる。これらのノイズ電圧は、センスアンプの誤動
作を招き、歩留りを低下させるのみならず動作マージン
のデータパターン依存性のため検査測定時間の増大を生
じ問題となる。
この問題は、メモリの記憶容量に増大に伴いダミーワー
ド線を共有するデータ線対の増大、ダミーワード線の配
線抵抗の増大によりさらに重大な問題となっている。
ド線を共有するデータ線対の増大、ダミーワード線の配
線抵抗の増大によりさらに重大な問題となっている。
本発明の半導体メモリは、複数のメモリセルが接続され
た複数の第1,第２のデータ線が、それぞれ対をなし、該
データ線対のそれぞれにセンスアンプが設けられた半導
体メモリにおいて、前記複数の第１のデータ線それぞれ
に対応する第１の節点と第１のダミーワード線とが容量
素子で結合され、前記複数の第２のデータ線それぞれに
対応する第２の節点と第２のダミーワード線とが容量素
子で結合され、前記第1,第２の節点とセンスアンプがト
ランスファーゲートあるいは抵抗素子を介して接続され
たことを特徴とする。
た複数の第1,第２のデータ線が、それぞれ対をなし、該
データ線対のそれぞれにセンスアンプが設けられた半導
体メモリにおいて、前記複数の第１のデータ線それぞれ
に対応する第１の節点と第１のダミーワード線とが容量
素子で結合され、前記複数の第２のデータ線それぞれに
対応する第２の節点と第２のダミーワード線とが容量素
子で結合され、前記第1,第２の節点とセンスアンプがト
ランスファーゲートあるいは抵抗素子を介して接続され
たことを特徴とする。
次に、本発明について図面を参照して説明する。
第１図は本発明の一実施例の回路図であり、第２図は動
作波形図を示す。第４図，第５図と共通の動作をする部
分は共通の記号が与えてあり、回路図上の相違点はデー
タ線対D,がそれぞれトランスファーゲートトランジス
タQTによりデータ線D2,▲▼センス節点D1,▲▼
に分離されている点である。重要なのはセンス節点とダ
ミーワードとを分離する点にあるためトランスファーゲ
ートの位置は図示の位置に限る必要はなくまたトランス
ファーゲートでなくても抵抗素子でもいくらかの効果は
期待できる。
作波形図を示す。第４図，第５図と共通の動作をする部
分は共通の記号が与えてあり、回路図上の相違点はデー
タ線対D,がそれぞれトランスファーゲートトランジス
タQTによりデータ線D2,▲▼センス節点D1,▲▼
に分離されている点である。重要なのはセンス節点とダ
ミーワードとを分離する点にあるためトランスファーゲ
ートの位置は図示の位置に限る必要はなくまたトランス
ファーゲートでなくても抵抗素子でもいくらかの効果は
期待できる。
従来例同様行アドレスストローブ▲▼が下降した
後選択されたワード線WL1が上昇し、ダミーワード線が
下降し、データ線対D2,▲▼およびセンス節点D1,▲
▼に読み出し差電圧が現われた後、それまで「Ｈ」
状態であったトランスファーゲート制御信号TGを下降さ
せトランスファーゲートトランジスタQTを非導通状態と
し、センスアンプ活性化トリガ信号SEを上昇させセンス
アンプ活性化信号SAN,SAPをそれぞれ下降、上昇させる
ことによりセンスアンプを駆動する。その結果センス節
点D1,▲▼の差信号は増幅されたとえばセンス節点D
1は電源電位へ、センス節点▲▼は接地電位へと向
かう。その後トランスファーゲート制御信号TGを上昇さ
せデータD2,▲▼の充放電を開始する。その結果、
データ線D2、センス節点D1は電源電位、データ線▲
▼、センス節点▲▼は接地電位となる。この時メモ
リセキャパシタ内の電荷は読み出し前の状態にもどりリ
フレッシュされとことになる。この後の動作は従来例と
同一である。
後選択されたワード線WL1が上昇し、ダミーワード線が
下降し、データ線対D2,▲▼およびセンス節点D1,▲
▼に読み出し差電圧が現われた後、それまで「Ｈ」
状態であったトランスファーゲート制御信号TGを下降さ
せトランスファーゲートトランジスタQTを非導通状態と
し、センスアンプ活性化トリガ信号SEを上昇させセンス
アンプ活性化信号SAN,SAPをそれぞれ下降、上昇させる
ことによりセンスアンプを駆動する。その結果センス節
点D1,▲▼の差信号は増幅されたとえばセンス節点D
1は電源電位へ、センス節点▲▼は接地電位へと向
かう。その後トランスファーゲート制御信号TGを上昇さ
せデータD2,▲▼の充放電を開始する。その結果、
データ線D2、センス節点D1は電源電位、データ線▲
▼、センス節点▲▼は接地電位となる。この時メモ
リセキャパシタ内の電荷は読み出し前の状態にもどりリ
フレッシュされとことになる。この後の動作は従来例と
同一である。
目的はセンスアンプ活性化の際にダミーワード経由のノ
イズ電圧を遮断もしくは軽減すことにあるためトランス
ファーゲートの位置は図示の位置に限らずたとえばダミ
ーワードの容量素子の一端が接続されたデータ線だけを
独立に設けてトランスファーゲートトランジスタを介し
てメモリセルの接続されたデータ線領域あるいはセンス
節点と接続するようにしてもよい。
イズ電圧を遮断もしくは軽減すことにあるためトランス
ファーゲートの位置は図示の位置に限らずたとえばダミ
ーワードの容量素子の一端が接続されたデータ線だけを
独立に設けてトランスファーゲートトランジスタを介し
てメモリセルの接続されたデータ線領域あるいはセンス
節点と接続するようにしてもよい。
またトランスファーゲート制御信号TGの制御は実施例に
限定する必要はなく、たとえば接地電位まで下降させず
に中間レベルにとどめる方法でも効果は期待でき、トラ
ンスファーゲートでなくとも抵抗素子で代用も可能であ
る。
限定する必要はなく、たとえば接地電位まで下降させず
に中間レベルにとどめる方法でも効果は期待でき、トラ
ンスファーゲートでなくとも抵抗素子で代用も可能であ
る。
トランスファーゲート制御信号TGの制御方法の他の実施
例として第３図にその動作波形図を示す。センスアンプ
活性化トリガ信号SEが上昇し、センス節点D1,▲▼
の増幅が完了するまでは実施例と同一であるが、相違点
はその後トランスファーゲート制御信号TGを上昇させる
前に列選択信号YSW1を上昇させセンス節点D1,▲▼
をI/Oバスに接続する。この時データ線D2,▲▼はま
だ充放電されないまま放置されており、行アドレススト
ローブが上昇した後、トランスファーゲート制御信号TG
を上昇させデータ線D2,▲▼の充放電を開始し、メ
モリセルをリフレッシュした後、ワード線WL1を下降さ
せ、データ線プリチャージ信号PDNを上昇、データ線セ
ンス活性化信号SAN,SAPを短絡しセンスアンプをリセッ
トし動作を完了する。このように制御することにより上
述のようなダミーワードによるノイズ電圧を遮断できる
と共に高速のセンスアンプを構成することができる。
例として第３図にその動作波形図を示す。センスアンプ
活性化トリガ信号SEが上昇し、センス節点D1,▲▼
の増幅が完了するまでは実施例と同一であるが、相違点
はその後トランスファーゲート制御信号TGを上昇させる
前に列選択信号YSW1を上昇させセンス節点D1,▲▼
をI/Oバスに接続する。この時データ線D2,▲▼はま
だ充放電されないまま放置されており、行アドレススト
ローブが上昇した後、トランスファーゲート制御信号TG
を上昇させデータ線D2,▲▼の充放電を開始し、メ
モリセルをリフレッシュした後、ワード線WL1を下降さ
せ、データ線プリチャージ信号PDNを上昇、データ線セ
ンス活性化信号SAN,SAPを短絡しセンスアンプをリセッ
トし動作を完了する。このように制御することにより上
述のようなダミーワードによるノイズ電圧を遮断できる
と共に高速のセンスアンプを構成することができる。
以上説明したように本発明は、容量結合型ダミーワード
により所望の基準電圧を発生した後、センス節点と分離
するためにダミーワードを構成する容量素子を介して伝
達されるノイズを遮断でき、このノイズによる歩留の低
下、測定時間の増大などの問題を回避することができ
る。
により所望の基準電圧を発生した後、センス節点と分離
するためにダミーワードを構成する容量素子を介して伝
達されるノイズを遮断でき、このノイズによる歩留の低
下、測定時間の増大などの問題を回避することができ
る。
第１図は本発明の半導体メモリを説明するための回路
図、第２図はその動作波形図、第３図は他の実施例の動
作波形図、第４図は従来例の回路図、第５図はその動作
波形図をそれぞれ示す。 CS……メモリセルキャパシタ、QC……メモリセルトラン
スファーゲートトランジスタ、WL1,WL2……ワード線、D
WL1,DWL2……ダミーワード線CDWを構成する容量素子、
D,,D2,▲▼……データ線、D1,▲▼……セン
ス節点、TG……トランスファーゲート制御信号、QT……
トランスファーゲートトランジスタ、SAN,SAP……セン
スアンプ活性化信号、QY……列選択トランジスタ、YSW
1,YSW2,YSW3……列選択信号、PDL……データ線プリチャ
ージ信号、QB……データ線バランストランジスタ、QP…
…データ線プリチャージトランジスタ、HV……1/2Vcc電
源線、▲▼……行アドレスストローブ、SE……セ
ンスアンプ活性化トリガ信号。
図、第２図はその動作波形図、第３図は他の実施例の動
作波形図、第４図は従来例の回路図、第５図はその動作
波形図をそれぞれ示す。 CS……メモリセルキャパシタ、QC……メモリセルトラン
スファーゲートトランジスタ、WL1,WL2……ワード線、D
WL1,DWL2……ダミーワード線CDWを構成する容量素子、
D,,D2,▲▼……データ線、D1,▲▼……セン
ス節点、TG……トランスファーゲート制御信号、QT……
トランスファーゲートトランジスタ、SAN,SAP……セン
スアンプ活性化信号、QY……列選択トランジスタ、YSW
1,YSW2,YSW3……列選択信号、PDL……データ線プリチャ
ージ信号、QB……データ線バランストランジスタ、QP…
…データ線プリチャージトランジスタ、HV……1/2Vcc電
源線、▲▼……行アドレスストローブ、SE……セ
ンスアンプ活性化トリガ信号。
Claims (1)
- 【請求項１】複数のメモリセルが接続された複数の第
１、第２のデータ線がそれぞれ対をなし、該データ線対
それぞれにセンスアンプが設けられ、前記複数のデータ
線対は回線上対称な構成であり、読みだし動作に入る前
に、電源電位と接地電位との中間電位にプリチャージさ
れる半導体メモリにおいて、前記複数の第１のデータ線
それぞれに対応する第１の節点と第１のダミーワード線
とが容量結合素子で結合され、前記複数の第２のデータ
線それぞれに対応する第２の節点と第２のダミーワード
線とが容量素子で結合され、前記センスアンプの少なく
とも活性化開始時に前記第１、第２の節点とセンスアン
プとの間を電気的に切り離す手段を有することを特徴と
する半導体メモリ。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62303517A JPH0758592B2 (ja) | 1987-11-30 | 1987-11-30 | 半導体メモリ |
| EP19880119892 EP0318927A3 (en) | 1987-11-30 | 1988-11-29 | Semiconductor memory circuit with sensing arrangement free from malfunction |
| US07/277,736 US4926381A (en) | 1987-11-30 | 1988-11-30 | Semiconductor memory circuit with sensing arrangement free from malfunction |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62303517A JPH0758592B2 (ja) | 1987-11-30 | 1987-11-30 | 半導体メモリ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH01144292A JPH01144292A (ja) | 1989-06-06 |
| JPH0758592B2 true JPH0758592B2 (ja) | 1995-06-21 |
Family
ID=17921934
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62303517A Expired - Lifetime JPH0758592B2 (ja) | 1987-11-30 | 1987-11-30 | 半導体メモリ |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US4926381A (ja) |
| EP (1) | EP0318927A3 (ja) |
| JP (1) | JPH0758592B2 (ja) |
Families Citing this family (9)
| Publication number | Priority date | Publication date | Assignee | Title |
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| JPH0834058B2 (ja) * | 1990-03-19 | 1996-03-29 | シャープ株式会社 | 半導体メモリ装置 |
| JP3039793B2 (ja) * | 1990-07-05 | 2000-05-08 | 株式会社東芝 | 半導体メモリ装置 |
| JPH0478097A (ja) * | 1990-07-13 | 1992-03-12 | Sony Corp | メモリ装置 |
| JP2745251B2 (ja) * | 1991-06-12 | 1998-04-28 | 三菱電機株式会社 | 半導体メモリ装置 |
| US5280452A (en) * | 1991-07-12 | 1994-01-18 | International Business Machines Corporation | Power saving semsing circuits for dynamic random access memory |
| US5339274A (en) * | 1992-10-30 | 1994-08-16 | International Business Machines Corporation | Variable bitline precharge voltage sensing technique for DRAM structures |
| US6757202B2 (en) | 2002-08-29 | 2004-06-29 | Micron Technology, Inc. | Bias sensing in DRAM sense amplifiers |
Family Cites Families (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5693178A (en) * | 1979-12-26 | 1981-07-28 | Toshiba Corp | Semiconductor memory device |
| US4393475A (en) * | 1981-01-27 | 1983-07-12 | Texas Instruments Incorporated | Non-volatile semiconductor memory and the testing method for the same |
| JPS60258793A (ja) * | 1984-06-04 | 1985-12-20 | Sharp Corp | ダイナミック型半導体記憶装置 |
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-
1987
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1988
- 1988-11-29 EP EP19880119892 patent/EP0318927A3/en not_active Withdrawn
- 1988-11-30 US US07/277,736 patent/US4926381A/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| EP0318927A2 (en) | 1989-06-07 |
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| JPH01144292A (ja) | 1989-06-06 |
| US4926381A (en) | 1990-05-15 |
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