JPH0696585A

JPH0696585A - 半導体記憶装置

Info

Publication number: JPH0696585A
Application number: JP4243120A
Authority: JP
Inventors: Hiroyoshi Tomita; 浩由富田
Original assignee: Fujitsu Ltd
Current assignee: Fujitsu Ltd
Priority date: 1992-09-11
Filing date: 1992-09-11
Publication date: 1994-04-08
Anticipated expiration: 2016-07-16
Also published as: JP3188320B2

Abstract

(57)【要約】【目的】本発明は半導体記憶装置に関し、セルに印加
される電圧を低減した上で高速動作可能な半導体記憶装
置の実現を目的とする。【構成】セル１を配列したセルアレイと、セル１に記
憶された情報が電位差として出力されるビット線と、ビ
ット線に生じた電位差を増幅するセンスアンプ２とを備
える半導体記憶装置において、ビット線をセルアレイ内
ビット線ＢＬ１，／ＢＬ１とセンスアンプ内ビット線Ｂ
Ｌ２，／ＢＬ２とに分離する分離トランジスタＱＢ１，
ＱＢ２と、セルアレイ内ビット線ＢＬ１，／ＢＬ１を第
１のリセット電位にリセットする第１リセット手段３
と、センスアンプ内ビット線ＢＬ２，／ＢＬ２を第１の
リセット電位より高電位の第２のリセット電位にリセッ
トする第２リセット手段４とを備えるように構成する。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、半導体記憶装置、特に
ダイナミックＲＡＭ（ＤＲＡＭ）に関し、記憶セル（メ
モリセル）への印加電圧が低く且つ高速動作が可能なＤ
ＲＡＭに関する。

【０００２】

【従来の技術】半導体記憶装置では、通常直角方向に配
置されたワード線とビット線の交差点に対応させてセル
を配置している。各セルへのアクセスは、ワード線を活
性化した上でビット線を選択的に後段に接続することに
より行う。書き込み時にはビット線に設定した電位状態
をセルに記憶する。読み出し時には、ビット線にセルの
情報を出力して電位差を発生させ、その電位差をセンス
アンプで増幅した上で出力している。

【０００３】図１６は従来のＤＲＡＭの構成例を示す図
である。図において、１４０は１列分のセル列を示し、
このようなセル列が複数配列されている。セル列１４０
は左右２つの部分に分けられており、中央にセンスアン
プ１４２を有している。セル列には、２本のビット線が
設けられており、２組の分離トランジスタＱＢ１，ＱＢ
２；ＱＢ３，ＱＢ４で左側のセルアレイ内のビット線Ｂ
Ｌ１，／ＢＬ１と、センスアンプ１４２の部分のビット
線ＢＬ２，／ＢＬ２と、右側のセルアレイ内のビット線
ＢＬ３，／ＢＬ３とに分けられている。通常センスアン
プ１４２はビット線ＢＬ２，／ＢＬ２も含んだ部分を指
すため、ビット線ＢＬ２，／ＢＬ２をセンスアンプ内ビ
ット線と称する。２組の分離トランジスタＱＢ１，ＱＢ
２；ＱＢ３，ＱＢ４はそれぞれ左ＢＴ駆動回路１４８と
右ＢＴ駆動回路１４９で制御される。

【０００４】１４１₁と１４１₂はセルであり、それぞ
れワード線ＷＬ０，ＷＬ１にゲート電極が接続されたト
ランジスタを介してビット線ＢＬ１，／ＢＬ１と低電位
側の電源Ｖ_SSに接続されたキャパシタを有している。こ
のようなセルが多数接続されており、アクセス時にはワ
ード線ＷＬ０，ＷＬ１，…のいずれかにロウアクセス信
号を印加することにより、キャパシタをビット線に接続
した状態にする。ワード線は左ワード線駆動回路１４５
と右ワード線駆動回路１４６で制御される。書き込み時
にはビット線を所定の電位レベルとしてＶ_SSとの電位差
にあたる電圧をキャパシタに記憶し、読み出し時にはビ
ット線を所定のリセット電位にリセットした後、キャパ
シタをビット線に接続してキャパシタに蓄積された電圧
に応じた電位差をビット線に発生させ、その電位差をセ
ンスアンプ１４２で増幅して出力する。なおセンスアン
プ１４２は、各ビット列毎に設けられており、カラムア
クセス信号によってその出力を選択的に読み出すが、図
１４ではこの部分は省略している。

【０００５】図１６において、左右両端及び中央部に示
した２本のビット線を接続する直列に接続されたトラン
ジスタは、ビット線をリセットするリセット用トランジ
スタであり、リセット制御回路１４７によって制御され
る。セルからの読み出しは、２本のビット線を等電位に
リセットした上で対象となるセルにアクセスし、セルが
接続されるビット線にキャパシタに蓄積された電圧に応
じて生じさせる。すなわち正のデータであればセルが接
続されるビット線の電位が他方のビット線の電位より高
くなり、負のデータであれば逆にセルが接続されるビッ
ト線の電位が他方のビット線の電位より小さくなる。こ
の電位差をセンスアンプ１４２で増幅する。

【０００６】上記のように読み出し時のビット線の電位
は、他方のビット線の電位、すなわちリセット電位に対
して、データの正負に応じて逆方向に変化する。正負デ
ータで同一の電位差が生じるためには、リセット電位
は、セルへの記憶時の正負データに対応する電位、すな
わち増幅後の２本のビット線の電位の平均レベルである
ことが必要であり、リセット電位をこの平均レベルに設
定するのが一般的である。

【０００７】図１６の構成では、セル列を左右に分け、
センスアンプ１４２の部分との間を分離トランジスタＱ
Ｂ１，ＱＢ２，ＱＢ３，ＱＢ４で接続している。これは
高集積化に伴って１つのセル列に属するセル数が増加し
た時に、ビット線の負荷容量が増大して読み出し時に生
じる電位差が減少するのを防止するためであり、例えば
セル列の左側のセルにアクセスする時には右側の分離ト
ランジスタＱＢ３，ＱＢ４をオフ状態としてセル列の右
側を切り離し、負荷容量を半分程度に減少させることが
できる。しかしたとえ分離トランジスタＱＢ１，ＱＢ
２，ＱＢ３，ＱＢ４があっても、リセット電位はすべて
同一レベルである。

【０００８】センスアンプ１４２としては各種形式のも
のが用いられるが、Ｎチャンネル型（Ｎ型）トランジス
タとＰチャンネル型（Ｐ型）トランジスタを組み合わせ
たＣＭＯＳ型が、消費電力を小さくできることから広く
用いられている。一般的に、Ｎ型トランジスタの方がＰ
型トランジスタより駆動能力が大きい。そのためビット
線の電位差をＣＭＯＳ型のセンスアンプで増幅する場合
には、同じ変化幅であれば電位を降下させる方がより高
速である。そこでセンスアンプによる増幅を高速化する
ためには、増幅を開始する前のビット線の電位を中間レ
ベルより高くしておくことが望ましい。しかし現状のＤ
ＲＡＭでは、前述のように正負データに応じて生じるビ
ット線の電位差をほぼ同一にするため、リセット電位は
中間レベルに設定している。

【０００９】

【発明が解決しようとする課題】近年、半導体記憶装置
の高集積化に伴って、素子の信頼性確保の為に電源電圧
の降圧がなされている。また、それと同時にセル面積の
縮小に伴うセル容量の減少を補う為、セルの３次元化と
同時にセルのキャパシタの絶縁膜の薄膜化がなされてい
る。その為、セルのキャパシタの絶縁膜にかかる電圧
は、素子にかかる電圧以上の更なる降圧が望まれてい
る。また、ビット線電位の降圧によって、消費電流の低
減、ワード線電位の降圧によるセルのトランジスタ、ワ
ード線駆動回路内トランジスタの信頼性確保、等にも大
きな効果があり、この点からもセルのキャパシタにかか
る電圧の低減が望まれている。

【００１０】一方半導体記憶装置の高速化のため、セン
スアンプの高速化が求められている。本発明は上記のセ
ルキャパシタにかかる電圧の低減とセンスアンプの高速
化を目的とするものである。

【００１１】

【課題を解決するための手段】図１は本発明の原理構成
図であり、ＤＲＡＭを例とする半導体記憶装置のセル列
と駆動制御部の一部を示している。図１において、１は
セルであり、ビット線ＢＬ１，／ＢＬ１に沿って多数配
列されセルアレイを成している。セル１に記憶された情
報はビット線ＢＬ１，／ＢＬ１に出力されて電位差を生
じる。センスアンプ２はビット線に生じた電位差を増幅
する。Ｎチャンネルセンスアンプ駆動回路６とＰチャン
ネルセンスアンプ駆動回路７はセンスアンプ２のＮチャ
ンネル型トランジスタとＰチャンネル型センスアンプを
それぞれ駆動する。以上の構成は、従来の半導体記憶装
置のものである。本発明の半導体記憶装置は、上記目的
を達成するため、ビット線をセルアレイ内ビット線ＢＬ
１，／ＢＬ１とセンスアンプ内ビット線ＢＬ２，／ＢＬ
２とに分離する分離トランジスタＱＢ１，ＱＢ２と、セ
ルアレイ内ビット線ＢＬ１，／ＢＬ１を第１のリセット
電位にリセットする第１リセット手段３と、センスアン
プ内ビット線ＢＬ２，／ＢＬ２を第１のリセット電位よ
り高電位の第２のリセット電位にリセットする第２リセ
ット手段４と、分離トランジスタＱＢ１，ＱＢ２をチッ
プ非活性状態ではオフ状態とし、チップ活性後ワード線
駆動信号の立ち上がりから所定時間後にゲート電位が緩
い電位変化をしながらオン状態に立ち上がるように制御
する分離ゲート駆動回路５とを備えるように構成され
る。

【００１２】

【作用】以下の説明は、セル１を構成するトランジスタ
Ｑ１がＮチャンネル型（Ｎ型）トランジスタであり、分
離トランジスタＱＢ１，ＱＢ２もＮ型トランジスタであ
るとして行う。例えば、ＢＬ１，ＢＬ２が“Ｈ”Ｌｅｖ
ｅｌである場合を考えると、分離トランジスタＱＢ１，
ＱＢ２のゲート電極に印加されるＢＴ電位信号が、被制
御電極に接続されるビット線ＢＬ２の電位よりも分離ト
ランジスタの閾値電圧Ｖ_th以上の電位であれば、接続さ
れるビット線の間には差は生じない。そしてＢＴ電位信
号がそれより低電位の場合には、ビット線ＢＬ１の電位
はＢＴ電位から分離トランジスタの閾値電圧Ｖ_thを差し
引いた電位となり、分離トランジスタによってビット線
ＢＬ１の降圧ができる。従ってセルのキャパシタに印加
される電圧はその分だけ低減される。

【００１３】また第２リセット電圧は第１リセット電圧
より高電位であるため、セルアレイ内ビット線ＢＬ１，
／ＢＬ１をセンスアンプ内ビット線ＢＬ２，／ＢＬ２に
接続すると電位レベルは高電位にシフトする。これによ
りセンスアンプ２がＣＭＯＳ型であれば、増幅を開始す
る時のビット線の電位は高くなるため、前述のようによ
り高速に増幅が可能になる。

【００１４】図２は本発明の第２の態様における読み出
し時の各部の電位変化を示す電圧波形図である。以下図
２に基づいて動作を説明する。ここではＢＴゲート信号
は電位が緩く変化する。最初、セルアレイ内ビット線Ｂ
Ｌ１，／ＢＬ１は第１リセット電位ＶＰＲ１に、センス
アンプ内ビット線ＢＬ２，／ＢＬ２は第２リセット電位
ＶＰＲ２にリセットされている。そして、ワード線ＷＬ
の上昇に伴いセル・トランスファー・トランジスタＱ₁
がオンし、キャパシタＣ１に蓄えられていた電荷がＢＬ
１，／ＢＬ１に転送される。ここでは、ＢＬ１がこのＣ
１によって１００〜３００ｍＶ程度高電位になったとす
る。それとほぼ同じ時間に、セルアレイ内ビット線とセ
ンスアンプ内ビット線を分離する分離トランジスタＱＢ
１，ＱＢ２のゲート電位ＢＴを上昇させ始める。

【００１５】そして、ＢＴの電位が〔／ＢＬ１の電位＋
（ＱＢ１，ＱＢ２のしきい値電圧）〕に達すると，ＱＢ
２がオンをし／ＢＬ２の電荷を引き抜き始める。この時
点ではＱＢ１はオンしておらず、ＢＬ２はＶＰＲ２のま
まである。そして、もう少しＢＴ電位が上昇するとＱＢ
１がオンをし、ＢＬ２の電位も降下を始める。この時点
ではＢＬ１と／ＢＬ１の電位差がＱＢ１，ＱＢ２によっ
て増幅され、ＢＬ２と／ＢＬ２により大きな電位差とし
て得られる。

【００１６】そして、その直後にセンスアンプ駆動回路
を活性化させ、セルのデータを増幅、確定させる。ま
た、分離トランジスタＱＢ１，ＱＢ２をＰ型トランジス
タで構成する場合には、全て電位が逆となる。このよう
に本発明の第２の態様では、分離トランジスタＱＢ１，
ＱＢ２のＢＴゲート電位を緩く変化させることにより、
分離トランジスタの増幅作用が利用できる。その上この
増幅作用による結果は、リセット電位が高く設定された
センスアンプ内ビット線ＢＬ２，／ＢＬ２に現れるた
め、センスアンプ２による増幅も更に高速になる。

【００１７】

【実施例】以下に実施例を説明するが、各実施例はＤＲ
ＡＭに本発明を適用したものであり、まずＤＲＡＭの全
体構成について簡単に説明する。図３はＤＲＡＭの全体
構成を示す図である。図３において、３１はセルアレイ
であり、直角方向に配列されたワード線とビット線対の
交差点に対応して記憶素子であるセルが配列されてい
る。３２はセンスアンプであり、３３は分離トランジス
タで構成されるＢＴゲートであり、３４は出力部である
Ｉ／Ｏ回路である。センスアンプ３２で増幅された信号
はこのＩ／Ｏ回路で２値データとして確定された後出力
される。３６１から３６３はロウアドレス信号からワー
ド線を選択的に活性化する部分であり、ロウアドレスバ
ッファ３６１、ロウアドレスデコーダ３６２、ワード線
駆動回路３６３で構成される。３７は制御部であり、入
力される／ＲＡＳ信号に応答して制御信号を生成する。
３８１と３８２はカラムアドレス信号と／ＣＡＳ信号か
らアクセスするセル列を選択する部分であり、カラムア
ドレスバッファ３８１とカラムアドレスデコーダ３８２
で構成される。この部分で生成されたカラム選択信号は
Ｉ／Ｏ回路３４に印加され、選択するセル列をＩ／Ｏ回
路３４の内部に接続する。

【００１８】以上がＤＲＡＭの全体構成であるが、これ
らは広く知られており、これ以上の詳細な説明は省略す
る。図４は第１実施例の構成を示す図であり、セルアレ
イ３１の１列分とこれに付属するＢＴゲート３３、セン
スアンプ３２の部分を示している。なお以下の説明にお
いては、セルを構成するトランジスタはｎ型であるとし
て説明を行う。

【００１９】図４において、ＢＬ１と／ＢＬ１がセルア
レイ内ビット線であり、ＢＬ２と／ＢＬ２がセンスアン
プ内ビット線である。Ｑ２１とＱ２２はセルアレイ内ビ
ット線ＢＬ１，／ＢＬ１とセンスアンプ内ビット線ＢＬ
２，／ＢＬ２を分離する分離トランジスタであり、ゲー
ト電極に印加されるＢＴ信号をＢＴ１で示している。Ｑ
２３とＱ２４は、センスアンプ４２に対して右側に設け
たセルアレイ用の分離トランジスタであるが、ここでは
右側の部分については図示しない。

【００２０】トランジスタＱ１とキャパシタＣ１はセル
を構成している。トランジスタＱ１のゲート電極はワー
ド線ＷＬ０に接続されており、ソース電極はビット線Ｂ
Ｌ１に接続され、ドレイン電極はキャパシタＣ１に接続
されている。キャパシタのもう一方の端子は、低電位側
の基準電位ＶＰＣの共通電極に接続されている。このよ
うなセルが多数設けられており、ビット線ＢＬ１と／Ｂ
Ｌ１に交互に接続されている。４２はセンスアンプであ
る。

【００２１】第１実施例においては、セルアレイ内ビッ
ト線ＢＬ１，／ＢＬ１のリセットを行うためにトランジ
スタＱ１１，Ｑ１２，Ｑ１３で構成される第１リセット
回路が設けられている。各トランジスタのゲート電極に
は信号ＢＲＳ１が印加され、ＢＲＳ１が高電位の時に各
トランジスタがオン状態となりリセット動作が行われ
る。トランジスタＱ１１がオン状態となることによりビ
ット線ＢＬ１と／ＢＬ１が短絡し、等電位になる。トラ
ンジスタＱ１２とＱ１３のソース電極は第１のリセット
電位に相当する基準電位ＶＰＲ１の端子線に接続されて
おり、ビット線ＢＬ１，／ＢＬ１を電位ＶＰＲ１にす
る。

【００２２】トランジスタＱ１１がなくても電位ＶＰＲ
１へのリセットは行なえるが、トランジスタＱ１１を設
けることによりリセット動作の高速化が図れる。トラン
ジスタＱ３１，Ｑ３２，Ｑ３３は同様にセンスアンプ内
ビット線ＢＬ２，／ＢＬ２を基準電位ＶＰＲ２にリセッ
トする第２リセット回路を構成する。ＶＰＲ２はＶＰＲ
１よりも高電位である。

【００２３】リセット動作は、ゲート電位ＢＴ１を低電
位側に設定して分離トランジスタＱ２１，Ｑ２２をオフ
状態とした上で、信号ＢＲＳ１，ＢＲＳ２に高電位を印
加することにより行う。図５は第２実施例の構成を示す
図であり、第１実施例において、セルアレイ内ビット線
ＢＬ１と／ＢＬ１を信号ＢＲＳ１に応答して短絡するト
ランジスタＱ３４を分離トランジスタＱ２１，Ｑ２２の
近くに設けたものである。セルアレイ内ビット線には多
数のセルが接続されるためビット線の負荷容量が大きく
なる。そのため図４のように端にのみリセット回路を設
けたのでは分離トランジスタＱ２１，Ｑ２２の近くでの
リセット動作が遅くなる。そこでトランジスタＱ３４を
設けることにより、リセット動作の高速化を図れる。

【００２４】図６は第３実施例の構成を示す図である。
第３実施例は第２実施例におけるトランジスタＱ３１を
省略したものである。この実施例におけるリセット動作
は、まず最初にＢＲＳ１を立ち上げ、セルアレイ内ビッ
ト線ＢＬ１，／ＢＬ１とセンスアンプ内ビット線ＢＬ
２，／ＢＬ２がＶＰＲ１になるようにリセットする。そ
の後ＢＴ１を立ち下げ、更にＢＲＳ２を立ち上げ、セン
スアンプ内ビット線ＢＬ２，／ＢＬ２をＶＰＲ２にリセ
ットする。

【００２５】この場合には、セル容量確保の為にぎりぎ
りまで薄膜化したセル容量絶縁膜の耐圧の為、一般的に
セル内の方が降圧されている。その為、ビット線を一旦
ＶＰＲ１にリセットした後、ＶＰＲ２にセットすると、
センスアンプ内のビット線は一旦ＢＬ２，／ＢＬ２の電
圧の１／２の電圧より低電位に一旦リセットされてから
ＶＰＲ２に持ち上げられる為、消費電流に若干の無駄が
でる。

【００２６】第７図にリセット回路の第４実施例を示
し、図８にそのリセット動作時の電圧波形を示す。この
場合は、まず最初にＢＲＳ１を立ち上げ、全ビット線を
ＶＰＲ１にリセットする。その後、ＢＴ１を立ち下げ、
クロックφを立ち上げ、平行平板容量、ＭＯＳ容量等で
構成されたＣ１１，Ｃ１２を使用し、センスアンプ内ビ
ット線を更に高電位にする。

【００２７】第９図にセンスアンプ・リセット回路の第
５実施例を示す。この場合は、まず最初にＢＴ１を立ち
下げ、セル内ビット線とセンスアンプ内ビット線を分離
する。その後、ＢＲＳ１を立ち上げ、セル内ビット線を
ＶＰＲ１にリセットする。それと同時に、センスアンプ
内ビット線を「Ｈ」，「Ｌ」に分かれたビット線の中間
電位にリセットする。そして、クロックφを立ち上げ、
平行平板容量、ＭＯＳ容量等で構成されたＣ１１，Ｃ１
２を使用し、センスアンプ内ビット線を更に高電位にす
る。セル容量確保の為にぎりぎりまで薄膜化したセル容
量絶縁膜の耐圧の為、一般的にセル内の方が降圧されて
いる為、先にＢＴ１を立ち下げてからφを立ち上げた方
が消費電流の無駄が少なくできる。

【００２８】以上の第１実施例から第５実施例は、セル
アレイ内ビット線ＢＬ１，／ＢＬ１とセンスアンプ内ビ
ット線ＢＬ２，／ＢＬ２を異なるリセット電位にリセッ
トするためのリセット回路を示したものである。次に分
離トランジスタＱＢ１，ＱＢ２のゲート電極に印加する
信号を生成する回路の実施例を示す。前述の図２による
説明からも明らかなように、分離トランジスタＱＢ１，
ＱＢ２のゲート電極の電位は、セルアレイ内ビット線の
リセット電位ＶＰＲ１に分離トランジスタのしきい値電
圧を加えた値付近に長くいた方が、分離トランジスタに
よる増幅効果は大きい。そのためその付近でゲート電位
ＢＴの立ち上がり波形を鈍らせた方が有利である。以下
の実施例はこのようなゲート電位信号を生成する回路で
ある。

【００２９】図１０は第６実施例における分離トランジ
スタのゲート電極印加信号の生成部の構成を示す図であ
る。図示のように、ワード線駆動クロック発生器８１
は、／ＲＡＳ信号に応答してアクセス信号のワード線へ
の印加タイミングの基礎となるクロックを発生させる。
ＢＴ駆動クロック発生器８２も同様に／ＲＡＳ信号に応
答してクロック信号を発生させる。但しワード線クロッ
クに比べて所定時間遅延した信号を発生させる。このク
ロック信号はインバータ８５を介して並列に接続された
２個のインバータ８６，８７に印加され、その出力は共
通に接続されてＢＴ信号となる。この時のＢＴ信号の駆
動能力は２個のインバータ８６，８７の合計の駆動能力
である。なおインバータ８６にトライステートバッファ
機能を有しており、インバータ８６の駆動能力はインバ
ータ８７よりも大きい。

【００３０】クロック信号は、遅延回路８３に入力され
て所定時間の遅延の後にインバータ８６の出力をトライ
ステート状態にする。これによりＢＴ信号の駆動能力は
インバータ８７の駆動能力だけになるため低下し、ゲー
ト電極の電位変化は緩くなる。なお遅延回路８３の遅延
時間は、２個のインバータ８６，８７を合わせた出力で
ＢＴ信号線を駆動した時に、ＢＴ電位がＶＰＲ１と分離
トランジスタのしきい値電圧の合計値に到達するまでの
時間付近に設定する。

【００３１】図１１は第７実施例におけるＢＴゲートの
制御信号生成部の構成を示す図である。この場合も遅延
回路８３は第６実施例と同様であり、ＢＴ信号がＶＰＲ
１と分離トランジスタのしきい値電圧の合計値付近に到
達した時に、トランジスタ９４を動作させて、ＢＴゲー
ト線にキャパシタ９５を付加して負荷容量を増加させ
る。これによりＢＴ信号の電位がＶＰＲ１＋しきい値電
圧付近で緩く変化する。

【００３２】図１２は第８実施例の構成を示す図であ
り、第６実施例と同様ＢＴゲート線を駆動する２個のイ
ンバータの一方を途中でトライステート状態とすること
によりＢＴ信号の変化を緩くしている。本実施例では、
インバータ１０３をトライステート状態にするタイミン
グを検出するため、ＢＴゲート線と同様の負荷容量を有
するダミーＢＴ線１０４を設け、それをインバータ１０
２と１０３を合わせた駆動能力を有するインバータ１０
１で駆動している。そしてＢＴ線電位検出回路１０５
が、ダミーＢＴ線１０４の電位がＶＰＲ１と分離トラン
ジスタのしきい値電圧の合計値になったことを検出した
時にインバータ１０３をトライステート状態にする。

【００３３】図１３はＢＴ線電位検出回路の例である。
トランジスタ１１４は分離トランジスタのしきい値電圧
を有するものであり、ゲート電極にＶＰＲ１を印加する
ことにより、増幅器のマイナス入力端子にはＶＰＲ１＋
しきい値電圧の電位が現れる。これとダミーＢＴ線１１
１の電位との電位差を増幅することによって検出を行
う。

【００３４】図１４は第９実施例の構成を示す図であ
る。この実施例は、第７実施例と同様に、途中でＢＴゲ
ート線を駆動するインバータ１２１の負荷を増加させる
ものである。但し、負荷を増加させるタイミングは、実
際に駆動するＢＴゲート線の電位がＶＰＲ１＋しきい値
電圧になったことをＢＴ線電位検出回路１２２が検出し
た時である。

【００３５】以上がＢＴゲート線に印加する信号を生成
する回路の実施例であるが、次にＤＲＡＭにおける各部
の配置に関する実施例を示す。第１５図にＢＴゲート駆
動回路の配置の例を示す。ワード線印加信号ＷＬ，ＢＴ
信号の波形は大きなＣＲの為鈍っている。この為、セル
アレイ上でＷＬ駆動回路、ＢＴ駆動回路からの距離に依
って、その波形が大きく異なる。セルアレイ上でＷＬ駆
動回路、ＢＴ駆動回路から距離的に近い場所では遠い場
所に比べ早く高電位に到達する。ＷＬ駆動回路、ＢＴ駆
動回路がセルアレイのそれぞれ反対側にレイアウトされ
ていた場合、ＷＬ駆動回路に近い場所ではＷＬが上がっ
ているのにＢＴが上がってくるのが遅い、ＢＴ駆動回路
に近い場所ではＷＬが上がっているのにＢＴが上がって
くるのが遅くなってしまう。そして、ＷＬ駆動回路に近
い場所ではセンスの遅れが生じ、ＢＴ駆動回路に近い場
所ではＷＬが上がりセルデータが十分にビット線に出る
前にＢＴゲートに依る増幅が始まってしまいセル容量の
無駄が生じる。しかし、本実施例ではＷＬ駆動回路、Ｂ
Ｔ駆動回路がセルアレイに対して同じ側にレイアウトさ
れていた場合は、ＷＬの上昇とＢＴゲートの上昇がセル
アレイ上のどの場所でも同期している為、上の様な事は
生じない。

【００３６】

【発明の効果】以上説明したように本発明によれば、セ
ルアレイ内ビット線の電位差が低減されるため、セルの
キャパシタに印加される電圧が低下し、更に分離トラン
ジスタに増幅作用を持たせることによって更なる高速化
が可能となる。

【図面の簡単な説明】

【図１】本発明の原理構成図である。

【図２】本発明の動作原理を説明する電圧波形図であ
る。

【図３】実施例の対象であるＤＲＡＭの全体構成を示す
図である。

【図４】第１実施例における１列のセル列の構成を示す
図である。

【図５】第２実施例の構成を示す図である。

【図６】第３実施例の構成を示す図である。

【図７】第４実施例の構成を示す図である。

【図８】第４実施例におけるリセット動作を説明する電
圧波形図である。

【図９】第５実施例の構成を示す図である。

【図１０】第６実施例におけるＢＴゲートの制御信号生
成部の構成を示す図である。

【図１１】第７実施例の構成を示す図である。

【図１２】第８実施例の構成を示す図である。

【図１３】ＢＴ線電位検出回路の例を示す図である。

【図１４】第９実施例の構成を示す図である。

【図１５】ＤＲＡＭにおけるＢＴゲート駆動回路の配置
例を示す図である。

【図１６】従来のＤＲＡＭの構成例を示す図である。

【符号の説明】

１…セル２…センスアンプ３…第１リセット手段４…第２リセット手段

Claims

【特許請求の範囲】

【請求項１】セル（１）を配列したセルアレイと、前
記セル（１）に記憶された情報が電位差として出力され
るビット線と、該ビット線に生じた電位差を増幅するセ
ンスアンプ（２）とを備える半導体記憶装置において、前記ビット線をセルアレイ内ビット線（ＢＬ１，／ＢＬ
１）とセンスアンプ内ビット線（ＢＬ２，／ＢＬ２）と
に分離するトランジスタ（ＱＢ１，ＱＢ２）と、前記セルアレイ内ビット線（ＢＬ１，／ＢＬ１）を第１
のリセット電位にリセットする第１リセット手段（３）
と、前記センスアンプ内ビット線（ＢＬ２，／ＢＬ２）を前
記第１のリセット電位より高電位の第２のリセット電位
にリセットする第２リセット手段（４）と、前記分離トランジスタ（ＱＢ１，ＱＢ２）を、チップ非
活性状態ではオフ状態とし、チップ活性後ワード線駆動
信号の立ち上がりから所定時間後に、ゲート電位が緩い
電位変化をしながらオン状態に立ち上がるように制御す
る分離ゲート駆動回路（５）とを備えることを特徴とす
る半導体記憶装置。
【請求項２】前記セル（１）はＮチャンネル型トラン
ジスタで構成されており、前記分離トランジスタ（ＱＢ
１，ＱＢ２）もＮチャンネル型トランジスタであること
を特徴とする請求項１に記載の半導体記憶装置。
【請求項３】前記分離ゲート駆動回路（５）は、前記
分離トランジスタ（ＱＢ１，ＱＢ２）のゲート電位が前
記第１のリセット電位より前記分離トランジスタ（ＱＢ
１，ＱＢ２）のしきい値電圧だけ高い電位付近に到達し
た時点で、駆動能力を減少させることを特徴とする請求
項１に記載の半導体記憶装置。
【請求項４】前記分離ゲート駆動回路（５）は、前記
分離トランジスタ（ＱＢ１，ＱＢ２）のゲート電位が第
１のリセット電位より前記分離トランジスタ（ＱＢ１，
ＱＢ２）のしきい値電圧だけ高い電位付近に到達した時
点で、駆動信号線に大きな負荷容量を接続して緩い電位
変化をさせることを特徴とする請求項１に記載の半導体
記憶装置。
【請求項５】前記セル（１）はＰチャンネル型トラン
ジスタで構成されており、前記分離トランジスタ（ＱＢ
１，ＱＢ２）はＮチャンネル型トランジスタであること
を特徴とする請求項１に記載の半導体記憶装置。
【請求項６】前記分離トランジスタ（ＱＢ１，ＱＢ
２）を、チップ非活性状態ではオフ状態とし、チップ活
性後ワード線駆動信号の立ち下がりから所定時間後に、
ゲート電位が緩い電位変化をしながらオン状態に立ち下
がるように制御する分離ゲート駆動回路（５）を備える
ことを特徴とする請求項５に記載の半導体記憶装置。
【請求項７】前記分離ゲート駆動回路（５）は、前記
分離トランジスタ（ＱＢ１，ＱＢ２）のゲート電位が前
記第１のリセット電位より前記分離トランジスタ（ＱＢ
１，ＱＢ２）のしきい値電圧だけ高い電位付近に到達し
た時点で、駆動能力を減少させることを特徴とする請求
項６に記載の半導体記憶装置。
【請求項８】前記分離ゲート駆動回路（５）は、前記
分離トランジスタ（ＱＢ１，ＱＢ２）のゲート電位が第
１のリセット電位より前記分離トランジスタ（ＱＢ１，
ＱＢ２）のしきい値電圧だけ高い電位付近に到達した時
点で、駆動信号線に大きな負荷容量を接続して緩い電位
変化をさせることを特徴とする請求項６に記載の半導体
記憶装置。
【請求項９】前記分離トランジスタ（ＱＢ１，ＱＢ
２）の分離ゲート駆動回路（５）とワード線駆動回路
が、ワード線に対して同方向に配置されていることを特
徴とする請求項１記載の半導体記憶装置。