JPH0478097A

JPH0478097A - メモリ装置

Info

Publication number: JPH0478097A
Application number: JP2184039A
Authority: JP
Inventors: Hideki Arakawa; 秀貴荒川
Original assignee: Sony Corp
Current assignee: Sony Corp
Priority date: 1990-07-13
Filing date: 1990-07-13
Publication date: 1992-03-12
Also published as: DE69124310T2; KR920003311A; DE69124310D1; KR0183999B1; EP0470394A1; US5388078A; EP0470394B1

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】［産業上の利用分野］本発明はＥＰＲＯＭやマスクＲＯＭ等の電流電圧変換型
のセンスアンプを通用できるメモリ装置に関する。

Ｊ発明の概要〕本発明は、負荷と電圧制限回路の間のノードを流れる電
流から出力電圧を得るセンスアンプを具備したメモリ装
置において、入出力端子が各スイッチ手段を介して接続
される少なくとも２段以上の増幅手段を用いて上記セン
スアンプを構成し、それらスイッチ手段を制御して上記
ノード側の増幅手段から順に増幅状態とさせることによ
り、電源電圧の変動やノイズ等に強く且つ高速な読み出
しを可能とさせるものである。

また、本発明は、ビット線のプリチャージと同時又は先
立ってビット線の放電を行うことにより、ヒツト線の過
充電状態を解消して、電源電圧の変動やノイズ等に強（
且つ高速な読み出しを可能にさせるものである。

；従来の技術〕ＥＰＲＯＭやマスクＲＯＭ等のメモリ装置では、−ｉに
そのメモリセルがＭＯＳトランジスタによって構成され
、そのＭＯ３Ｉ−ランジスタの闇値電圧に応じて“０パ
や“１°゛の如き記憶されるデータが決められる。この
メモリセルを構成するＭＯＳトランジスタのドレインは
ビット線に接続され、そのソースは接地線に接続される
。そのヒツト線を流れる電流値によって記憶されたデー
タの読み出しが行われる。

第６図は従来のＥ、Ｆ　ＲＯＭのセンスアンプ等の回路
図である。センシングノード１０１には、負荷としての
ＰＭＯＳトランジスタ１０７を介して電源電圧Ｖｃｃが
供給され、３段のインバークー１０２．１０５．１０６
により前記センソングノード１０１の電圧が増幅される
。インバーター１０２の入力端子と出力端子は、ｐＭＯ
３＋・ランシスタ１０３及びｎＭＯ３ｌ−ランジスタ１
０４を介して接続されており、これらＭＯＳ）ランシス
ク１０３．１０４↓こより、センシンクリート１０１等
はプリチャージされる。ｎＭＯｓＭＯＳトランジスタ１
０８バーター１０９；よ、ヒツト線の電圧を制限するよ
うに機能し、インバーター１０９の入力端子の電圧が闇
値電圧以上に遷移した時では、ｎＭＯｓＭＯＳトランジ
スタ１０８状態に制御される。インバーター１０９の入
力端子には、ＹＭ択トランジスタ１１０を介してビット
線が接続され、このビット線二こメモリセルを構成する
各ＭＯＳトランジスタ１１２，１１３．・・・か接続さ
れる。

これら各Ｎ１０Ｓトランジスタ１１２，１１３！こは、
選択信号ΦＸ１．ΦＸ２．・・・が供給され、Ｙ選択ト
ランジスタ１１０には選択信号ΦＹが供給される。なお
、ＹｉＭ択トランジスタやメモリセルを構成するＭＯＳ
トランジスタはアレイの規模に応した個数設けられるが
、図中は一部のみ図示し他は省略している。ＭＯＳトラ
ンジスタ１１１は、プリチャージ用のトランジスタであ
り、オン時にピント線のプリチャージを行う。

このＥＦＲＯＭの読み出し動作は、インバーター１０２
，１０５，１０６の増幅により行われるが、プリチャー
ジを行っている段階でセルの記憶されたデータによって
センシングノード１０１の電位が異なってくるため、高
速なセンスが可能である。ここでそれぞれセンシンクリ
ート１０１の電位変化を示す第７図、第８図を参照しな
がら説明すると、第７図は直前のデータが消去状態であ
る場合を示し、第８図は直前のデータがプログラム（書
き込み）状態である場合を示す。第７図に示すように、
直前のデータが消去状態であって、現セル（アクセスさ
れたセル）のがプログラムされたセルであればその電圧
変化は曲！Ｒ，を描き、現セルが消去状態のセルであれ
ばその電位変化は曲ｆＩＲ２を描く。また、第８図に示
すように、前の記憶内容がプログラム状態であって、現
セルがプログラム状態のものであればその電位変化は曲
線Ｒ３を描き、逆に消去状態であれば電位変化の曲線は
曲線Ｒ１となる。これら第７図及び第８圓に示すように
、このＥ　Ｐ　ＲＯＭでは、時刻Ｔ、まての期間がプリ
チャージ期間とされており、ＭＯＳトランジスタ１０３
，１０４がオンとなってインバーター１０２の入出力が
短絡している状態の時刻Ｔ１までは十分な電位差が得ら
れない。しかし、このプリチャージ期間中に既にアクセ
スされるＭＯＳ）ランジスタのデータに応した電位差Δ
Ｖ　ｍがノードに現れる。この電位差へＶｍは、負荷と
してのｐＭＯＳトランジスタ１０７を流れるＴｉａＩＬ
と、メモリセルとしてのＭＯ５Ｉ−ランシスタ１１２．
１１３．・・・を流れる電流Ｉ　ＣＥＬＬの大小関係に
より生ずる。このようにプリチャージの時点で、メモリ
セルの記憶されたデータに応した電位差ΔＶｍが得られ
ているために、二〇ＥＰＲＯＭでは高速なセンスが実現
される。

〔発明が解決しようとする課題］しかしながら、第６図に示した回路では、次のような問
題が生ずる。

例えば、電ａ電圧〜ｃｃが５．５■から４，５■に変動
する場合を考えてみると、直前ごこアクセスされｆこセ
ルかプログラム状態であれば、ヒツト線の電圧は５．５
■に対応じたプリチャージ電圧（例えば１、３　Ｖ　）
になってしまい、４．５■に対応したプリチャージ電圧
（例えば１．１５Ｖ）よりも高くなって、ヒツト線の過
充電か生ずる。このためインバーター１０９によって制
ｊ卸されるｎＭＯｓトラシジスタ１０８がオフ状態とな
ってしまい。センシングノー１１０１の電位は、高いま
まに保持されることＱこなる。

第９回はヒント線の過充電時のセンシングノード１０１
の電位を示しており、過充電か生した場合は殆どセルの
みを介して放電されるため、期間１゛。ではｎＭＯ５）
ランジスタ１０８かオフ状態とされる。−例として、セ
ル電流を７０．ｃ＋Ａ、　　ビット線容量を８ｐＦ、平
衡ビット線電圧差を０．１５ｖとすると、ビット線の過
充電により遅延した期間Ｔ　ＥＸは１７ｎｓ程度となる
。期間ＴＥＸの後、遅れながらもセンシングノード１０
１の電圧は第８図の曲線Ｒ４のように遷移する。そして
、時刻Ｔからインバーター１０２．１０５．１０６か作
動二で、Ｒ終的にセンスアンプかろデータの読み出しか
行われるのは、期間ＴＥＸの後さらに期間Ｔ、。

経過した時となる。これは期間ＴＥＸの高レベルのセン
シングノー１”　１０１のレベルに対応して低レベルと
されていたセンス出力は、時刻Ｔ、までの期間はインバ
ーター１０２．１０５，１０６の駆動能力か小さいため
、時刻Ｔ、てのセンシングノー　ト’　１０１のレベル
に対応する出力レベルまで振れるには大きな時間を要す
るためである。このように第６図の回路では、ビット線
の過充電に対して読み出し時間が長くなると言う欠点を
持つ。

ま１こ、第６回の回路では、ノイズが重畳しγこ場合に
も悪影響が生ずる。すなわち、第１０図のようなノイズ
がセンシングノード１０１に重畳した峙ては、ピークＰ
１でインバーター１０２が高速に応答し、そのインバー
ター１０２の出力電圧は大きく低下してしまう。しかも
、ビークＰ、を過ぎてもインバーター１０２の駆動能力
自体は小さいため、インバーター１．０２の出力電圧が
元に戻るのは遅れてしまうことになる。

そこで、本発明は上述の技術的な課題に鑑み、電ｍ電圧
の変動やノイズ等乙二強（且つ高速な読み出巳を可能と
させるようなメモリ装置の提供を目的とする。

Ｃ課題を解決するための手段〕上述の目的を達成するため、本発明のメモリ装置は、負
荷と電圧制限回路の闇のノード↓こおける電流を電圧に
変換して出力するセンスアンプを具備するメモリ装置で
あって、入出力端子が各スイッチ手段を介じて接続され
る少なくとも２段以上の増幅手段を用いて上記センスア
ンプを構成し、それらスイッチ手段を制御することによ
り、上記ノード側の増幅手段から順に増幅状態とさせる
ことを特徴とする。

また、本発明の他のメモリ装置は、ビット線を所定の電
圧までプリチャージした後、センス動作を行うメモリ装
置において、プリチャージと同時或いはプリチャージに
先立ってビット線の放電を行うことを特徴とする。

；作用）センスアンプを少なくとも２段以上の増幅手段より構成
し、それら増幅手段の入出力端子をスイッチ手段を介し
て接続させるものとすることで、増幅状態となる以前で
は、増幅手段の各段は入力端子と出力端子か該スイッチ
手段を介して接続され、それぞれ各入力端子、出力端子
は闇値電圧近傍の値しか取り得ない。したかって、ビッ
ト線の過充電によって、本来のデータに反する出力が初
段以降の増幅手段の入力端子に現れたとしても、それを
大きく増幅するようなことはない。このため読み出しも
高速に行われる。次に、増幅動作は、ノード例の増幅手
段から順に進められるが、その途中ノイズが重畳した場
合でも、未だスイッチ手段の制御によって増幅状態にな
っていない増幅手段では、大きく増幅するようなことが
なくノイズの影響が軽減されることになる。

また、本発明の他のメモリ装置では、ビット線のプリチ
ャージと同時若しくは先立ってビット線の放電が行われ
る。このためビット線の過充電か生している場合でも、
その放電によって、過充電状態を解消することができ、
有効なプリチャージが可能となる。

こ実施例〕本発明の好適な実施例を図面を参照しなから説明する。

第１の実施例本実施例は、Ｅ　Ｐ　ＲＯＭの例であり、第１図に示す
ような回路構成を有する。

初めに、その回路構成について説明すると、先ず、その
増幅手段は、直列に接続された３段のインバーター２．
３．４からなり、初段のインバーター２の入力端子はセ
ンシングノードｌに接続される。初段のインバークー２
の入力端子と出力端子の間には、スイッチ手段であるＰ
ＭＯＳトランジスタ５とｎＭＯＳトランジスタ６が並列
に接続され、その初段のインバーター２の入力端子に２
ＭＯ３）う／テスタ５とｎＭＯ５）ランジスタフその出
力端子にｐＭＯ５ｌ−ランンスタ５とｎＭＯＳトランジ
スタ６のソース・トレインのそれぞれ他方が接続される
。ｐＭＯ５ｌ−ランジスタ５のケートには、制御信号Φ
ＳＷＩが供給され、ｎ　Ｍ　ＯＳトランジスタ６のゲー
トには、制御信号ΦＳＷ１が供給される。ここで制御信
号ΦＳＷＩは制御信号ΦＳＷｌと相補的なレベルを有す
る。従って、制御信号ΦＳ　Ｗ　１が゛Ｈ゛レヘレベ高
レベル）の時、インバーター２の入力端子と出力端子は
ｐＭＯ５）ランジスタ５及び１ＭＯ３）ランジスタロを
介して導通し、逆に制御信号ΦＳＷＩが“′Ｌ゛レヘレ
ベ低レベル）の時、インバーター２の入力端子と出力端
子の間は電気的に遮断されて、当該インバーター２は増
幅状態となる。

この初段のインバーター２の次の段のインバーター３に
は、スイ・ノチ手段として同様なｐ　Ｍ　ＯＳトランジ
スタ７とｎＭＯＳトランジスタ８が入力端子と出力端子
の間に接続される。ｐＭＯ５）ランジスク７の一方のソ
ース・トレイン及びｎ　Ｍ　ＯＳトランジスタ８の一方
のソース・トレインがインバータ〜３の入力端子に接続
され、ｐＭＯＳトランジスタ７の他方のソース・ドレイ
ン及びｎＭＯＳトランジスタ８の他方のソース・トレイ
ンがインバーター３の出力端子に接続される。さらに、
その次の段のインバーター４にも、同様に、スイッチ手
段としてのｐＭＯ５）ランジスタ９及び１ＭＯ３）ラン
ジスタ１０が接続されており、ｐＭＯＳトランジスタ９
及び１ＭＯ３）ランジスタｌＯのそれぞれソース・ドレ
インの一方がインバーター４の入力端子に接続され、ｐ
ＭＯ３）ランジスタ９及びｎＭＯＳトランジスタ１０の
それぞれソース・ドレインの他方がインバーター４の出
力端子に接続される。これらインバーター３，４のそれ
ぞれスイッチ手段として機能するｐＭＯ５）ランジスタ
フ、９と１ＭＯ３）ランジスタ８，１０の各ゲートには
、それぞれ次のような制御信号が供給される。ｐＭＯ５
）ランジスタフ、９０ケー１−６二は制御信号ΦＳＷ２
が供給され、ｎＭＯＳトランジスタ８，１０のゲートに
は制御信号ΦＳＷ２が供給される。これら制御信号ΦＳ
Ｗ２．　ΦＳＷ２は、後述するように、前記制御信号Φ
ＳＷ１、ΦＳＷＩにやや遅れて遷移する信号であり、こ
のような時間差によってノイズの悪影響を防止して確実
な増幅を行わせる。また、このように初段以降のインバ
ーター３．４に入出力端子間を接続するスイッチか配さ
れる１こめ、増幅開始前では、これら初段以降の１′ン
ハーター３．４の出力レベルは闇値電圧近傍のものに保
持される。従って、電源電圧Ｖｃｃの変動に対しても、
安定した高速動作を行うことができる。

上記センシングノード１は、負荷として機能するｐＭＯ
３）ランジスタ１１と電圧制限回路を構成するｎＭＯ５
）ランジスタ１２の間の接続点である。このセンシング
ノード′１を通過する電流によって、プリチャージ段階
でのデータの読み出しが可能である。電圧制限回路は、
ｎＭＯ５）ランジスタ１２とインバーター１３により構
成される。

ｎ　ＭＯＳトランジスタ１２のトレインはセンシングノ
ード１とさ孔、ｎＭＯｓＭＯＳトランジスタ１２スはイ
ンバーター１３の入力端子に接続されると共に列選択用
の選択トランジスタ１４を介してヒノ］線ＢＬＱこ接続
される。インバーター１３の出力端子はｎＭＯｓＭＯＳ
トランジスタ１２トに接続される。ｎＭＯ５ｌ−ランジ
スタ１２のソース電圧がインバーター１３の闇値電圧よ
りも低い時は、インバーター１３の出力電圧は高レベル
となって、ｎ　Ｍ　ＯＳ　）ランジスタ１２はオン状態
とされてセンシングノード１の放電が可能となる。

逆に、ｎＭＯＳ　トランジスタ１２のソース電圧が・イ
ンバーター１３の闇値電圧よりも高い時は、インバータ
ー１３の出力電圧は低レベルとなり、ｎＭＯＳトランジ
スタ１２はオフ状態に制御されることになる。

選択トランジスタ１４はメモリセルアレイの列を選択す
るためのＭＯＳ）ランジスタであり、メ中、１つのみ図
示しているか、実際には列数に応して複数個配設される
。この選択トランジスタ１４のケートには、列選択のた
めの信号ΦＹが供給される。この選択トランジスタ１４
↓こ接続したビット線ＢＬ５こは、複数個のメモリセル
を構成する〜１０Ｓトランジスタ１６．１７．　・・・
か接続される。

こわ、：）各ＭＯＳトランジスタ１６，１．・・・は、
それぞれフローテングゲート上にコントロールゲートが
形成される構成を有しており、そ？′１．；）各コント
ロールケートには行選択の１こめの信号ΦＸ１ΦＸ２．
・・が供給される。このようなＭＯ３Ｉ−ランジスタ１
６．１７．・・・の各ソースには接地電圧か供給さ羽、
る。また、ビット線ＢＬの終端部には、プリチャージ用
のＭＯ５Ｉ−ランシスタ１５が接続さ孔、アドレス信号
の遷移後のプリチャーン期間にＭＯＳトランジスタ１５
はオン状態とされ、ヒ・ノド線ＢＬはプリチャージされ
る。

概ね上述の回路構成を有する本実施例のＥＰＲＯＭは、
次のように作動する。まず、通常の場合では、ヒント線
ＢＬのプリチャージの後、選択されたＭＯＳトランジス
タがプログラム（書き込み）状態ならば、ビット線ＢＬ
には殆ど電流が流れず、負荷であるｎＭＯＳトランジス
タ１１を流れた電流は、スイッチ手段であるｐＭＯ３）
ランシスタ５，７．９やｎＭＯＳ　ｈランジスタロ、８
１０を介してさらにインバーター２．３．４のｎＮ１０
Ｓトランジスタ側から接地電圧に向かって流れることに
なる。この状態では、センシングノード１の電圧はイン
バーター２の闇値電圧よりも低くなることはなく、続い
て制御信号ΦＳＷＩか“′Ｈパレレベになってインバー
ター２か増幅状態になって、インバーター２の出力レベ
ルが少し低くなる。さらに制御信号ΦＳＷ２が°“Ｈ”
レベルに転してＭＯ３Ｉ−ランジスタフ〜１０がオフに
なり、インバーター３，４が増幅状態器こなる。すると
、インバーター２の出力は、ＭＯＳ）ランジスタフ〜１
０とインバーター３．４で振幅を抑えられている状態か
ら解放されて、急速にセンソングノード１の高いレベル
に対応した低いレベルに遷移する。従って、インバータ
ー３に入力する電圧は急激に低くなり、その結果、イン
バーター４の出力電圧も急激に下がって、データが検知
されたことになる。

また、同しく通常の場合で、選択されたメモリセルであ
るＭＯＳトランジスタか消去状態である時は、ｐＭＯ３
トランジスタ１１を流れる電流よりもビット線ＢＬを流
れる電流が大きくなって、足りない分の電流がインバー
ター２の電源電圧〜ｃｃからそのｐ　Ｍ　ＯＳ　トラン
ジスタを介し、さらにｐＭＯ３トランジスタ５．ｎＭＯ
Ｓ）ランジスタロを通してセンシンクノード１．ビツト
線ＢＬＱこ流れる。こＲｉこより、センシングノード１
の電位はインバーター２の闇値電圧よりも低く下げられ
ることになる。そして、初段のインバーター２と、それ
に続くインバーター３，４の段階的な増幅によって、高
速なデータのセンシングが行われる。

次に、第２図の（ａ）〜（Ｃ）を参照して、電源電圧■
ｃｃが変化した場合の動作について説明する。電源電圧
Ｖｃｃが変化した場合では、前述のようにピント線が過
充電状態となるが、本実施例のＥＰＲＯＭでは、高速な
読み出しが可能である。

例えば、前のメモリセルがプログラム状態とされ、５，
５■であった電源電圧Ｖｃｃか４．５■に変化したもの
とする。そして、現在アクセスされているメモリセルが
消去状態である時では、本来、インバーター２の闇値電
圧ｖｔｈ近傍で且つそれ以下のレベルにセンシングノー
ドのレベルが速やかに遷移するはずが、第２図の（Ｃ）
の曲線Ｓ１で示すように、センシングノーＦ’　１のレ
ベルは閾値電圧Ｖｔｈより少じ高いレベル１１で一旦遷
移が進まなくなってしまう。すなわち、先に本願の課題
としても説明したように、電源電圧Ｖｃｃが５．５■か
ら４゜５■に変化した時では、ピント線ＢＬのレベルも
それに反応して低くなれば問題ないが、ビット線ＢＬに
は５．５Ｖに対応した電圧が残るため、電圧制限回路を
構成するｎＭＯＳトランジスタ１２がオフ状態となり、
その結果、センシングノードのレベルはレベル１１より
その遷移が一時的↓こ進まなくなる。

ところで、このような読み出し時のセンシングノード１
のレベル遷移に先んして、第２図の（ａ）に示す制御信
号ΦＳＷＩは“Ｈ”レベル（高７ヘル）とされ、同時に
制御信号ΦＳＷＩは“Ｌ゛レヘル低レベル）とされて、
インバークー２はその入力端子と出力端子がｐＭＯ３）
ランジスク５．　　ｎＭＯＳトランジスタ６を介して電
気的に接続された状態とされる。このインバーター２の
入力端子と出力端子の導通によって、センシングノーｉ
１のレベル遷移が開始する。ま１こ、時刻Ｌ１で、制御
信号ΦＳＷ２が“Ｈ”レベル（高レベル）から”Ｌ”レ
ベル（低レベル）に変化し、制御信号ΦＳ　Ｗ　２が“
Ｌ”レベルから“Ｈ”レベルに変化して、ｐＭＯｓトラ
ンジスタ７．９及乙”ｎＭＯ５）ランジスタ８，１０か
導通状態となり、インバ−クー３．４が非増幅状態とさ
れる。なお、時刻上〇のタイミングは、制御信号ΦＳ　
Ｗｌか“Ｌ　＋＋レベルから“Ｈ′”レベルに遷移する
タイミングと同時でも良く、又はそのタイミングから少
し遅れたタイミングとすることもできる。インバーター
３゜４が非増幅状態となることで、図中、破線Ｓ２で示
すセンスアンプの出力電圧は、インバーター２の入力レ
ベル！！、１　に対応して閾値電圧ｖｔｈ近傍のレベル
１２まで引上げられる。

センシングノードのレベルがレベルｌ、になっている期
間では、過充電されたビット線ＢＬの余分な電荷がセル
電流の形で排出されて行く。そして、ビット線ＢＬのレ
ベルが電圧制限回路のインバーター１３の闇値電圧ｖｔ
ｈを割ったところで、ｎＭＯ３）ランジスタ１２がオン
状態となる。すると、センシングノード１を通過する電
流は、負荷用のｐＭＯ３ｌ−ランジスタ１１からスイッ
チ手段を介してインバーター２に流れ込む電流から、ｎ
ＭＯＳ　）ランジスタ１２を介してメモリセルに流入す
る電流に代わることになる。その結果、センシングノー
ド１のレベルが接地電圧側に引っ張られ、時刻ｔ２では
、曲線Ｓ、で示すようにセンシングノード１のレベルが
インバーター２の闇値電圧Ｖｔｈよりも低くなって、レ
ベルＩ！、１から選択されたセルがプログラム状態であ
る場合に対応した本来のレベルＩ！、３に遷移する。ま
た、この時刻ｔ２よりやや遅れて、非増幅状態ながらも
前記電流関係の変化に応して、インバーター４の出力端
子の電圧は、レベル１２から闇値電圧ｖｔｈよりも少し
高いレベル２４に遷移する。インバーター３４では、ｐ
ＭＯ３）ランジスタフ、９及びｎ　Ｍ　ＯＳトランジス
タ８．１０かオン状態とされるために、各端子のレベル
は閾値電圧ｖｔｈ近くのレベルしか取り得ないが、その
結果、読み出し動作乙こ際しては、仮にデータがプリチ
ャージの途中で変化したとしても、それに素早く応答す
ることができる。

次に、時刻ｔ３で、制御信号ΦＳＷＩがＨ”レベルから
“Ｌ“レベルに変化する。すると、・インバーター２の
入力端子と出力端子間に配されたｐＭＯＳトランジスタ
５　　ｎＭＯＳトランジスタ６が共にオフ状態となり、
これでセンシングノードのプリチャージ状態は終了して
、センシングノード１のレベルは曲線Ｓ１で示すように
接地レベル側に引下げられて行く。また、選択セルが消
去状態であるため、増幅状態となったインバーター２の
出力端子のレベルは高レベルに向かって引上げろれるか
、この段階では末だインバーター３４か非増幅状態であ
ってｐＭＯ３）ランジスタフ。

９及びｎ　Ｍ　ＯＳ　トランジスタ８．１０がオン状態
であるため、インバークー２の出力端子のインピーダン
スも低く、このためインバーター４の出力端子には明確
な電位差は現れない。

続いて、時刻Ｌ３から遅れた時刻Ｌ４で、制御信号ΦＳ
　Ｗ　２　カ“Ｈ゛レヘルら”Ｌ’“レベルに転−１ｐ
ＭＯ３＋−ランシスタフ、９及びｎ〜１０Ｓトランンス
タ８，１０かオフ状態となる。すると、インバーター３
，４：よ活性化して非増幅状態から増幅状態に変化し、
その結果、時刻Ｌ４以降に読み出した結果の信号がイン
バークー４の出力端子に速やかに現れることになる。こ
の時、出力電圧は、曲線Ｓ２で示すように、闇値電圧ｖ
ｔｈの近傍のほぼレベルｒ４からの遷移で済ｔため、従
来のようにほぼフルスイングに近いようなレベルの遷移
を伴わない。このため高速なデータの読み出しが実現さ
れる。

珪だ、第２図の（ｄ）を参照しながら、ノイズか重畳し
た場合について説明すると、ビット線Ｂ　Ｌの過充電現
象か生しなければ、第２図の（ｄ、）に示すように、セ
ンシングノードのレベルを示す曲線Ｓ３は速やかにレベ
ルＩ３となり、センスアンプの出力電圧を示す曲線Ｓ４
はレー＼ル１４となる。これらのレベルｐ３．Ｐ、、は
、共↓こ闇値電圧ｖｔｈの近傍のレベルてあり、各イン
バーター２．３．４が制御信号Φｓ　Ｗｉ　、　ΦＳ〜
Ｖ２によって、入力端子と出力端子かそれぞれ導通した
状態となるために、このような闇値電圧〜ｔｈ近傍のレ
ベルとなる。

この状態でセンシングノード】にノイズか重畳巳た場合
ては、各ＭＯＳトランジスタ５〜１０が全てオン状態と
なっていることから、各インバーター２．３．４の入力
端子のインピータンスは低いものとされ、従って、ノイ
ズに応答した出力電圧が出力端子に現れるようなことは
ない。次に、時刻Ｌ３て制御信号ΦＳＷＩが“Ｈ“レベ
ルから“Ｌ゛レヘル変化して、ｐＭＯｓＭＯＳトランジ
スタ５ＯＳトランジスタ６がオフ状態となり、その結果
、インバーター２が増幅状態となった時では、少なくと
もインバークー２はノイズに応答し得る。しかし、その
次段のインバーター３やさらにその次段のインバーター
４は未だ非増幅状態とされ、このインバーター３，４は
ノイズに応答したインバーター２の出力電圧を増幅する
状態ではない。このためノイズの悪影響が時刻Ｌ３から
時刻Ｌ４までの間では、出力には現ｎないことになり、
ノイズに対する安定性が得られていることになる。すな
わち、第２図の（ｄ）に示すように、センシンクリ−Ｆ
’　１に重畳したノイズＰ８か出力電圧Ｓ４まで現れる
ようなことない。そして、時刻Ｌ４の後、インバーター
３，４が増幅状態↓こ転じ、所要の出力電圧が得られる
。

このように本実施例のＥ　Ｆ　ＲＯＭでは、インバータ
ー３．４にもスイッチ手段としてのｐ　Ｍ　ＯＳトラン
ジスタ７．９やｎＭＯ５トランジスタ８１０が配設され
、これらがインバーター３，４の入力端子と出力端子を
導通させるため、出力電圧は閾値電圧ｖｔｈ近傍のレベ
ルから遷移する。従って、ヒツト線ＢＬの過充電時が生
した場合でも、十分に短い時間で出力電圧を得ることか
できる。

また、センシングノードから離れた側のインバーター３
，４か時間的に後から増幅状態となるため、ノイズか重
畳した場合でも安定して増幅が行われることになる。

第２の実施例本実施例は、ＥＰＲＯＭの例であり、第１の実施例の変
形例であり、ピノ１−線が放電されるようにされ之もの
である。

その回路構成を第３図に示す。本実施例のＥＦＲＯＭは
、第１の実施例と同様に、その増幅手段は、直列に接続
された３段のインバーター２２２３□　２４からなり、
初段のインバーター２２の入力端子はセンシングノード
２１に接続される。

これら各インバーター２２．２３．２４の入力端子と出
力端子の間には、並列接続されたｐＭＯｓＭＯＳトラン
ジスタＯ３）ランジスタの組からなるスイッチ手段がそ
れぞれ配設されており、初段のインバーター２２にｐＭ
Ｏ３ｌ−ランジスタ２５とｎＭＯｓＭＯＳトランジスタ
２６、次段のインバーター２３にｐＭＯ５）ランジスタ
２７とｎＭＯＳ）ランジスタ２８の組が、その次の段の
インバーター２４にｐＭＯ３）ランジスタ２９とｎＭＯ
Ｓ）ランジスタ３０の組がそれぞれ配設されでいる。ｎ
ＭＯＳ　）ランジスタ２６には制御信号ΦＳＷＩが、ｐ
ＭＯ３）ランジスタ２５には制御信号ΦＳＷＩと相補的
な制御信号ΦＳＷＩがそれぞれ供給される。また、ｎＭ
ＯＳ）ランジスタ２８゜３０には制御信号ΦＳＷ２が、
ｐ　Ｍ　ＯＳ　トランジスタ２７．２９にはその制御信
号ΦＳＷ２と相補的な制御信号ΦＳＷ２がそれぞれ供給
される。ここで、制御信号ΦＳＷ２は、第１の実施例と
同様に、制御信号ΦＳＷ１にやや遅れて遷移する信号で
あり、このような時間差によってノイズの悪影響が防止
される。また、このように初段以降のインバーター２３
．２４に入出力端子間を接続するスイッチ手段が配され
るため、増幅状態となる前では、初段以降のインバータ
ー２３．２４の出力レベルは闇値電圧近傍のものに保持
できる。従って、電源電圧Ｖｃｃの変動に対巳でも、安
定した高速の読み出し動作を行うことかできる。

上記センシングノード２１は、負荷としての２ＭＯ５ト
ランジスタ２１とｎＭＯＳ）ランジスタ２２の間の接続
点である。このセンシングノード２１を通過する電流に
応して、プリチャージ段階でのデータの読み出しか可能
である。電圧制限回路は、ｎＭＯＳ）ランノスタ３２と
インバーター３３により構成される。第１の実施例と同
様コニ、ｎＭＯＳ）ランジスタ３２のトレインはセンソ
ングノード２１とされ、ｎＭＯ３ｌ−ランジスタ３２の
ソースはインバーター３３の入力端子に接続されると共
に列選択用の選択トランジスタ３４を介してビット線Ｂ
Ｌに接続５れる。インバークー３３の出力端子はｎＭＯ
Ｓトランジスタ３２のゲートに接続される。ｎＭＯＳト
ランジスタ３２のソース電圧がインバーター３３の闇値
電圧よりも高い時は、インバーター３３の出力電圧は低
レベルとなり、ｎＭＯＳ　）ランジスタ３２はオフ状態
に制御されることになる。

選択トランジスタ３４はメモリセルアレイの列を選択す
るためのＭＯＳトランジスタであり、図中、１つのみ図
示しているが、実際には列数に応して複数個配設される
。この選択トランジスタ３４のゲートには、列選択のた
めの信号ΦＹが供給される。この選択トランジスタ３４
に接続したビット線ＢＬには、複数個のメモリセルを構
成するＭＯＳ）ランジスタ３６，３７．・・・が接続さ
れる。

これら各Ｍ　ＯＳ　）ランジスタ３６，３７．・・・は
、それぞれフローテングゲート上にコントロールゲート
が形成される構成を有しており、それら各コントロール
ゲートには行選択のための信号Φｘ１゜ΦＸ２．・・・
が供給される。このようなＭＯＳ）ランジスタ３６，３
７．・・・が接続されたピント線ＢＬの終端部にはプリ
チャージ用のＭＯＳ）ランジスタ３５が接続され、アド
レス信号の遷移後のプリチャージ期間に制御信号ΦＰｃ
ｈに応じてＭＯＳトランジスタ３５はオン状態とされ、
ビット線ＢＬはプリチャージされる。

そして、さらに本実施例のＥＰＲＯ’Ｍは、ビット線Ｓ
こ放電手段としてのｎＭＯＳ）ランジスタ３８か接続さ
れる。すなわち、ｎ　Ｍ　ＯＳ　トランジスタ３ａのト
レインはビット線ＢＬコニ接続され、そのソースは接地
されており、そのｎＭＯＳ　トランジスタ３８のゲート
には制御信号ΦＤｃｈか供給される。従って、制御信号
ΦＤｃｈか”Ｈ“レベル（高レベル）の時は、ビット線
ＢＬの電荷を接地線に放電することができる。

このような回路構成の本実施例のＥＦＲＯＭは、第１の
実施例と同様に作動し、スイッチ手段としてのｐＭＯ５
）ランシスタ２７．２９やｎ　Ｍ　ＯＳトランジスタ２
８．３０によって、インバーター２３．２４の入力端子
と出力端子を導通させることかできる。このため出力電
圧は閾値電圧ｖｔｈ近傍のレベルから遷移することから
、高速な読み出しが行われる。また、センシングノード
から離れた側のインバーター２３．２４が時間的に後か
ら増幅状態となるため、ノイズが重畳した場合でも安定
して増幅が行われる。

さらに、本実施例のＥＦＲＯＭでは、ｎＭＯ５トランジ
スタ３８によって放電動作か行われる。

このため第９図の期間Ｔ　ＥＸ４こ対応じた期間を大幅
乙こ短縮できる。

すなわち、第４回に示すように、本実施例では、時刻Ｌ
１１でアドレス信号Ｆａ）か遷移した後二こ、その遷移
を検出して図示しないＡＴＤ回路（アドレス遷移検出回
路）からＡＴＤ信号（ｂ）のパルスが時刻Ｌｌ□に発生
する。そじて、このＡＴＤパルスに対応してプリチャー
ジのため制御信号ΦＰｃｈに時刻Ｌｅａてパルスが発生
ずるか、その前の時刻［１３に放電用の制御信号ΦＤｃ
ｈのパルスが発生する。この制御信号ΦＤｃｈのパルス
は、その”　Ｈ”レベルとさ乙５ている期間でｎＭＯＳ
トランジスタ３８をオン状態する。このようにｒ＋１ｖ
ｉＯｓトランジスタ３８がオン状態にされた場合では、
ビット線ＢＬの余分な電荷が接地線↓こ掃き出さ４るこ
とになり、従って、ヒノ）線ＢＬの過充電現象による読
み出しの遅延は未然コニ防止されることになる。このｎ
Ｎ１０Ｓトランジスタ３８を用いたビット線Ｂｌ−の放
電のレベルは、例えば１■程度の電ａ電圧Ｖｃｃの変動
幅二二対しでおよそ０．１〜０．３ｖ程度で十分である
。このため時間にしておよそ５ｎｓ程度でセンシングノ
ード２１を適切なレー・ルに遷移させることか可能とな
り、第９図の月間Ｔ　ＥＸに相当する期間を大幅に短縮
化することができる。

第３の実施例本実施例は、第１の実施例を更に変形′−たＥＦＲＯＭ
の例であり、センソングノードにプリチャージ用のＭＯ
Ｓ）ランンスタか設けられる例である。

その回路構成を第５図に示す。本実施例のＥＦＲＯＭ；
よ、第１の実施例と同様に、その増幅手段は、直列に接
続された３段のインバーター４２４３．４４からなり、
初段のインバーター４２の入力端子：よセンシングノー
ド４１に接続される。

これら各インバーター４２．４３．４４の入力端子と出
力端子の間には、並列接続されたｐ　Ｍ　ＯＳトランジ
スタとｎＭＯｓトランジスタの組からなるスイッチ手段
がそれぞれ配設されており、初段のインバーター４２に
ｐＭＯ３＋−ランジスタ４５とｎ　Ｍ　ＯＳ　）ランジ
スタ４６の組が、次段のインバーター４３にｐＭＯＳト
ランジスタ４７とｎＭＯＳトランジスタ４８の組が、そ
の次の段のインバーター２４にｐＭＯ３）ランジスタ４
９とｎＭＯＳトランジスタ５０の組がそれぞれ配設され
ている。ｎＭＯＳ　トランジスタ４６には制御信号ΦＳ
ＷＩが、ｐＭＯＳトランジスタ４５には制御信号ΦＳＷ
１と相補的な制御信号ΦＳＷＩがそれぞれ供給される。

また、ｎＭＯＳ　トランジスタ４８５０には制御信号Φ
ＳＷ２が、ｐ　Ｍ　ＯＳ　トランジスタ４７．４９には
その制御信号ΦＳ　Ｗ　２と相補的な制御信号ΦＳＷ２
がそれぞれ供給される。ここで、制御信号ΦＳＷ２は、
第１の実施例と同様に、制御信号ΦＳ　Ｗ　１にやや遅
れて遷移する信号であり、このような時間差によってノ
イズの悪影響が防止される。ま１こ、このように初段以
降のインバーター４３．４４に入出力端子間を接続する
スイッチ手段が配されるため、増幅状態となる前では、
初段以降のインバーター４３．４４の出力レベルは闇値
電圧近傍のものＯこ保持できる。従って、電ａ電圧Ｖｃ
ｃの変動Ｑこ対しても、安定した高速の読み出し動作を
行うことができる。

上記センシングノード４１は、負荷としての２ＭＯ５）
ランジスタ５１とｎＭＯ３Ｉ−ランジスタ５２の間の接
続点である。このセンシングノード４１を通過する電流
に応して、プリチャージ段階でのデータの読み出しか可
能である。そして、本実施例のＥＦＲＯＭでは、このセ
ンシングノード４１にプリチャージ用のＭＯＳトランジ
スタ５９か配設される。このＭＯＳトランジスタ５９の
ソースは上記センシングノード４１に接続され、そのト
レインは電源電圧〜’ｃｃが供給される。ＭＯＳトラン
ジスタ５９のゲートには、プリチャージ信号ΦＰｃｈ２
が供給される。このプリチャージ信号ΦＰｃｈｚは、制
御信号ΦＳＷＩより前のタイミングか同し程度のタイミ
ングで“Ｈ“レベルとされ、センシングノー１”４１．
）ランジスタ５２，５４を通してビット線のプリチャー
ジを行う。

電圧制限回路は、ｎＭＯＳ）ランジスタ５２とインバー
ター５３により構成される。第１の実施例と同様に、ｎ
ＭＯ３）ランジスタ５２のトレ１′ンはセンシングノー
ド４１とされ、ｎＭＯＳ）ランジスタ５２のソースはイ
ンバークー５３の入力端子に接続されると共に列選択用
の選択トランジスタ５４を介してピント線ＢＬに接続さ
れる。インバーター５３の出力端子はｎ　Ｍ　ＯＳ　）
ランジスタ５２のゲートに接続される。ｎＭＯ３）ラン
ジスタ５２のソース電圧がインバーター５３の闇値電圧
よりも高い時は、インバーター５３の出力電圧は低レベ
ルとなり、ｎＭＯＳ）ランジスタ５２はオフ状態に制御
されることになる。

選択トランジスタ５４はメモリセルアレイの列を選択す
るためのＭＯＳトランジスタであり、図中、１つのみ図
示しているが、実際には列数に応して複数個配設される
。この選択トランジスタ５４のゲートには、列選択のた
めの信号ΦＹが供給される。この選択トランジスタ５４
に接続したビット線ＢＬには、複数個のメモリセルを構
成するＭＯ３Ｉ−ランジスタ５６．．５７．・・・が接
続される。これら各ＭＯ５）ランジスク５６，５τ、・
・・は、それぞれフローテングゲート上にコントロール
ゲートが形成される構成を有：ており、それら各コント
ロールゲートムこは行選択の１こめの信号ΦＸ１、ΦＸ
２．・・・が供給される。このようなＭＯＳトランジス
タ５６　５７．・・・が接続されたヒツト線ＢＬの終端
部には、プリチャージ用のＭＯＳトランジスタ５５か接
続され、アドレス信号の遷移後のプリチャージ期間に制
御信号ΦＰｃｈに応してＭＯ３Ｉ−ランジスタ５５はオ
ン状態とさ乙２、ヒツト線ＢＬはプリチャージされる。

そして、さらに本実施例のＥＦＲＯＭは、ヒ、７ト線に
放電手段としてのｎＭＯＳトランジスタ５８が接続され
る。すなわち、ｎＭＯＳ）ランシスタ５Ｂの一方のソー
ス・トレインニよとノドｉＢＬに接続され、ｎ　Ｍ　Ｏ
Ｓ　トランジスタ５８の他方のソース・ドレインは接地
されており、そのｎＭ。

Ｓトランジスタ５８のゲートには制御信号ΦＤｃｈが供
給される。従って、制御信号ΦＤｃｈが“′Ｈ”レベル
（高レベル）の時は、ビット線ＢＬの電荷を接地線に放
電することができる。

このような回路構成を有する本実施例のＥＦＲＯＭでは
、第１の実施例と同様に、ＰＭＯＳトランジスタ４７．
４９やｎＭＯＳトランジスタ４８４０によって、インバ
ーター４３．４４の入力端子と出力端子を導通させるこ
とができ、その出力電圧は閾値電圧Ｖｔｈ近傍のレベル
からのみ遷移するために高速な読み出しが行われる。ま
た、センシングノードから離れた側のインバーター４３
４４が時間的に後から増幅状態となるため、ノイズが重
畳した場合でも安定して増幅が行われる。そして、本実
施例のＥＰＲＯＭでは、ビット線ＢＬからセンシングノ
ード４１までのラインがＭＯＳトランジスタ５９とＭＯ
Ｓ）ランジスタ５５を用いてより高速にプリチャージさ
れるため、センシングノー）’４１のレベルは、スイッ
チ手段によりインバーター４２〜４４の入力端子と出力
端子を導通状態にさせた当初から、閾値電圧ｖｔｈの近
傍になり、大幅な読み出し時間の短縮が可能である。ま
た、ＭＯＳ）ランジスタ５８によって、ビット線ＢＬの
放電も行われるため、ビット線ＢＬの過充電の問題も解
決される。

；発明の効果〕本発明のメモリ装置は、上述のように、複数段の増幅手
段のそれぞれ入力端子と出力端子間にスイッチ手段が接
続されるため、出力レベルを闇値電圧の近傍に保持して
おくことができ、その出力電圧は闇値電圧近傍のレベル
からのみ遷移するために、高速な読み出しが行われると
共にビット線の過充電による弊害も解決される。また、
本発明のメモリ装置では、ノード側の増幅手段力・ら順
に増幅状態となるため、ノード側から離れた側の増幅手
段では一時的に非増幅状態とすることができる。このた
めノイズが重畳した時でも、安定して増幅が可能とされ
る。

【図面の簡単な説明】

第１図は本発明のメモリ装置の一例の要部回路図、第２
回はその一例の動作を説明するための波形図、第３図は
本発明のメモリ装置の他の一例の要部回路図、第４図は
第３図の装置の動作を説明する−めの波形図、第５図は
本発明のメモリ装置のさら二こ他の一例を示ｊ−要部回
路図、第６閲：よ従来のメモリ装置の一例の要部回路図
、第７図はその従来の一例の前のテークか消去状態の時
の動作を説明するだめの波形図、第８図は上記従来の一
例の前のテークがブコクラム状態の時の動作を説明する
ための波形図、第９図は従来のメモリ装置の一例ニこお
いてヒント線の過充電か生した場合のノードのレベルを
示す波形図、第１０図は従来のメモリ装置の一例におい
てノイズか重畳した時のノードのレベルを示す波形図で
ある。２、　３．　４．　１２．４．３４４９・・・ｐＭＯｓトロ、８１０５０−−−　ｎ　Ｍ　ＯＳ３、　２２．　２３．　２４　　３３　　４５３・・・
インバーター５．２７．２９．４５　４７　４ランジスタ２６　２８．３０．４６　４８トランジスタ７ノ今ヤーシ１嚇圧本発昭めＸ七り長買の一伊Ｊ第１図５１・・・ｐＭＯ３＋−ランジスタ５２・・・ｎ〜１０Ｓトランノスタ

Claims

【特許請求の範囲】

（１）負荷と電圧制限回路の間のノードにおける電流を
電圧に変換して出力するセンスアンプを具備するメモリ
装置において、入出ガ端子が各スイッチ手段を介して接続される少なく
とも２段以上の増幅手段を用いて上記センスアンプを構
成し、それらスイッチ手段を制御することにより、上記
ノード側の増幅手段から順に増幅状態とさせることを特
徴とするメモリ装置。
（２）ビット線を所定の電圧までプリチャージした後、
センス動作を行うメモリ装置において、プリチャージと
同時或いはプリチャージに先立ってビット線の放電を行
うことを特徴とするメモリ装置。
（３）ビット線のプリチャージと同時或いはプリチャー
ジに先立ってビット線の放電が行われることを特徴とす
る請求項（１）記載のメモリ装置。