JPS59180891A - 半導体メモリ - Google Patents
半導体メモリInfo
- Publication number
- JPS59180891A JPS59180891A JP58056076A JP5607683A JPS59180891A JP S59180891 A JPS59180891 A JP S59180891A JP 58056076 A JP58056076 A JP 58056076A JP 5607683 A JP5607683 A JP 5607683A JP S59180891 A JPS59180891 A JP S59180891A
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- JP
- Japan
- Prior art keywords
- potential
- column line
- data
- transistor
- sense amplifier
- Prior art date
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- Pending
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- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/06—Sense amplifiers; Associated circuits, e.g. timing or triggering circuits
- G11C7/065—Differential amplifiers of latching type
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
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- Static Random-Access Memory (AREA)
- Read Only Memory (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
本発明は半導体メモリ、特にＲＯＭ （ＩＪ−ドオンリ
メモリ）の差動形センスアンプ用の比較電位発生回路に
関する。
メモリ）の差動形センスアンプ用の比較電位発生回路に
関する。
一般に差動形センスアンプは、その動作力ヨ安定でしか
も極めて微小な電位差を検出できることから半導体メモ
リによく用いられる。この場合、読み書き可能なＲＡＭ
（ランダムアクセスメモリ）等では、メモリデータと
して互いに逆レベルの１対のデータが出力されるため、
この１対のデータを差動形センスアンプの１対の入力端
に導くようにしているが、ＲＯＭでは１ もしくは０”
のいずれか一方のデータしか出力しなイノテ、ＲＯＭ０
差動形センスアンプとしてはメモリセルと同等のトラン
ジスタを用いて比較電位を用意しておいて列線電位（デ
ータ）の読み出し金石なうようにしている。
も極めて微小な電位差を検出できることから半導体メモ
リによく用いられる。この場合、読み書き可能なＲＡＭ
（ランダムアクセスメモリ）等では、メモリデータと
して互いに逆レベルの１対のデータが出力されるため、
この１対のデータを差動形センスアンプの１対の入力端
に導くようにしているが、ＲＯＭでは１ もしくは０”
のいずれか一方のデータしか出力しなイノテ、ＲＯＭ０
差動形センスアンプとしてはメモリセルと同等のトラン
ジスタを用いて比較電位を用意しておいて列線電位（デ
ータ）の読み出し金石なうようにしている。
第１図は、たとえばＮチャン坏ルプロセスによシ製造さ
れた絶縁ダート型電界効果トランジスタ（ＭＯＳ −Ｆ
ＥＴ ）を用いた従来のマスクＲＯＭを示すものであり
、ｌＯはメモリセルアレー、１１群はメモリセル用トラ
ンジスタ、１２群は列選択用トラン・ゾスタ、１３は行
デコーダ、ｌ４は列デコーダ、１５群は行線、１６群は
列線、１７〜１９は負荷トランジスタ、２０．２１はバ
イアス電圧発生用抵抗であシ、上記メモリセルアレーｉ
ｏから読み出されるデータにょシ決定される列線電位Ｖ
ｌは差動形センスアンプ２２の一方入力となる。なおこ
のセンスアンプ２２において、ＣＥ 、 （Ｊは制御入
力である。
れた絶縁ダート型電界効果トランジスタ（ＭＯＳ −Ｆ
ＥＴ ）を用いた従来のマスクＲＯＭを示すものであり
、ｌＯはメモリセルアレー、１１群はメモリセル用トラ
ンジスタ、１２群は列選択用トラン・ゾスタ、１３は行
デコーダ、ｌ４は列デコーダ、１５群は行線、１６群は
列線、１７〜１９は負荷トランジスタ、２０．２１はバ
イアス電圧発生用抵抗であシ、上記メモリセルアレーｉ
ｏから読み出されるデータにょシ決定される列線電位Ｖ
ｌは差動形センスアンプ２２の一方入力となる。なおこ
のセンスアンプ２２において、ＣＥ 、 （Ｊは制御入
力である。
一方、２３は比較電位発生回路であって、前記メモリセ
ル用トランジスタ１１と同等の比較用トランジスタ２４
を用いて比較電位Ｖｚ ｋ生成し、前記差動形センスア
ンプ２２の他方の入力とするものであＶ）、２５．２６
は前記抵抗２０．２１と同様のバイアス電圧発生用抵抗
、２２は列デコーダ１４から′１”レベルがダートに与
えられてオン状態に設定された前記列線ダート用トラン
ジスタＺ２と同等のトランジスタ、２８〜３０は前記負
荷トランジスタ！７〜１９と同等のトランジスタである
。そして、３１゜３２は上記比較用トランジスタ２４の
ダートに一定電位を印加するためのバ１アス用抵抗であ
る。
ル用トランジスタ１１と同等の比較用トランジスタ２４
を用いて比較電位Ｖｚ ｋ生成し、前記差動形センスア
ンプ２２の他方の入力とするものであＶ）、２５．２６
は前記抵抗２０．２１と同様のバイアス電圧発生用抵抗
、２２は列デコーダ１４から′１”レベルがダートに与
えられてオン状態に設定された前記列線ダート用トラン
ジスタＺ２と同等のトランジスタ、２８〜３０は前記負
荷トランジスタ！７〜１９と同等のトランジスタである
。そして、３１゜３２は上記比較用トランジスタ２４の
ダートに一定電位を印加するためのバ１アス用抵抗であ
る。
而して上記ＲＯＭにおいては、比較用トランジスタ２４
のダート電位が一定であるため、比較電位Ｖ２は第２図
に示すように時間経過に対して一定の固定電位である。
のダート電位が一定であるため、比較電位Ｖ２は第２図
に示すように時間経過に対して一定の固定電位である。
従って、ＲＯＭのデータ読み出し時に列線電位Ｖｌが第
２図に示すように比較電位Ｖ２を横切るように変化した
とすると、差動形センスアンプ２２の出力が反転し、出
力バッファ回路３３の出力Ｖ。は第２図中点線で示すよ
うに変化する。例えば選択されたメモリセルのしきい値
が高いとメモリセルはオンせず、列線は充電され、低い
と選択されたメモリセルはオンし、列線は放電される。
２図に示すように比較電位Ｖ２を横切るように変化した
とすると、差動形センスアンプ２２の出力が反転し、出
力バッファ回路３３の出力Ｖ。は第２図中点線で示すよ
うに変化する。例えば選択されたメモリセルのしきい値
が高いとメモリセルはオンせず、列線は充電され、低い
と選択されたメモリセルはオンし、列線は放電される。
このようにメモリセルトランジスタのしきい値によＪｌ
ｆ′−夕の１″、＠０”が記憶される。しかしこの第２
図の電圧波形からも分るように、差動形センスアンプ２
２は、列線電位ｖ１が比較電位Ｖ２を横切ったところで
センスアンプ出力レベルが変化する。そのためメモリデ
ータの読み出し速度は、列線の充放電時間が支配的でお
った。そこでメモリデータの読み出し速度を速めるため
に、列線電位の充放電を速める各種の工夫はなされてい
るが、メモリデータの検出方法即ち差動形センスアンプ
部分に関する工夫は余シなされていない。
ｆ′−夕の１″、＠０”が記憶される。しかしこの第２
図の電圧波形からも分るように、差動形センスアンプ２
２は、列線電位ｖ１が比較電位Ｖ２を横切ったところで
センスアンプ出力レベルが変化する。そのためメモリデ
ータの読み出し速度は、列線の充放電時間が支配的でお
った。そこでメモリデータの読み出し速度を速めるため
に、列線電位の充放電を速める各種の工夫はなされてい
るが、メモリデータの検出方法即ち差動形センスアンプ
部分に関する工夫は余シなされていない。
本発明は上記実情に鑑みてなされたもので、センスアン
プ部分を改良することによシ、読み出し速度の速い半導
体メモリ＝ｉ提供しようとするものである。
プ部分を改良することによシ、読み出し速度の速い半導
体メモリ＝ｉ提供しようとするものである。
本発明は、比較用トランジスタのダート電位を列線電位
に関連させて制御することによシ、列線の電位変化即ち
列線が充電方向にあるが、放電方向にあるかを検出し、
これによ）列線の電位変化途中でメモリデータを検出で
きるようにしたものである、。
に関連させて制御することによシ、列線の電位変化即ち
列線が充電方向にあるが、放電方向にあるかを検出し、
これによ）列線の電位変化途中でメモリデータを検出で
きるようにしたものである、。
実施例
以下図面を参照して本発明の一実施例を説明する。第３
図において４１はセンスアンプで、列線電位■ｌと比較
電位■２は、ダートに信号、φ１が入力されるしきい電
圧が略零ポルトであるトランジスタＴ１ を介して接続
される。またセンスアンプ４１は信号φ２によシ活性化
される。信号φ１ 、φ２は第４図に示したような関係
をもつ。即ちφ１が″０″レベルに下が９、所定時間後
にφ２が“′ｌ″レベルになる。そしてφ２が”０”レ
ベルニナルト、φｘ カ“１ レベルになる。いまアド
レスデータが変化し、別のメモリセルが選ばれたとする
。すると列線電位■１はメモリセルのデータによシ変化
する。
図において４１はセンスアンプで、列線電位■ｌと比較
電位■２は、ダートに信号、φ１が入力されるしきい電
圧が略零ポルトであるトランジスタＴ１ を介して接続
される。またセンスアンプ４１は信号φ２によシ活性化
される。信号φ１ 、φ２は第４図に示したような関係
をもつ。即ちφ１が″０″レベルに下が９、所定時間後
にφ２が“′ｌ″レベルになる。そしてφ２が”０”レ
ベルニナルト、φｘ カ“１ レベルになる。いまアド
レスデータが変化し、別のメモリセルが選ばれたとする
。すると列線電位■１はメモリセルのデータによシ変化
する。
φ１が″１″レベルになればトランジスタＴｌはオンし
、ｖｌとｖｚは等しい電位となる。次にφ１が”０”レ
ベルになればトランジスタＴ１はオフ、し、ｖｚはその
ままの電位に保持される。
、ｖｌとｖｚは等しい電位となる。次にφ１が”０”レ
ベルになればトランジスタＴ１はオフ、し、ｖｚはその
ままの電位に保持される。
この時列線電位ｖｌは変化しているので、φｌがＯレベ
ルになった後、φ２が １ レベルになる時（センスア
ンプ活性化時）には、Ｖｌとｖｚには一定の電位差が生
じている。例えばＶ、が充電方向にある時にはＶｌ ＞
Ｖｇ 、Ｖｌが放電方向にある時にはＶｔ＜Ｖｇの関係
が生じておシ、φ２がパ１″レベルになってセンスアン
プが活性化された時には、上記電位差をセンスアンプ４
１が検出し、メモリセルのデータが読み出される。即ち
この時のｖ２の電位は、所定時間だけ以前の列線電位ｖ
ｌであシ、現在の■１ と所定時間以前のＶｌ ｋ比較
することで、列線が充電方向か、放電方向にあるかを検
出することができ、このため従来のように固定電位と比
較するよりも、充放電を検出するためメモリセルのデー
タをより速く検出できる。また信号φｌ 、φ２の／？
ルス幅をよシ小さくすればするほど、よシ速くデータ全
検出できることになる。
ルになった後、φ２が １ レベルになる時（センスア
ンプ活性化時）には、Ｖｌとｖｚには一定の電位差が生
じている。例えばＶ、が充電方向にある時にはＶｌ ＞
Ｖｇ 、Ｖｌが放電方向にある時にはＶｔ＜Ｖｇの関係
が生じておシ、φ２がパ１″レベルになってセンスアン
プが活性化された時には、上記電位差をセンスアンプ４
１が検出し、メモリセルのデータが読み出される。即ち
この時のｖ２の電位は、所定時間だけ以前の列線電位ｖ
ｌであシ、現在の■１ と所定時間以前のＶｌ ｋ比較
することで、列線が充電方向か、放電方向にあるかを検
出することができ、このため従来のように固定電位と比
較するよりも、充放電を検出するためメモリセルのデー
タをより速く検出できる。また信号φｌ 、φ２の／？
ルス幅をよシ小さくすればするほど、よシ速くデータ全
検出できることになる。
第５図は第３図の更に詳しい実施例で、センスアンプ４
１はトランジスタ’Ｉ’ｌｌ〜Ｔ’ｔｓよりなるもので
、Ｃ１は電圧記憶用キャパシタでおる。
１はトランジスタ’Ｉ’ｌｌ〜Ｔ’ｔｓよりなるもので
、Ｃ１は電圧記憶用キャパシタでおる。
これは、信号φ２が′１”になった時センスアンプ４１
で検出したブータラ、トランジスタＴ１６〜’ｒｓＪ：
ｊｌ）なるラッチ回路４２でラッチし、φ２が１０ に
なった時にも検出したデータを保バッファによυ外１１
５へ出力される。またインバータＩ、、Ｉ２は、図示の
ようなラッチ４２を用いたため必要となったもので、他
のラッチ回路例えば第７図のようなラッチを用いてセン
スアンプ４１の出力をそのままラッチすれば、特に必要
はない。
で検出したブータラ、トランジスタＴ１６〜’ｒｓＪ：
ｊｌ）なるラッチ回路４２でラッチし、φ２が１０ に
なった時にも検出したデータを保バッファによυ外１１
５へ出力される。またインバータＩ、、Ｉ２は、図示の
ようなラッチ４２を用いたため必要となったもので、他
のラッチ回路例えば第７図のようなラッチを用いてセン
スアンプ４１の出力をそのままラッチすれば、特に必要
はない。
トランジスタＴ２ ＋ Ｔ３ 、抵抗Ｒ１〜Ｒ４は、
以下のような理由で接続されている。メモリセルからデ
ータが読み出され、成る時間が経過すると、列線電位ｖ
ｌはメモリセルのデータに応じて、成る所定電位で安定
状態となる。この時φ皿が０ になっても、Ｖｌ 、Ｖ
、は同、電位のままであるため、センスアン７’４１は
電位差金検出できなくなる。このようなために設けられ
たのがトランジスタＴ２１Ｔ＄％抵抗Ｒ１〜Ｒ４でらる
。即ち抵抗Ｒ，，Ｒ４により 、ｖ４は列線電位Ｖｌの
最低電位より一定値高い値に設定されている。よって列
線電位Ｖ１がメモリセルのデータによシ最低電位になっ
た時、トランジスタＴｌがオフした時■２はトランジス
タＴ３によ９略ｖ４の電位まで充電されるため、ｖｌ＜
Ｖｌの電位差が生じ、データが安定的に読み出される。
以下のような理由で接続されている。メモリセルからデ
ータが読み出され、成る時間が経過すると、列線電位ｖ
ｌはメモリセルのデータに応じて、成る所定電位で安定
状態となる。この時φ皿が０ になっても、Ｖｌ 、Ｖ
、は同、電位のままであるため、センスアン７’４１は
電位差金検出できなくなる。このようなために設けられ
たのがトランジスタＴ２１Ｔ＄％抵抗Ｒ１〜Ｒ４でらる
。即ち抵抗Ｒ，，Ｒ４により 、ｖ４は列線電位Ｖｌの
最低電位より一定値高い値に設定されている。よって列
線電位Ｖ１がメモリセルのデータによシ最低電位になっ
た時、トランジスタＴｌがオフした時■２はトランジス
タＴ３によ９略ｖ４の電位まで充電されるため、ｖｌ＜
Ｖｌの電位差が生じ、データが安定的に読み出される。
また＠ｖ３の電位十トランジスタＴ２のしきい電圧”は
Ｖ、の最高電位より一定値低い値に設定されている。よ
って列線電位Ｖｌがメモリセルのデータにょ）最高電位
になったとき、トランジスタＴ１がオフしたとき■２は
トランジスタＴ２にょ９放電されるため、Ｖｌ〉Ｖｌの
電位差によシデータが安定的に読み出される。なおトラ
ンジスタＴ、がオンしている時でも、■１が最低電位の
場合はトランジスタＴ３→トランジスタＴ１へのｔ流パ
スカするため、■２〉ｖｌの電位差が生じ、■１が最高
′電位の時はトランジスタＴ１→Ｔ２→抵抗Ｒ２の電流
ノやスが生じるため、ｖｌ〉■２の電位差は発生してい
る。
Ｖ、の最高電位より一定値低い値に設定されている。よ
って列線電位Ｖｌがメモリセルのデータにょ）最高電位
になったとき、トランジスタＴ１がオフしたとき■２は
トランジスタＴ２にょ９放電されるため、Ｖｌ〉Ｖｌの
電位差によシデータが安定的に読み出される。なおトラ
ンジスタＴ、がオンしている時でも、■１が最低電位の
場合はトランジスタＴ３→トランジスタＴ１へのｔ流パ
スカするため、■２〉ｖｌの電位差が生じ、■１が最高
′電位の時はトランジスタＴ１→Ｔ２→抵抗Ｒ２の電流
ノやスが生じるため、ｖｌ〉■２の電位差は発生してい
る。
８６図に示すようにメモリチップが選択さねチップイネ
ーブル信号面が”０”になシ、或いはアドレスが変化し
た直後性たなメモリセルが選択されるまでノクルス信号
φＩ 、φ２は出力されればよく、その後φ１ 、φ２
ともに ０ であってもデータはラッチされているため
、該データは安定に出力される。
ーブル信号面が”０”になシ、或いはアドレスが変化し
た直後性たなメモリセルが選択されるまでノクルス信号
φＩ 、φ２は出力されればよく、その後φ１ 、φ２
ともに ０ であってもデータはラッチされているため
、該データは安定に出力される。
第８図は第５図の列線電位■ｌ、比較電位■２及び信号
φｌ 、φ２、データ出力Ｄａを詳細に示した電圧波形
である。列線電位Ｖｌが最低電位の時は、前述のように
トランジスタＴ３、抵抗Ｒ３１Ｒ，によ’）Ｖｚ＞Ｖｌ
に設定されている。次に列線電位ｖ１がメモリセルのデ
ータによシ充電され始めると、時刻ｔ１でφ１が１ に
々るためトランジスタＴ、がオンし、Ｖ、、Ｖｌは略同
電位となる。こののち時刻ｔ２でφ１が ０ になると
■２はそのまま、の電位を保持するが、■１は充電され
て電位が上昇し、■１〉ｖ２となシ、この時φ２が”１
″レベルとなってセンスアンプ４１が活性化され、デー
タが読み出される。一方■ｌが最高電位の時は、前述の
ようにトランジスタＴ２、抵抗Ｒユ ＩＲ，によｊｌ）
Ｖｘ＞Ｖｚに保たれている。
φｌ 、φ２、データ出力Ｄａを詳細に示した電圧波形
である。列線電位Ｖｌが最低電位の時は、前述のように
トランジスタＴ３、抵抗Ｒ３１Ｒ，によ’）Ｖｚ＞Ｖｌ
に設定されている。次に列線電位ｖ１がメモリセルのデ
ータによシ充電され始めると、時刻ｔ１でφ１が１ に
々るためトランジスタＴ、がオンし、Ｖ、、Ｖｌは略同
電位となる。こののち時刻ｔ２でφ１が ０ になると
■２はそのまま、の電位を保持するが、■１は充電され
て電位が上昇し、■１〉ｖ２となシ、この時φ２が”１
″レベルとなってセンスアンプ４１が活性化され、デー
タが読み出される。一方■ｌが最高電位の時は、前述の
ようにトランジスタＴ２、抵抗Ｒユ ＩＲ，によｊｌ）
Ｖｘ＞Ｖｚに保たれている。
外〆電位Ｖｌがメモリセルのデータにょシ放電され始め
ると、時刻ｔ３でφｌが″′１″レベルとなってトラン
ジスタＴ１がオンし、”１ １ ｖ。
ると、時刻ｔ３でφｌが″′１″レベルとなってトラン
ジスタＴ１がオンし、”１ １ ｖ。
は略同電位となる。こののち時刻ｔ４でφ１が”０″に
なるとｖ２はそのままの電位を保持するが、■１は放電
されてＶｌ＜Ｖｌとなシ、この時φ２が １ レベルと
なってセンスアンプ４１が活性化され、データが読み出
されるものである。
なるとｖ２はそのままの電位を保持するが、■１は放電
されてＶｌ＜Ｖｌとなシ、この時φ２が １ レベルと
なってセンスアンプ４１が活性化され、データが読み出
されるものである。
以上説明した如く本発明によれば、所定時間以前の列線
電位データと現在の列線電位を比較でき、このため列線
が充電方向か放電方向にあるかを検知することができる
ため、メモリセルのデータをすばやく検出でき、読み出
し速度が早くなる。また本発明はＲＯＭだけでなく、ス
タティックＲＡＭにも適用できる。ＲＡＭにおいては、
メモリセルが通常交差結合されたフリップフロップから
なるため、メモリセルからの読み出しデータは、Ｑとそ
の反転データである互が得られる。そしてこのＱ、Ｑが
センスアンプの一対の入力となる。よって第６図に示し
たようにＱ。
電位データと現在の列線電位を比較でき、このため列線
が充電方向か放電方向にあるかを検知することができる
ため、メモリセルのデータをすばやく検出でき、読み出
し速度が早くなる。また本発明はＲＯＭだけでなく、ス
タティックＲＡＭにも適用できる。ＲＡＭにおいては、
メモリセルが通常交差結合されたフリップフロップから
なるため、メモリセルからの読み出しデータは、Ｑとそ
の反転データである互が得られる。そしてこのＱ、Ｑが
センスアンプの一対の入力となる。よって第６図に示し
たようにＱ。
互が交差したところで新しくデータが読み出されること
になる。−力木発明を適用すれば、列線が充放電いずれ
の状態にあるかを判定するものであるから、従来のよう
にＱ、この交差点よシも前にデータを検出でき、またＱ
或いは司の一方のみを利用すればよい。即ち第５図のＶ
ｌの代わシにＱを用いれば゛よい。また本発明は、列線
が充電方向か放電方向か全検出し、メモリセルのデータ
ｔｌ−読み出すものであるため、メモＩＪ ｇ−量が増
大し、相対的に列線容量が増加し、列線の充放電速度が
遅くなっても、従来の比較電位が固定であるもののよう
に、列線の充放電時間に左右され遅くなるものではない
。
になる。−力木発明を適用すれば、列線が充放電いずれ
の状態にあるかを判定するものであるから、従来のよう
にＱ、この交差点よシも前にデータを検出でき、またＱ
或いは司の一方のみを利用すればよい。即ち第５図のＶ
ｌの代わシにＱを用いれば゛よい。また本発明は、列線
が充電方向か放電方向か全検出し、メモリセルのデータ
ｔｌ−読み出すものであるため、メモＩＪ ｇ−量が増
大し、相対的に列線容量が増加し、列線の充放電速度が
遅くなっても、従来の比較電位が固定であるもののよう
に、列線の充放電時間に左右され遅くなるものではない
。
第１図は従来の半導体メモリの構成図、第２図は同構成
の作用を示す波形図、第３図は本発明の一実施例の構成
図、第４図は同構成で用いる信号の波形図、第５図は同
構成を更に具体化′シた構成図、第６図は同構成におけ
る信号波形図、第７図は同構成で用いるラッチの変形例
を示す図、第８図、第９図は同構成の作用を示す波形図
である。 ４１・・・センスアンプ０．４２・・・ラッチ、Ｔｌ〜
Ｔ３．Ｔｌｌ〜Ｔ２１ ・・・トランジスタ、Ｒ１〜Ｒ
４・・・抵抗。 出願人代理人 弁理士 鈴 江 武 彦第′２図 ２０ｎｓ →日寺聞 第３図 φ２ 第４図 第５図 第６図 ２ 第７図 が
の作用を示す波形図、第３図は本発明の一実施例の構成
図、第４図は同構成で用いる信号の波形図、第５図は同
構成を更に具体化′シた構成図、第６図は同構成におけ
る信号波形図、第７図は同構成で用いるラッチの変形例
を示す図、第８図、第９図は同構成の作用を示す波形図
である。 ４１・・・センスアンプ０．４２・・・ラッチ、Ｔｌ〜
Ｔ３．Ｔｌｌ〜Ｔ２１ ・・・トランジスタ、Ｒ１〜Ｒ
４・・・抵抗。 出願人代理人 弁理士 鈴 江 武 彦第′２図 ２０ｎｓ →日寺聞 第３図 φ２ 第４図 第５図 第６図 ２ 第７図 が
Claims (2)
- （１） メモリセルと、このメモリセルからデータを受
ける列線と、この列線の電位と比較電位との電位差によ
ってデータを検出するセンスアンプと、前記比較電位を
所定時間だけ以前の列線電位と等しく設定する手段とを
具備したことを特徴とする半導体メモリ。 - （２）前記センスアンプは、前記手段によシ前記列線が
光電方向か放電方向かを検知することによシ、前記メモ
リセルの記憶データを読み取ることを特徴とする特許請
求の範囲第１項記載の半導体メモリ。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58056076A JPS59180891A (ja) | 1983-03-31 | 1983-03-31 | 半導体メモリ |
| DE8383106729T DE3381955D1 (de) | 1982-07-26 | 1983-07-08 | Halbleiterspeicheranlage mit datenuebertragungs- und erkennungsmitteln. |
| EP83106729A EP0100011B1 (en) | 1982-07-26 | 1983-07-08 | Semiconductor memory device having data transmission and detection means |
| US06/514,350 US4613957A (en) | 1982-07-26 | 1983-07-15 | Semiconductor memory device having a sense amplifier circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58056076A JPS59180891A (ja) | 1983-03-31 | 1983-03-31 | 半導体メモリ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS59180891A true JPS59180891A (ja) | 1984-10-15 |
Family
ID=13016988
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58056076A Pending JPS59180891A (ja) | 1982-07-26 | 1983-03-31 | 半導体メモリ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59180891A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61253700A (ja) * | 1985-05-02 | 1986-11-11 | Seiko Epson Corp | センス増幅回路 |
| JPS61255583A (ja) * | 1985-05-08 | 1986-11-13 | Seiko Epson Corp | センス増幅回路 |
| JPS6246489A (ja) * | 1985-08-23 | 1987-02-28 | Nippon Texas Instr Kk | ダイナミツク型差動増幅器 |
| JPS63104299A (ja) * | 1986-10-22 | 1988-05-09 | Mitsubishi Electric Corp | 半導体集積回路装置 |
| JPH0778490A (ja) * | 1993-09-08 | 1995-03-20 | Nec Corp | 半導体装置 |
-
1983
- 1983-03-31 JP JP58056076A patent/JPS59180891A/ja active Pending
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61253700A (ja) * | 1985-05-02 | 1986-11-11 | Seiko Epson Corp | センス増幅回路 |
| JPS61255583A (ja) * | 1985-05-08 | 1986-11-13 | Seiko Epson Corp | センス増幅回路 |
| JPS6246489A (ja) * | 1985-08-23 | 1987-02-28 | Nippon Texas Instr Kk | ダイナミツク型差動増幅器 |
| JPS63104299A (ja) * | 1986-10-22 | 1988-05-09 | Mitsubishi Electric Corp | 半導体集積回路装置 |
| JPH0778490A (ja) * | 1993-09-08 | 1995-03-20 | Nec Corp | 半導体装置 |
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