JP2985031B2 - 動的等速呼出記憶装置の操作法 - Google Patents

Description

【発明の詳細な説明】 【０００１】 【産業上の利用分野】本発明は、半導体集積回路、こと
に動的記憶セルを利用する等速呼出し記憶装置に関す
る。 【０００２】 【従来技術とその問題点】従来の動的等速呼出記憶装置
回路の動作は、クリステニアン（Ｃｈｒｉｓｔｅｎｅｏ
ｎ）を発明者とする米国特許第３，５８８，８４４号及
び同第３，５１４，７６５号とウォールストロム（Ｗａ
ｈｌｓｔｒｏｍ）を発明者とする米国特許第３，６９
９，５３７号とプレーブスティング（Ｐｒｏｅｂｓｔｉ
ｎｇ）等を発明者とする米国特許第３，９０２，０８２
号及び同第３，９６９，７０６号との各明細書に記載さ
れている。ウォールストロム及びプレーブスティングの
特許明細書に示してあるように、各記憶セルを接続した
各ビット線の差動電圧を検知するのにセンス増幅器を使
うのが普通である。記憶セルのビット線への接続により
このビット線の前回に生じた電圧を変え各ビット線の差
動電圧として所望のデータ状態が生ずる。しかしビット
線への記憶セルの接続により生ずるこのビット線の電圧
変化は極めてわずかで、このようなわずかな電圧変化の
検出は動的等速呼出記憶装置の構造に切実な問題を生じ
ている。又別の問題として電気的雑音が、ビット線によ
り接受され、この電気的雑音が記憶セルにより生ずる所
望の電圧オフセットをいつわるようになる。さらに集積
回路の製造公差により不つりあいのビット線が生じ記憶
セルの読出しの妨げになる。 【０００３】これ等の問題に応答して従来記憶装置の各
ビット線にダミー・セルを協働させることが行われてい
る。ダミー・セルは、与えられた電圧状態にプリチャー
ジ（ｐｒｅｃｈａｒｇｅ）され、各記憶サイクル中に各
対のビット線内の選択されてないビット線に接続され
る。しかし多数個のダミー・セルと共にその協働する回
路を設ける場合は、集積回路の寸法が増し回路がさらに
複雑になる。 【０００４】前記の問題のために、このような寸法でビ
ット線ごとのダミー・セルを必要としないように動作
し、これと同時に各記憶セルに記憶した電圧状態の信頼
性のある識別できる動的等速呼出記憶装置が必要とされ
ている。 【０００５】 【本発明による問題点の解決】本発明は次のステップで
動的等速呼出記憶装置を動作させる方法を提供するもの
である。第１のデータ状態に対応する高い電圧状態、又
は第２のデータ状態に対応する低い電圧状態を動的記憶
セルに記憶する。この記憶は、次いで１対のビット線を
中間の電圧状態にセットした後に、これ等のビット線の
一方に接続される。低電圧を記憶する記憶セルをビット
線に接続するときは、このビット線の電圧は低下する。
高電圧を記憶する記憶セルをビット線に接続するとき
は、このビット線の電圧は上昇する。一方のビット線の
電圧状態が、このビット線ヘの記憶セルの接続により変
えられているときは、対のビット線のうちの相手のビッ
ト線はセットされた中間の電圧状態に実質的に保たれ
る。記憶セルをビット線の一方に接続した後、最低の電
圧を持つビット線は低い電圧状態に駆動され、そして他
方のビット線は高い電圧状態に駆動される。記憶セルは
対応するビット線を低い電圧状態又は高い電圧状態に駆
動した後、対応ビット線から接続を切られる。この記憶
セルを対応ビット線から接続を切った後、各ビット線を
相互に接続し新たなサイクルの準備として中間の電圧状
態にする。 【０００６】 【実施例】本発明による動的等速呼出記憶装置を第１図
に例示してある。記憶装置１０にはアドレス線１２の群
を経て記憶アドレスを送る。アドレス線１２は、行デコ
ーダ１４のような複数個の各行デコーダに設けてある。
各アドレス線１２は、デコーダ１６，１７のような複数
の各列デコーダに接続されている。選択された行線に対
するアドレスビットは、記憶サイクル中に各線１２を経
て１度に並列に供給される。又選択された列に対するア
ドレスビットは、記憶サイクル中に各線を経て遅れて供
給される。このことは第２図に示したアドレス波形Ａ_ｏ
〜Ａ_ｎにより例示してある。 【０００７】行アドレスビットは、デコーダ１４のよう
な行デコーダを選択し、行線１８を起動させる。行線１
８は、アクセス・トランジスタ２４及び記憶コンデンサ
２６を備えた動的記憶セル２２に接続してある。アクセ
ス・トランジスタ２４のゲート端子は行線１８に接続さ
れ、アクセス・トランジスタ２４のソース端子は記憶コ
ンデンサ２６の第１の端子に接続されている。記憶コン
デンサ２６の残りの端子は、接地接続部（ｎｏｄｅ）２
８に接続されている。アクセス・トランジスタ２４のド
レイン端子は、ビット線３０に接続されている。 【０００８】行線２０は、行デコーダ２１によりチャー
ジ（ｃｈａｒｇｅ）され、動的記憶セル３２に接続され
ている。動的記憶セル３２は、アクセス・トランジスタ
３４及び記憶コンデンサ３６を備えている。アクセス・
トランジスタ３４のゲート端子は線２０に接続され、そ
のソース端子は記憶コンデンサ３６の第１の端子に接続
されている。記憶コンデンサ３６の残りの端子は、接地
接続部２８に接続されている。アクセス・トランジスタ
３４のドレイン端子は、ビット線３８に接続されてい
る。 【０００９】行線１８を高電圧状態に駆動するときは、
対応するアクセス・トランジスタ２４が起動させられ、
ビット線３０及び記憶コンデンサ２６間に導電性径路が
形成される。行デコーダにより選択された行線の電圧
は、第２図に示したタイミング信号４０により例示して
ある。センス増幅器４４は、ラッチ接続部４６を経て伝
送されるラッチ信号に応答して起動させられる。ラッチ
信号Ｌは、第２図に波形４８として例示してある。 【００１０】記憶装置１０は、トランジスタ５０，５２
を持つ平衡回路を備えている。トランジスタ５０のソー
ス端子及びドレイン端子は、ビット線３０及びラッチ接
続部４６の間に接続され、そしてトランジスタ５２のソ
ース端子及びドレイン端子は、ビット線３８及びラッチ
接続部４６間に接続されている。各トランジスタ５０，
５２のゲート端子は、平衡信号Ｅを受ける接続部５４に
接続されている。平衡信号Ｅは、第２図に波形５６とし
て例示してある。平衡信号Ｅが高い電圧状態にセットさ
れるときは、各トランジスタ５０，５２はターンオンさ
れ、各ビット線３０，３８を接続部４６に接続する。 【００１１】プルアップ回路６０は、線６２を経てビッ
ト線３０に接続されている。プルアップ回路６０は、第
２図にそれぞれ波形６３，６４，６６として例示したプ
リチャージ信号せ、Ｐ_０、Ｐ_１に応答して動作する。同
様なプルアップ回路６８は、ビット線３８に線７０を経
て接続されている。各プルアップ回路６０，６８は、対
応するビット線の電圧が前もつてセットされた電圧レベ
ルより高いときを検出し、プリチャージ信号を受け取る
ときは、後述のようにビット線を供給電圧まで引き上げ
る。 【００１２】各ビット線には、各記憶セル内に又これ等
の記憶セルからデータ状態を送る列トランジスタを設け
てある。列トランジスタ７４のソース端子及びドレイン
端子は、ビット線３０及び入出力線７６の間に接続され
ている。列トランジスタ７４のゲート端子は、列デコー
ダ１６に接続されている。同様に列トランジスタ８０の
ドレイン端子及びソース端子は、ビット線３８及び入出
力線８２の間に接続されている。列トランジスタ８０の
ゲート端子は、列デコーダ１６と同様に同じ列アドレス
信号に応答する列デコーダ１７に接続されている。各列
デコーダ１６，１７は、アドレス線１２を経て受け取る
列アドレスビットに応答して、選択された列トランジス
タを起動させ、アドレス指定した記憶セルに又この記憶
セルからデータ状態を伝送する。 【００１３】入出力線７６，８２は、各記憶セル内に書
込まれ又これ等の記憶セルから読出されるデータ状態を
伝送する作用をする入出力回路８４に接続されている。
データ作用は、外部の回路からデータ入力端子８６を経
て受け取られ、外部回路にデータ出力端子８７を経て伝
送される。 【００１４】次に本発明による動的等速呼出記憶装置１
０の動作を第１図、第２図、第３図及び第４図について
述べる。この回路は５．０Ｖの電源により動作するもの
とする。記憶サイクルは、行アドレスストローブ（ＲＡ
Ｓ）信号９０により開始される。ＲＡＳ信号９０は高レ
ベルから低レベルに推移する際に起動状態になる。行ア
ドレスビットは、行でこーだ１４に波形９２ａにより示
すように供給される。行アドレスビットは、ＲＡＳ信号
が起動状態になる直後に受け取られる。行デコーダ１４
は、行使用可能信号４０を選択された行線に送る。 【００１５】行使用可能信号４０が５Ｖのレベルになる
ときは、記憶セル２２内のアクセス・トランジスタ２４
は導通状態になり、記憶コンデンサ２６をビット線３０
に接続する。ビット線３０，３８は、波形９６により示
すように、約２．０Ｖの電圧レベルに前もつて平衡させ
てある。記憶コンデンサ２６が、前もつて５．０Ｖの記
憶されたレベルに帯電していれば、ビット線３０は、記
憶コンデンサ２６とビット線３０との間の電荷共用のた
めに第２図の波形９６ａにより示すように約２．３Ｖに
駆動される。しかし記憶コンデンサ２６が前もつて地電
位に放電されていれば、ビット線３０は波形９６ｂによ
り示すように約１．８Ｖになる。 【００１６】記憶セル２２をビット線３０に接続した
後、波形４８として示したラッチ信号Ｌは地電位にな
る。センス増幅器４４は、これに接続され低い方の電圧
にある一方のビット線を地電位にすることによりラッチ
信号に応答する。コンデンサ２６が前もつて放電されて
いれば、ビット線３０の電圧は、この電圧を地電位にし
た場合に波形９６ｂで示したようになる。しかし記憶コ
ンデンサ２６が波形９６ａで示すように記憶された高い
電圧レベルに帯電していれば、ビット線３０は、センス
増幅器４４の動作により影響を受けない。しかしビット
線３０が波形９６ａにより示した電圧に上昇していれ
ば、ビット線３０は波形９８として示したビット線３８
の電圧を越え、ビット線３８は波形９８ａにより示すよ
うに地電位になる。しかしビット線３０の電圧を記憶コ
ンデンサ２６により引き下げてあれば、ビット線３８の
平衡電圧はセンス増幅器４４により影響を受けない。こ
の状態は波形９８ｂで示してある。 【００１７】センス増幅器４４がビット線の一方を地電
位に引き下げた後、又プリチャージ信号Ｐによりプルア
ップ回路６０，６８をプリチャージした後、プリチャー
ジ信号Ｐ_０、Ｐ_１が受け取られ、プルアップ回路６０，
６８を起動させる。各プルアップ回路６０，６８は、各
ビット線のうちのどの１つのビット線の電圧が前もつて
セットされた電圧より高いかを検出する。ビット線の１
つは地電位になり、他方のビット線は、平衡電圧になる
か又は高電圧を記憶した記憶コンデンサに接続すること
により生ずる上昇気圧になる。高電圧を持つビット線
は、供給電圧まで引き上げられる。記憶セルからたかい
電荷を受け取ったビット線に対し、この状態は波形９６
ａにより示してある。平衡電圧にあつたビット線に対し
ては波形９８ｂにより示してある。このときにはビット
線に接続してある記憶コンデンサは、そのもとの電圧に
もどつている。 【００１８】ビット線の一方を供給電圧に駆動し他方の
ビット線を地電位にしたときに、列トランジスタ７４，
８０はターンオンされ、各ビット線３０，３８をそれぞ
れ入出力線７６，８２に接続する。各ビット線の電圧状
態は、各入出力線を経て入出力回路８４に伝送される。
入出力回路８４は、入出力線７６，８２間の差動電圧を
検出するようにセンス増幅器を備えている。入出力回路
内のセンス増幅器は、記憶セル内に記憶される電圧状態
を測定し、この電圧状態をデータ出力線８７を経て伝送
する。 【００１９】ビット線の一方を地電位にし、他方のビッ
ト線を供給電圧にした後、記憶セル内のデータ状態はふ
たたび記憶される。そして行線１８は地電位にもどり、
記憶コンデンサの電荷を分離する。次いでこれ等のビッ
ト線は浮遊状態にさせられる。次いで平衡信号５６を、
各トランジスタ５０，５２のゲート端子に加え、各トラ
ンジスタ５０，５２を導通させ、ビット線３０をビット
線３８にラッチ接続部４６を経て接続する。この接続に
より電荷を各ビット線に共用し、これ等のビット線が平
衡させられて、供給電圧及び地電位間のほぼ中間の電圧
になる。このことは波形９６，９８の両方で示してあ
る。この場合各波形９６，９８は、２Ｖの平衡電圧にも
どる。 【００２０】第１図に示したセンス増幅器４４に対する
代表的回路を第３図に例示してある。パス・トランジス
タ１０４のソース端子及びドレイン端子は、ビット線３
０及び接続部１０６の間に接続されている。第２のパス
・トランジスタ１０８はソース端子及びドレイン端子
は、ビット線３８及び接続部１１０の間に接続されてい
る。両トランジスタ１０４，１０８のゲート端子は、供
給電圧Ｖ_ｃｃのような高電圧源に接続されている。各ト
ランジスタ１０４，１０８はつねに導通しており、抵抗
器として作用する。トランジスタ１１２のドレイン端子
は接続部１０６に接続され、ソース端子は接続部４６に
接続され、ゲート端子は接続部１０６に接続されてい
る。 【００２１】センス増幅器の動作は、記憶セルがビット
線の一方、すなわち線３０又は線３８に接続された後
に、生ずる。ビット線の一方は、この場合他方のビット
線より高い電圧になる。たとえばビット線３０が高い方
の電圧になるものとする。ラッチ信号Ｌ（図２に波形４
８として示す）により接続部４６を徐徐に地電位にする
ときは、トランジスタ１１４のゲートからソースへのバ
イアスが、トランジスタ１１２のゲートからソースへの
バイアスより大きいから、トランジスタ１１４の方が、
トランジスタ１１２より前にターンオンされる。トラン
ジスタ１１４が導通するときは、接続部１１０はトラン
ジスタ１１４を経てラッチ接続部４６にディスチャージ
（ｄｉｓｃｈａｒｇｅ）される。接続部１１０がディス
チャージされるときは、トランジスタ１１２のゲートバ
イアスが低下して、トランジスタ１１２が導通状態にな
らないようにされる。ラッチ信号が地電位まで引き下げ
られるときは、トランジスタ１１４は、導通状態を継続
する。なぜならば、ビット線３０及び接続部１０６が前
回の高い電荷状態のままになつているからである。接続
部１１０がディスチャージされるとトランジスタ１０８
の導通によりビット３８をディスチャージする。すなわ
ちラッチ信号が全く地電位になつた後ビット線３８も又
地電位になる。 【００２２】記憶セルをビット線の一方に接続した後線
３８が高い方の電圧になれば、トランジスタ１１２は導
通状態になり、接続部１０６をディスチャージしビット
線を地電位にする。 【００２３】プルアップ回路６０，６８の回路図を第４
図に例示してある。トランジスタ１２０のドレイン端子
はＶ_ｃｃ電源に接続され、ソース端子は接続部１２２に
接続され、ゲート端子はプリチャージ信号Ｐを受け取る
ように接続されている。トランジスタ１２４のドレイン
端子は接続部１２２に接続され、ソース端子はビット線
３０に接続され、ゲート端子はプリチャージ信号Ｐ_０を
受け取るように接続されている。 【００２４】トランジスタ１２６のドレイン端子はプリ
チャージ信号Ｐ_１を受け取るように接続され、ゲート端
子は接続部１２２に接続され、ソース端子はトランジス
タ１２８のゲート端子に接続されている。トランジスタ
１２８のドレイン端子はＶ_ｃｃ電源に接続され、ソース
端子はビット線３０に接続されている。 【００２５】プリチャージ信号Ｐを受け取るときは、ト
ランジスタ１２０が導通状態になり接続部１２２を高い
電圧状態にプリチャージする。プリチャージ信号が低い
電圧レベルにもどると、接続部１２２は高い電圧状態で
浮動状態のままになる。プリチャージ信号Ｐ_０が約２Ｖ
になると、ビット線３０が十分に低い電圧状態にあれば
トランジスタ１２４が導通状態になり、トランジスタ１
２４のゲート端子及びソース端子の間に少くとも１のト
ランジスタしきい値電圧が存在する。トランジスタ１２
４が導通すると、接続部１２２はビット線３０にディス
チャージされる。 【００２６】しかしビット線の電荷が十分に高くトラン
ジスタ１２４のゲート端子及びソース端子間に１以下の
トランジスタしきい値電圧がある場合には、トランジス
タ１２４はプリチャージ信号Ｐ_０により導通状態になら
ないで接続部１２２を高い電圧レベルで浮動状態のまま
に残す。次いでＰ信号は、トランジスタ１２６のドレイ
ン端子に加えられる。接続部１２２が高い電圧にある
と、トランジスタ１２６が導通し、トランジスタ１２６
のソースはＶ_ｃｃ以上の信号Ｐ_１に追従する。このこと
は、トランジスタ１２６のチャネルキャパシタンスによ
り接続部１２２を高電圧レベルヘブートストラップす
る。トランジスタ１２８のゲート端子に加えられるブー
トストラップされたプリチャージ信号Ｐ_１の全電圧レベ
ルによつて、全供給電圧Ｖ_ｃｃはビット線３０に加えら
れることにより、ビット線をＶ_ｃｃの電圧状態にする。
すなわちビット線３０の電圧が前もつてセットされたレ
ベル以上であるときは、ビット線はプリチャージ回路６
０の動作により供給電圧に上昇するが、ビット線３０の
電圧が前もつてセットされたレベルより低ければ、プリ
チャージ回路６０はビット線３０に影響を及ぼさない。 【００２７】 【本発明の効果】要するに本発明は、各ビット線に記憶
セルを接続する前に、各ビット線を供給電圧の約半分に
平衡させる動的等速呼出記憶装置にある。センス増幅器
は、記憶コンデンサをビット線の一方に接続することに
より生ずるビット線の電圧差を検出し、低い方の電圧を
持つビット線を地電位にする。プルアップ回路は、高い
方の電圧を持つビット線を高電圧にする。電圧状態を入
出力線を経て移した後に、又記憶セルを分離した後に、
各ビット線を浮動状態にしラッチ接続部を経て相互に接
続し、これ等のビット線をこれ等のビット線間の電荷転
送によつて平衡電圧にもどすようにする。 【００２８】プルアップ回路の作用効果についてより具
体的に説明すると、各プルアップ回路（６０，６８）は
それに接続されたビット線上の電圧を検出し次の２種の
作用の一方をする。すなわち接続されたビット線上の電
圧が予め定めたレベルより高いときには、そのビット線
上の電圧を供給電圧Ｖ_ｃｃに引上げる。一方、接続され
たビット線上の電圧が予め定めたレベルより低いときに
は、そのビット線上の電圧に対して作用しない。プルア
ップ回路は、入力／出力回路中のセンス増幅器により検
知するために充分な電位差をビット線間に提供すること
に加えて、読出しサイクルの最後に記憶コンデンサに最
大の電圧を書込むために適当なビット線をＶ_ｃｃに引上
げるという重要な作用をする。このプルアップ回路の作
用は第４図に示したトランジスタにより得られる。第１
のプリチャージ信号Ｐがトランジスタ１２０に供給さ
れ、このトランジスタが導通状態となる。プリチャージ
接続部１２２が高電圧状態となる。次に第１のプリチャ
ージ信号が取除かれ、プリチャージ接続部１２２が浮遊
状態となる。次に第２のプリチャージ信号Ｐ_０がトラン
ジスタ１２４に供給され、ビット線３０が低電圧状態で
あれば、トランジスタ１２４が導通状態となりプリチャ
ージ接続部１２２はビット線に放電し、従ってプルアッ
プ回路はビット線上の電圧に作用しない。しかしビット
線３０が高電圧状態であれば、トランジスタ１２４は第
２のプリチャージ信号によつても導通状態とならない。
次に第３のプリチャージ信号Ｐ_１がトランジスタ１２６
に供給される。プリチャージ接続部１２２は浮遊状態で
あるので、第３のプリチャージ信号Ｐ_１はプリチャージ
接続部１２２をブートストラップすることができ、こう
して第３のプリチャージ信号Ｐ_１の全電圧レベルがトラ
ンジスタ１２６を経てトランジスタ１２８のゲート端子
に印加される。従って全供給電圧Ｖ_ｃｃがビット線３０
に印加され、ビット線上の電圧がＶ_ｃｃに引上げられ
る。このプルアップ回路は実質的にビット線を高電圧状
態に充電するために充分な電荷だけを必要とする。すな
わちこのプルアップ回路においてはＶ_ｃｃと接地との間
の直接の電流径路はどの時点においてもない。このプル
アップ回路はビット線を直接にオフ状態とする作用をす
る。そして両ビット線のいずれをＶ_ｃｃに引上げるかを
定めるために両ビット線間の電位差を検知する必要がな
い。このことによつて、プルアップ回路を、センス増幅
器の位置する両ビット線間ではなく、ビット線の終端部
に位置させることが可能となる。プルアップ回路をビッ
ト線の終端部に位置させることにより、メモリアクセス
時間を短縮することがでるという効果が得られる。ビッ
ト線の終端部すなわちプルアップ回路の近くに接続され
る入力／出力回路が、プルアップ電圧がビット線を伝わ
って伝播してくるのを待つ必要がなくなるからである
（ビット線は比較的高い容量をもつのでその一端に印加
された電圧パルスが他端に到達するには相当の遅延が生
じる）。すなわち全ビット線間電位差が入力／出力回路
に印加され、従ってプルアップ回路がイネーブル状態と
なるとその後直ちに人力／出力回路がイネーブル状態と
なることができるので、高速化が可能となるのである。 【００２９】本発明の１実施例を添付図面に例示し詳細
に述べたが、本発明が前記した実施例には限らないで本
発明の範囲を逸脱しないで種種の変化変型を行うことが
できるのはもちろんである。

【図面の簡単な説明】 【図１】本発明による動的等速呼出記憶装置の１実施例
の回路図である。 【図２】図１に例示した動的等速呼出記憶装置に生ずる
種種の信号のタイミング線図である。 【図３】図１に示したセンス増幅器の回路図である。 【図４】図１に示したプルアップ（ｐｕｌｌ−ｕｐ）回
路の回路図である。 【符号の説明】 １０ 記憶装置 ２２，３２ 動的記憶セル ３０，３８ ビット線 ４４ センス増幅器 ６０，６８ プルアップ回路 ８４ 入出力回路

───────────────────────────────────────────────────── フロントページの続き (72)発明者 プレブステイング，ラバト、ジエイ アメリカ合衆国テクサス州75248、ダラ ス、 ハーヴイスト・グレン 6623番 (56)参考文献 特開 昭54−101228（ＪＰ，Ａ) 特開 昭55−70990（ＪＰ，Ａ) 特開 昭54−101229（ＪＰ，Ａ) 特開 昭53−544430（ＪＰ，Ａ) 特開 昭53−128940（ＪＰ，Ａ)

Claims (1)

1. (57)【特許請求の範囲】 １．（イ）第１のデータ状態に対応する第１の電圧状態
   及び第２のデータ状態に対応する第２の電圧状態を動的
   記憶セル内に記憶する段階と、 （ロ）１対のビット線を第３の電圧状態にセットした後
   に、このビット線の一方に前記動的記憶セルを接続し
   て、前記記憶セル内に前記第１の電圧状態が記憶されて
   いるときは、前記記憶セルに接続されたビット線を第４
   の電圧状態に駆動し、又は前記記憶セル内に前記第２の
   電圧状態が記憶されているときは、前記記憶セルに接続
   されたビット線を第５の電圧状態に駆動するが、前記対
   のビット線の他方のビット線を前記第３の電圧状態に維
   持する段階と、（ハ）感知動作時に 前記両ビット線に接続されているセ
   ンス増幅器において前記両ビット線間の相対的な電圧状
   態の差を感知して、前記両ビット線のうち低い方の電圧
   を持つビット線をより低い電圧状態に駆動する段階と、（ニ） 前記ビット線のうちの高い電圧を持つ他方のビッ
   ト線をより高い電圧状態に駆動する段階と、（ホ） 前記記憶セルを、前記対応するビット線から接続
   を切って、前記各ビット線を浮動状態にする段階と、（ヘ） 前記両ビット線を、前記センス増幅器の浮動状態
   にあるラッチ接続部を介して互いに接続し、前記両ビッ
   ト線の電圧を前記第３の電圧状態に平衡するようにする
   段階と、 を包含する、ダミー・セルをもたない動的等速呼出記憶
   装置の操作法。