KR930005639B1 - 다이나믹형 반도체기억장치 - Google Patents

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KR930005639B1 KR1019890003189A KR890003189A KR930005639B1 KR 930005639 B1 KR930005639 B1 KR 930005639B1 KR 1019890003189 A KR1019890003189 A KR 1019890003189A KR 890003189 A KR890003189 A KR 890003189A KR 930005639 B1 KR930005639 B1 KR 930005639B1
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가부시키가이샤 도시바
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Abstract

내용 없음.

Description

다이나믹형 반도체기억장치
제1도는 본 발명의 1실시예에 따른 다이나믹형 RAM의 주요부 구성을 나타낸 회로도.
제2도는 제1도에 도시된 진폭제한회로의 구체적인 구성을 나타낸 회로도.
제3도 및 제4도는 제2도에 도시된 전압비교기의 구체적인 구성예를 나타낸 회로도.
제5도는 제2도에 도시된 전압설정회로의 출력특성을 나타낸 그래프.
제6도는 본 발명의 1실시예에 따른 다이나믹형 RAM의 동작을 설명하기 위한 타이밍 차트.
제7도는 본 발명의 다른 실시예에 따른 다이나믹형 RAM에 사용되는 타이머회로의 구성예를 나타낸 회로도.
제8도는 제7도에 도시된 타이머회로를 포함한 본 발명의 실시예에 따른 다이나믹형 RAM의 동작을 설명하기 위한 타이밍챠트.
제9도는 제7도에 도시된 타이머회로를 포함한 본 발명의 실시예에 따른 다이나믹형 RAM에 대한 소비전력과 사이클타임(cycle time)의 관계를 나타낸 그래프.
제10도 및 제11도는 전압발생회로의 다른 구성예를 나타낸 회로도이다.
* 도면의 주요부분에 대한 부호의 설명
1 : 메모리 어레이 2 : NMOS감지증폭기
3 : PMOS감지증폭기 4 : 이퀄라이저회로
5 : 비트선 활성화회로 6 : 선층전전압 발생회로
7 : 진폭제한회로 10 : 타이머회로
11 : 시정수회로 12 : 인버터
13 : 노아게이트 71 : 전압발생회로
72,75 : 전압비교기 73,76 : 오아게이트
74 : 낸드게이트 75 : 앤드게이트
BL,
Figure kpo00001
: 비트선 WL : 워드선
DWL : 더미워드선 MS : 메모리셀
DM : 더미메모리셀
Figure kpo00002
,øL,øN,øP: 클럭신호
CSL : 열선택신호선 I/O,
Figure kpo00003
: 입출력선
[산업상의 이용분야]
본 발명은 MOS(Metal Oxide Semiconductor)다이나믹형 반도체기억장치에 관한 것으로, 특히 (1/2)Vcc선충전(pre-charge) 방식을 이용하는 다이나믹형 RAM(Random Access Memory)에 관한 것이다.
[종래의 기술 및 그 문제점]
고밀도의 다이나믹형 RAM을 실현함에 있어서, 고속화와 더불어 소비전력을 작게 억제시키는 것이 중요한 요점으로 되고 있는 바, 이와 같은 고밀도의 다이나믹형 RAM에서는 능동(active)상태시 다수의 비트선쌍이 동시에 충방전되게 된다.
그런데, 최근의 고밀도 다이나믹형 RAM에서는 동시에 충방전하게 되는 비트선쌍의 수가 수100∼수1000에 이르기 때문에 전체의 소비전력중 비트선의 충방전 전류가 50% 이상을 차지하고 있는 바, 일반적으로 그 비트선 충방전전류를 낮게 억제하기 위해서는 비트선을 전원전압(Vcc)의 1/2로 선충전시키는 (1/2)Vcc 선충전방식이 채용되고 있다. 또, 다이나믹형 RAM에서의 비트선 충방전전류를 억제시키기 위해 메모리 어레이를 복수의 서브셀어레이(sub-cell array)로 분할해서 서브셀 어레이마다 충방전시키는 방식도 일반적으로 이용되고 있는데, 이러한 서브셀 어레이마다 충방전시키는 방식은 칩크기의 증대를 초래하기 때문에 이용상 한계가 있었다.
한편, 엠. 타카다(M. Takada) 등에 의해 다이나믹형 RAM에서의 비트선 충방전전류의 절감과 미세화된 MOS트랜지스터의 신뢰성 보증의 의미를 포함하여 비트선의 충전레벨을 전원전압(Vcc) 보다 낮은 값으로 설정해주는 리미터회로를 내장시킨 방식이 제안되고 있는 바(IEEE JOURNAL OF SOLID-STATE CIRCUITS, VOL. SC-21, NO. 5, 1986년 10월), 이러한 리미터회로의 내장방식에서는 외부전원전압(Vcc) 대신에 그보다 낮은 내부전압(VBLS)을 사용해서 비트선 선충전전압을 (1/2)Vcc 보다 낮은 (1/2)VBLS로 설정해 주고 있다.
그러나, 이 방식에는 다음과 같은 결점이 있다.
첫째, 선충전전압이 (1/2)Vcc 보다 낮아지게 되기 때문에, 즉 비트선 충방전의 동작 중심이 낮아지게 되기 때문에 비트선 감지증폭기의 동작마진이 저하되는 바, 통상적으로 다이나믹형 RAM의 비트선 감지증폭기는 2개의 P챈널 MOS트랜지스터로 이루어진 플립플롭으로 구성되어 하이레벨측의 신호증폭을 담당하는 PMOS감지증폭기와, 2개의 NMOS트랜지스터로 이루어진 플립플롭으로 구성되어 로우레벨측의 신호증폭을 담당하는 NMOS감지증폭기를 1조(組)로 해서 구성된다.
이러한 비트선 감지증폭기에서 선충전전압이 (1/2)Vcc 보다 낮은 값으로 설정되게 되면, 이들 감지증폭기의 게이트ㆍ소오스전압이 낮아지게 되고, 특히 로우레벨측의 신호증폭을 담당하는 NMOS감지증폭기의 동작마진이 저하되는 점은 신뢰성상의 문제로 된다.
둘째, 내부전압(VBLS)이 고정적으로 전원으로서 사용되면, 외부전원전아(Vcc) 단자에 고전압을 인가해서 다이나믹형 RAM의 신뢰성을 시험하는 강제 가속시험이 불가능하게 되고, 또 내부전압(VBLS)은 외부전원전압(Vcc) 대신에 하이레벨전압으로 사용되기 때문에 이러한 전압을 안정하게 출력하기 위해서는 복잡한 회로구성이 필요하게 된다는 결점도 있다.
[발명의 목적]
본 발명은 상기한 점을 감안하여 발명된 것으로, 동작마진을 저하시키지 않으면서 비트선의 충방전진폭을 제한해서 소비전력을 줄일 수 있고, 외부전원전압단자에 고전압을 인가해서 가속시험을 수행할 수 있도록 된 (1/2)Vcc 선충전방식의 다이나믹형 반도체기억장치를 제공함에 그 목적이 있다.
[발명의 구성]
상기 목적을 달성하기 위한 본 발명의 1실시예에 관한 다이나믹형 반도체기억장치는, (1/2)Vcc 선충전방식의 다이나믹형 RAM에 있어서, 비트선충방전 동작의 중심을 (1/2)Vcc로 유지시키면서 비트선쌍 중 비트선 감지증폭기에 의해 충전되어 하이레벨로 되는 측의 충전진폭과 비트선 감지증폭기에 의해 방전되어 로우레벨로 되는 측의 방전진폭을 동일하게 하면서 전원전압의 1/2보다 작은 값으로 제한하는 진폭제한회로가 설치된 것을 특징으로 한다.
또, 본 발명의 다른 실시예에 따른 다이나믹형 반도체기억장치는, (1/2)Vcc선충전방식의 다이나믹형 RAM에 있어서, 비트선충방전 동작의 중심을 (1/2)Vcc로 유지시키면서 비트선쌍 중 비트선 감지증폭기에 의해 충전되어 하이레벨로 되는 측의 충전진폭과 비트선 감지증폭기에 의해 방전되어 로우레벨로 되는 측의 방전진폭을 동일하게 하면서 전원전압의 1/2보다 작은 값으로 제한하는 진폭제한회로를 구비함과 더불어,
Figure kpo00004
능동기간이 개시되는 시점으로부터 소정 시간 경과 후에 상기 진폭제한회로의 기능을 해제시키는 타이머회로를 구비해서 구성된 것을 그 특징으로 한다.
[작용]
상기와 같이 구성된 본 발명에 따른 다이나믹형 반도체기억장치는, 비트선 선충전전압이 (1/2)Vcc로 확보되면서 데이터를 독출하는 경우에는 하이레벨측 비트선의 전압이 (1/2)Vcc+ΔV로, 로우레벨측 비트선의 전압이 (1/2)Vcc-ΔV로 각각 진폭제한된다. 따라서, 외부전원전압에 대신하는 안정된 내부전원전압을 발생시킬 이유가 없게 되므로 복잡한 회로구성이 필요하지 않게 되고, 또 비트선 선충전전압은 종래 일반적인 다이나믹형 반도체기억장치와 마찬가지로 (1/2)Vcc로 되므로 비트선 감지증폭기의 동작마진이 저하되는 것도 없게 된다.
또한 본 발명의 다이나믹형 반도체기억장치에 타이머회로가 구비되면, 다이나믹형 RAM의 동작사이클의 장단(長短)에 따라 진폭제한회로의 기능을 제어할 수 있게 되므로 다이나믹형 RAM의 소비전력이 문제로 되지 않는 긴 사이클인 경우에는 진폭제한회로의 기능을 해제시켜 비트선을 Vcc로 부터 Vss까지 풀스윙(full swing)시킬 수 있고, 이 경우에는 고전압인가에 의한 강제가속시험을 수행할 수 있게 된다.
[실시예]
이하, 예시도면을 참조해서 본 발명에 따른 실시예를 상세히 설명한다.
제1도는 본 발명의 1실시예에 따른 다이나믹형 RAM의 주요구성을 나타낸 것으로, 메모리 어레이(1)가 복수쌍의 비트선과, 이 복수쌍의 비트선과 교차해서 설치되는 복수개의 워드선 및, 이들 비트선쌍과 워드선의 각 교차위치에 배치되면서 1개의 MOS트랜지스터와 1개의 캐패시터로 이루어진 다이나믹형 메모리셀로 구성된다. 상기 제1도에서는 열선택신호(CSL ; CSL1, CSL2)에 의해 선택되는 2쌍의 비트선(BL,
Figure kpo00005
; BL1,
Figure kpo00006
1; BL2,
Figure kpo00007
2)과 1개씩의 워드선(WL)과 더미(dummy) 워드선(DWL) 및, 상기 비트선쌍(BL,
Figure kpo00008
)과, 워드선(WL) 및 더미워드선(DWL)의 교점위치에 배치되는 메모리셀(MS) 및 더미메모리셀(DM)만이 도시되어 있다.
그리고, 대용량 다이나믹형 RAM에서 메모리 어레이(1)는 통상 복수의 서브셀어레이로 분할되어 배치되는 바, 제1도에 도시된 메모리 어레이(1)는 상기 다이나믹형 RAM에 포함된 1개의 서브셀어레이를 나타낸다. 또 각, 비트선쌍(BL, BL) 일단에는 비트선 감지증폭기로서 1조의 NMOS감지증폭기(2)와 PMOS감지증폭기(3)가 설치되어 있는 바, 그중 NMOS감지증폭기(2)는 2개의 NMOS트랜지스터(QN1, QN2)로 구성되는 플립플롭이고, PMOS감지증폭기(3)는 2개의 P챈널 MOS트랜지스터(QP1, QP2)로 구성되는 플립플롭이다.
그리고, 상기 NMOS감지증폭기(2)와 PMOS감지증폭기(3)의 공통소오스노드(node)(
Figure kpo00009
, SAP)가 비트선 활성화회로(5 ; 비트선 선충전회로)에 접속되어 있는 바, 이 비트선 활성화회로(5)는 NMOS감지증폭기(2)의 공통소오스노드(
Figure kpo00010
)를 능동상태시에 접지전위(Vss)에 접속시키는 NMOS 트랜지스터(QN8)와, PMOS감지증폭기(3)의 공통소오스노드(SAP)를 능동상태시에 전원전압(Vcc)에 접속시키는 P챈널 MOS트랜지스터(QP3)로 구성되어 있다.
상기 각 비트선쌍(BL,
Figure kpo00011
)에는 각 비트선쌍(BL,
Figure kpo00012
)을 동일한 전위로 선충전시키기 위한 이퀄라이저회로(4)가 설치되어 있는 바, 이 이퀄라이저회로(4)는 비트선쌍(BL,
Figure kpo00013
)사이를 단락시키기 위한 NMOS트랜지스터(QN3)와, 상기 비트선상(BL,
Figure kpo00014
)으로 각각 선충전전압(VBL)을 공급하기 위한 n챈널 MOS트랜지스터(QN4, QN5)로 구성되어 있다. 또, 비트선쌍(BL,
Figure kpo00015
)은 열선택신호(CSL)에 의해 제어되는 전송게이트로서의 n챈널 MOS트랜지스터(QN6, QN7)를 매개로 입출력선(I/O,
Figure kpo00016
)에 접속되어 있다. 그리고, 선충전전압 발생회로(6)는 전원전압(Vcc)과 접지전위(Vss) 사이에 동일한 저항값을 갖는 2개의 저항(R3, R4)을 직렬로 접속해서 구성되어 있으면서, 이 선충전전압 발생회로(6)는 선충전전압 VBL=(1/2)Vcc를 발생시키게 되는 한편, 이 선충전전압 발생회로(6)의 출력은 클럭신호(
Figure kpo00017
)에 의해 제어되는 이퀄라이저회로(4)를 통해 비트선쌍(BL,
Figure kpo00018
)에 공급된다. 이에 따라 상기 선충전 전압발생회로(6)와 각 비트선쌍(BL,
Figure kpo00019
)마다 설치된 이퀄라이저회로(4)에 의해 비트선 선충전회로가 구성되게 된다.
또, 상기 선충전전압 발생회로(6)와 비트선 활성화회로(5) 사이에는 진폭제한 회로(7)가 설치되어 있는 바, 이 진폭제한회로(7)는 능동사이클에서 비트선 감지증폭기의 비트선 활성화회로(5)를 구동시키기 위한 구동회로이면서 비트선쌍의 충방전진폭을 일정한 값으로 제한하기 위한 것이다. 즉, 이 진폭제한회로(7)는 비트선 활성화회로(5)를 제어함으로써 비트선 감지증폭기에 의해 충방전되는 비트선쌍(BL,
Figure kpo00020
)의 하이레벨측 전위진폭과 로우레벨측 전위진폭을 동일하면서 (1/2)Vcc 보다 작은 값으로 설정하는 기능을 갖게 된다. 여기서, 본 실시예에 따른 진폭제한 회로(7)는 제2도에 도시된 바와 같이 구성되어 있다.
즉, 제2도는 제1도에 도시된 진폭제한회로(7)의 구체적인 구성예를 도시해 놓은 것으로, 진폭제한회로(7)를 구성하는 전압발생회로(71)는 선충전전압 발생회로(6)의 출력인 선충전전압(VBL)을 기준전압으로 이용해서, 그 선충전전압(VBL) 보다 일정치만큼 높은 하이레벨측의 상한전압(V1)과 상기 선충전전압(VBL) 보다 일정치만큼 낮은 로우레벨측의 하한전압(V2)을 출력하는 회로로서, 구체적으로 설명하면, 이 전압발생회로(71)는 전원전압(Vcc)과 접지전위(Vss) 사이에 저항(R3′)과 다이오드(D1∼D6) 및 저항(R4′)을 직렬로 연결해서 구성되어 있고, 상기 다이오드(D3, D4) 간에 선충전전압(VBL)이 공급된다. 여기서, 전원전압(Vcc)측의 출력인 상한전압(V1)과 선충전전압(VBL) 사이의 전위차와, 접지전원(Vss)측의 출력인 하한전압(V2)과 선충전전압(VBL) 사이의 전위차가 전원전압(Vcc)의 크기에 관계없이 일정한 값으로 되도록 저항값(R3′, R4′)의 값을 설정하게 된다. 즉, 상기 저항(R3′, R4′)의 저항값을 충분히 큰 값으로 설정하면, 제5도에 도시된 바와 같이 전원전압(Vcc)이 임의값 이상의 범위에서는 다음 식의 관계가 얻어진다.
V1=VBL+3VF
V2=VBL-3VF
여기서 VF는 다이오드(D1∼D6)의 1개당 순방향전압강하이다.
그리고, 전압비교기(72)는 전압발생회로(71)의 한쪽 출력인 상한전압(V1)과 PMOS감지증폭기(3)의 공통소오스노드(SAP)의 전압과의 일치를 검출하고, 전압비교기(75)는 전압발생회로(71)의 다른쪽 출력인 하한전압(V2)과 NMOS감지증폭기(2)의 공통소오스노드(
Figure kpo00021
)의 전압과의 일치를 검출하게 된다. 즉, 전압비교기(72)는 공통소오스노드(SAP)의 전압이 상한전압(V1) 보다 높아지게 되면 출력이 반전하게 되고, 이 전압비교기(72)의 반전출력이 오아게이트(73)과 낸드게이트(74)를 매개로 PMOS감지증폭기(3)측의 활성화용 MOS 트랜지스터(QP3)를 오프제어하게 되는 반면, 전압비교기(75)는 공통소오스노드(
Figure kpo00022
)의 전압이 하한전압(V2) 보다 낮아지게 되면 출력이 반전하게 되고, 이 전압비교기(75)의 반전출력은 오아게이트(76) 및 앤드게이트(77)를 매개로 NMOS감지증폭기(2)측의 활성화용 MOS트랜지스터(QN8)를 오프제어하게 된다. 이에 따라 P챈널 MOS감지증폭기(3)의 공통소오스노드(SAP)는 능동상태일 때에도 전원전압(Vcc)까지 상승되지 않고서 상한전압(V1)으로 멈추게 되고, NMOS감지증폭기(2)의 공통소오스노드(
Figure kpo00023
)는 능동상태일 때에도 접지전압(Vss)까지 저하되지 않고서 하한전압(V2)으로 멈추게 되며, 이 결과 비트선쌍(BL,
Figure kpo00024
)의 충방전레벨이 제한되게 된다.
여기서, 상기 낸드게이트(74)로 입력되는 클럭신호(øP)와 앤드게이트(77)로 입력되는 클럭신호(øN)는 모두 감지증폭기활성화용 신호이고, 상기 오아게이트(73, 76)로 입력되는 클럭신호(øL)는 상기 진폭제한회로(7)의 기능을 해제시키기 위한 회로이다.
여기서, 상기 전압비교기(72, 75)는 처리하는 신호레벨이 다르기 때문에 각각 제3도 및 제4도에 도시된 바와 같이 전류미러형 차동증폭기를 이용한다. 즉, 전압비교기(72)는 하이레벨측의 전압(V1)과의 일치를 검출하기 위해 PMOS트랜지스터(Q11, Q12)를 구동트랜지스터로 이용하는 차동증폭기이고, 전압비교기(75)는 로우레벨측의 전압(V2)과의 일치를 검출하기 위해 NMOS트랜지스터(Q21, Q22)를 구동트랜지스터로 이용하는 차동증폭기이다.
이상과 같이 구성된 다이나믹형 RAM의 동작을 제6도를 참조해서 설명한다.
이 경우 진폭제한회로(7)의 기능을 해제하기 위한 클럭신호(øL)는 øL=“L”로 고정되어 있는 것으로 한다.
먼저, 행어드레스 스트로브신호(
Figure kpo00025
)가 하이레벨인
Figure kpo00026
선충전사이클에서는 이퀄라이저용 클럭신호(øE)가 하이레벨이고, 이때 이퀄라이저회로(4)를 구성하는 NMOS트랜지스터(QN4∼QN5)가 모두 온상태로 되어, 선충전전압 발생회로(6)에 의해 비트선쌍(BL,
Figure kpo00027
)이 동일하게 VBL=(1/2)Vcc로 선충전되며, 이어
Figure kpo00028
신호가 로우레벨로 되어
Figure kpo00029
능동싸이클로 진입되면 클럭신호(øE)가 로우레벨로 되므로 비트선쌍(BL,
Figure kpo00030
)이 부유상태로 된다. 그리고, 도시되지 않은 행디코더에 의해 선택되는 워드선(WL)이 하이레벨로 되고, 그 워드선(WL)을 따르는 메모리셀(MS)의 정보전하가 한쪽의 비트선(BL)으로 독출되며, 이와 동시에 더미워드선(DWL)이 하이레벨로 되어 더미메모리셀(DM)의 정보전하가 다른쪽의 비트선(
Figure kpo00031
)으로 독출된다.
이어, NMOS 및 PMOS감지증폭기(2, 3)의 활성화용 클럭신호(øN, øP)가 상승되어 감지동작이 개시되고, 상기 클럭신호(øN, øP)가 상승에 의해 낸드게이트(74)의 출력접속점(
Figure kpo00032
)이 로우레벨, 앤드게이트(77)의 출력접속점(
Figure kpo00033
)이 하이레벨로 되며, 이에 따라 활성화용 PMOS 및 NMOS트랜지스터(QP3, QN8)가 온상태로 된다. 그 결과, NMOS감지증폭기(2)의 공통소오스노드(
Figure kpo00034
)가 저하되고, 정보에 따라 NMOS감지증폭기(2)에 의해 비트선쌍(BL,
Figure kpo00035
)중 한쪽의 비트선에서 방전이 수행되며, 이와 동시에 PMOS감지증폭기(3)에 의해 다른쪽 비트선이 충전이 수행된다. 여기서, 공통 소오스노드(SAP)의 전압이 전압발생회로(71)의 하이레벨측 출력인 상한전압(V1) 보다 낮아지는 반면, 공통소오스노드(
Figure kpo00036
)의 전압이 전압발생회로(71)의 로우레벨측 출력인 하한전압(V2) 보다 높게 되는 기간에는 전압비교기(72, 75)의 출력접속점(
Figure kpo00037
,
Figure kpo00038
)은 모두 하이레벨을 유지하게 되어 비트선쌍(BL,
Figure kpo00039
)의 충방전이 계속된다.
이와 같은 충방전이 소정 시간동안 이루어져 NMOS감지증폭기(2)의 공통소오스노드(
Figure kpo00040
)와 로우레벨측 비트선의 전압이 인하되어 공통소오스노드(
Figure kpo00041
)의 전압이 하한전압(V2) 보다 낮아지게 되면, 전압비교기(75)의 출력이 반전되고, 또 PMOS감지증폭기(3)의 공통소오스노드(SAP)와 하이레벨측 비트선의 전압이 상승되어 상한전압(V1) 보다 높아지게 되면, 전압비교기(72)의 출력이 반전된다. 본 실시예에서는 상기한 전압비교기(72, 75)의 출력반전동작이 거의 동시에 일어나게 되는데, 그 중 전압비교기(72)의 반전출력은 오아게이트(73)와 낸드게이트(74)를 매개로 PMOS감지증폭기(3)측의 활성화용 P챈널 MOS트랜지스터(QP3)의 게이트에 전달되어 상기 MOS트랜지스터(QP3)가 오프상태로 되고, 마찬가지로 전압 비교기(75)의 반전출력은 오아게이트(76)와 앤드게이트(77)를 매개로 NMOS감지증폭기(2)측의 활성화용 N챈널 MOS트랜지스터(QN8)의 게이트에 전달되어 상기 MOS트랜지스터(QN8)가 오프상태로 된다. 이에 따라 비트선쌍(BL,
Figure kpo00042
)의 충방전은 하이레벨측이 상한전압(V1), 로우레벨측이 하한전압(V2)에서 정지된다.
그 후,
Figure kpo00043
신호가 재차 하이레벨로 되어 선충전사이클로 진입되면, 워드선(WL) 및 더미워드선(DWL)이 로우레벨로 되어 메모리셀(MS) 및 더미메모리셀(DM)이 비트선쌍(BL,
Figure kpo00044
)으로부터 분리되게 되고, 클럭신호(
Figure kpo00045
)가 하이레벨로 되어 비트선쌍(BL,
Figure kpo00046
)의 선충전이 수행된다.
본 실시예에서는 충방전되는 비트선쌍(BL,
Figure kpo00047
) 중 하이레벨측의 전위진폭과 로우레벨측의 전위진폭이 동일하게 설정되어 있다. 즉,
V1-(1/2)Vcc=(1/2)Vcc-V2
로 되는 관계가 된다. 따라서, 비트선쌍(BL,
Figure kpo00048
)간의 단락에 의해 상기 비트선쌍(BL,
Figure kpo00049
)의 전압은 동일하게 VBL=(1/2)Vcc로 된다.
이상과 같은 동작에 의해 메모리셀이 재기록되는 신호전하량은 비트선쌍(BL,
Figure kpo00050
)을 풀스윙하게 되는 경우에 비해 작아지게 되지만, 이는 거의 다이나믹형 RAM의 동작마진을 저하시키는 경우는 없게 되는데, 왜냐하면 통상적인 다이나믹형 RAM은 5V전원을 이용하는 경우에 Vcc=5V+0.5V의 동작을 보증하고 있음에 따라 상기 실시예에서 상한 및 하한전압(V1, V2)을,
V1=(1/2)Vcc+2.25[V]
V2=(1/2)Vcc-2.25[V]
로 설정하면, Vcc=4.5V의 조건에서 비트선을 풀스윙하게 되는 경우와 동일한 동작마진이 보증되기 때문이다. 또, 다이나믹형 RAM을 Vcc=5.5V로 동작시키면, 비트선의 충방전에 의한 소비전력을 풀스윙하는 경우에 비해 20% 이상 절감시킬 수 있게 되고, 메모리셀의 용량 증대 등에 의해 동작마진의 향상을 도모하면, 하이레벨측의 상한전압(V1)을 보다 낮게 하면서 로우레벨측의 하한전압(V2)을 보다 높일 수 있음에 따라 한층 소비전력을 절감시킬 수 있게 된다.
또, 상기 실시예에서는 진폭제한회로(7)의 기능제어용 클럭신호(øL)가 로우레벨로 고정되어 있지만, 상기 실시예와 같이 항상 비트선의 충방전전압이 제한되면 외부로부터 고전압을 인가하는 강제가속시험을 실행할 수 없게 되는데, 이하 이러한 점을 해결한 실시예를 설명한다.
본 실시예에 따른 다이나믹형 RAM의 기본구성은 제1도 및 제2도에 도시된 회로와 동일하게 되어 있으면서, 이러한 기본구성의 다이나믹형 RAM에 대해 본 실시예에서는 제7도에 도시된 타이머회로(10)가 내장되어 있는 바, 이 타이머회로(10)에 의해 진폭제한회로(7)의 기능을 해제시키는 클럭신호(øL=“H”)가 발생된다. 여기서, 상기 타이머회로(10)는 저항(R)과 캐패시터(C)를 포함하는 시정수회로(11)와, 이 시정수회로(11)의 출력을 반전시키는 인버터(12) 및, 2입력 노아게이트(13)로 구성되어 있는 바, 상기 노아게이트(13)의 한쪽 입력노드에는 행어드레스 스트로브 신호(
Figure kpo00051
)가 직접 입력되고, 시정수회로(11)는 저항(R)과 전원전압(Vcc) 및 접지전위(Vss) 사이에 스위치소자로서 P챈널 MOS트랜지스터(Q31)와 n챈널 MOS트랜지스터(Q32)를 갖추고 있다. 여기서, 상기 MOS트랜지스터(Q31, Q33)의 게이트가
Figure kpo00052
신호에 의해 제어되는 바, 이
Figure kpo00053
신호가 하이레벨인 동안 시정수회로(11)의 n챈널 MOS트랜지스터(Q32)가 온상태로 됨에 따라 인버터(12)의 출력이 하이레벨로 되고, 이때 노아게이트(13)의 출력은 øL=“L”로 되며, 상기
Figure kpo00054
신호가 로우레벨로 되어 능동사이클로 진입되면 시정수회로(11)의 P챈널 MOS트랜지스터(Q31)가 온상태로 되어 캐패시터(C)의 충전이 시작되고, 소정시간(τ)이 경과된 후 인버터(12)의 출력이 로우레벨로 됨에 따라 노아게이트(13)의 출력이 반전되어 øL=“H”로 된다.
제8도는 상기와 같은 타이머회로(10)가 내장된 본 실시예에 따른 다이나믹형 RAM의 동작을 설명하기 위한 타이밍차트로서 선충전사이클로부터
Figure kpo00055
능동사이클로 진입되어 비트선감지동작이 개시되는데, 능동사이클의 초기에서는 클럭신호(øL)가 로우레벨로 되기 때문에 상기 실시예와 마찬가지로 진폭제한회로(7)가 기능하여 충방전되는 비트선쌍(BL,
Figure kpo00056
)의 충방전레벨이 제한된다. 이 경우
Figure kpo00057
신호가 로우레벨인 능동기간(tRAS)이 길어지면,
Figure kpo00058
신호의 하강으로부터 τ시간이 경과된 후 타이머회로(10)에 의해 클럭신호(øL)가 하이레벨로 되고, 이에 따라 제2도에 도시된 오아게이트(73, 76)의 출력접속점(
Figure kpo00059
,
Figure kpo00060
)이 모두 하이레벨로 되며, 낸드게이트(74)의 출력접속점(
Figure kpo00061
)이 로우레벨로, 앤드게이트(77)의 출력접속점(
Figure kpo00062
)이 하이레벨로 된다. 이 결과, 비트선 감지증폭기의 활성화용 MOS트랜지스터(QP3, QN8)가 다시 모두 온상태로 되어 비트선쌍(BL,
Figure kpo00063
)의 충방전이 재개된다. 그리하여 비트선쌍(BL,
Figure kpo00064
)의 하이레벨측은 전원전압(Vcc)까지 상승되는 반면 로우레벨측은 접지전위(Vss)까지 저하되게 된다. 이에 대해,
Figure kpo00065
능동기간(tRAS)이 타이머회로(10)에 의한 지연시간(τ) 보다 짧은 경우에는 이상과 같은 진폭제한회로(7)의 기능해제 동작은 이루어지지 않게 된다.
한편, 다이나믹형 RAM의 소비전력은 사이클타임(cycle time)에 거의 역비례하게 되고, 이에 따라 소비전력이 문제로 되는 것은 짧은 사이클타임에서 다이나믹형 RAM을 동작시키는 경우인데, 이러한 경우에는 당연히
Figure kpo00066
능동기간(tRAS)도 짧기 때문에 진폭제한회로(7)의 기능해제가 수행되지 않게 되어, 다이나믹형 RAM의 소비전력을 효과적으로 절감시킬 수 있게 된다. 또, 사이클타임은 소비전력이 상기한 정도로 문제가 되지 않을 만큼 긴 경우에는
Figure kpo00067
능동 기간의 후반에서 비트선쌍(BL,
Figure kpo00068
)을 풀스윙시킴으로써 메모리셀에 대한 하이레벨의 재기록을 충분히 수행할 수 있게 되는데, 이는 다이나믹형 RAM의 동작마진을 높이는 것으로 된다.
그리고, 다이나믹형 RAM의 가속시험을 실행하는 경우에는
Figure kpo00069
능동기간(tRAS)을 길게 설정함으로써 능동기간의 후반에서 비트선을 Vcc와 Vss 사이에서 풀스윙시킬 수 있기 때문에 전원전압(Vcc)에 대한 외부단자에 시험용 고전압을 인가해서 가속시험을 실행할 수 있게 된다.
제9도는 진폭제한회로(7)에 의해 다이나믹형 RAM의 소비전력을 20% 삭감시킨 경우의 사이클타임(tRC)과 소비전력의 관계를 나타낸 도면으로(단, 선충전시간(tRP은 고정임), 도면 중 점선으로 표시된 직선(Ⅰ)은 종래와 같이 비트선(BL,
Figure kpo00070
)을 풀스윙시키는 경우이고, 점선으로 표시된 직선(Ⅱ)은 진폭제한회로(7)를 동작시켜 소비전력을 삭감시키는 경우이며, 실선은 사이클타임 tRC=180ns(tRAS=110ns)을 경계로 해서 그 보다 사이클타임이 짧은 경우에 진폭제한회로(7)를 동작시키는 반면, 긴 경우에 진폭제한회로(7)의 기능해제를 수행하도록 한 경우의 관계를 나타낸다.
이 제9도로부터 사이클타임 tRC=150ns(tRAS=80ns)일 때 비트선을 풀스윙시킨 경우에 비해 소비전력이 20% 삭감되는 것으로 하면, tRC＞180ns(tRAS＞110ns)에서는 진폭제한회로(7)의 기능해제가 수행되어도 최대 소비전력 삭감의 효과가 보증됨을 알 수가 있다.
이상과 같이 본 실시예의 다이나믹형 RAM에서는 비트선의 충방전에 따른 소비전력을 크게 삭감시킬 수 있게 됨과 더불어, 고전압 인가에 의한 가속시험을 지장없이 수행할 수 있게 된다. 또, 비트선 감지시 초기의 비트선전압이 (1/2)Vcc이므로 충방전진폭의 제한에 따른 감지동작의 마진저하는 거의 없게 된다.
그리고, 본 발명은 상기 실시예에 한정되지 않는 바, 예컨대 제2도에 도시된 전압발생회로(71)는 전원전압(Vcc)측과 접지전압(Vss)측 사이에 모두 3단의 다이오드와 저항에 의해 구성되어 있지만, 필요에 따라 다이오드의 단계수를 2단 이하 또는 3단 이상으로 할 수 있고, 또 전압발생회로(71)는 제10도 및 제11도에 도시된 바와 같이 구성할 수도 있는 바, 즉 제10도에 도시된 전압발생회로는 전원전압(Vcc)측에 다이오드접속된 2개의 n챈널 MOS트랜지스터(Q42, Q43)와 부하저항으로서의 P챈널 MOS트랜지스터(Q41)로 이루어진 직렬회로가 설치되는 반면, 접지전위(Vss)측에 다이오드접속된 2개의 P챈널 MOS트랜지스터(Q44, Q45)와 부하저항으로서의 n챈널 MOS트랜지스터(Q46)로 이루어진 직렬회로가 설치되어 있다. 또 제11도에 도시된 전압발생회로는 제2도에 도시된 전압발생회로(71)에 대해 분압저항(R5∼R6)이 더 부가되어 있는 바, 이 제11도에 도시된 회로구성에 의하면 분압저항의 값을 적절하게 선택해줌으로써 임의의 전압을 발생시킬 수 있게 된다.
그리고, 제7도에 도시된 타이머회로(10)는 시정수회로(11)를 지연회로로 사용하면서,
Figure kpo00071
신호를 클럭신호로 이용했지만, 상기 CR정수회로(11) 대신에 예컨대 인버터체인으로 구성된 지연회로를 이용할 수도 있고, 상기
Figure kpo00072
신호에 대신해서 다른 내부 클럭신호를 이용할 수도 있다.
한편, 본원 청구범위의 각 구성요소에 병기된 도면참조부호는 본원 발명의 이해를 용이하게 하기 위한 것으로, 본원 발명의 기술적 범위를 도면에 도시한 실시예로 한정할 의도에서 병기한 것은 아니다.
[발명의 효과]
이상에서 설명한 바와 같이 본 발명에 따른 다이나믹형 반도체기억장치에 의하면, (1/2)Vcc선충전방식의 다이나믹형 RAM에서 능동동작시 비트선 충방전레벨을 동작마진의 저하없이 제한해서 소비전력을 삭감시킬 수가 있고, 또 진폭제한회로와 타이머회로를 조합시킴으로써 고전압인가에 의한 신뢰성 가속시험을 용이하게 실행할 수가 있다.

Claims (7)

1개의 MOS트랜지스터와 1개의 캐패시터로 구성되는 복수개의 다이나믹형 메모리셀(MS)과 이들 메모리셀(MS)의 배열에 따라 배치되어 상기 메모리셀(MS)과의 사이에서 정보전하의 교환을 수행하는 복수쌍의 비트선(BL,
Figure kpo00073
) 및 이들 비트선(BL,
Figure kpo00074
)과 교차되게 배치되어 상기 메모리셀(MC)을 선택하는 복수개의 워드선(WL)을 갖춘 메모리 어레이(1)와, 상기 비트선쌍(BL,
Figure kpo00075
)을 전원전압(Vcc)의 1/2로 선충전시키는 비트선 선충전회로(5) 및, 능동사이클에서 활성화되어 상기 각 비트선(BL,
Figure kpo00076
)의 전위차를 검출하는 복수의 비트선 감지증폭기(2, 3)를 구비하여 구성된 다이나믹형 반도체기억장치에 있어서, 상기 비트선 감지증폭기(2, 3)에 의해 충방전되는 상기 비트선쌍(BL,
Figure kpo00077
) 중 하이레벨측 비트선의 선충전 전압으로부터의 전위진폭과 로우레벨측 비트선의 선충전전압으로부터 전위진폭을 동일하게 하면서 전원전압(Vcc)의 (1/2)보다 작은 값으로 제한하는 진폭제한회로(7)를 구비해서 구성된 것을 특징으로 하는 다이나믹형 반도체기억장치.
제1항에 있어서, 상기 각 비트선 감지증폭기(2, 3)는 공통소오스노드(SAP)가 활성화용 P챈널 MOS트랜지스터(QP1, QP2)를 매개로 하이레벨측 전원에 접속되어 비트선쌍(BL,
Figure kpo00078
)의 하이레벨 출력측을 충전시키는 P챈널 MOS트랜지스터(QP1, QP2)로 이루어진 플립플롭에 의해 구성되는 PMOS감지증폭기(3)와, 공통소오스노드(
Figure kpo00079
)가 활성화용 N챈널 MOS트랜지스터(QN1, QN2)를 매개로 로우레벨측 전원에 접속되어 비트선쌍(BL,
Figure kpo00080
)의 로우레벨 출력측을 방전시키는 n챈널 MOS트랜지스터(QN1, QN2)로 이루어진 플립플롭에 의해 구성되는 NMOS감지증폭기(2)를 갖추고 있고, 상기 진폭제한회로(7)는 선충전전압 발생회로(6)의 출력을 기준으로 해서 그 보다 소정치 만큼 높은 하이레벨측 상한전압(V1)과 소정치만큼 낮은 로우레벨측의 하한전압(V2)을 출력하는 전압발생회로(71)와, 상기 상한전압(V1)과 하한전압(V2)을 각각 상기 PMOS감지증포기(3)와 NMOS감지증폭기(2)의 공통소오스노드(SAP,
Figure kpo00081
)의 전압과 비교하는 2개의 비교회로수단(72, 75) 및, 이들 비교회로수단(72, 75)의 출력에 따라 상기 PMOS감지증폭기(3)와 NMOS감지증폭기(2)의 활성화용 MOS트랜지스터(QP3, QN8)의 동작을 제어하는 게이트회로수단(73, 74, 76, 77)을 갖추어 구성된 것을 특징으로 하는 다이나믹형 반도체기억장치.
제1항에 있어서, 상기 하이레벨측 비트선의 전위진폭과 로우레벨측 비트선의 전위진폭이 전원전압에 관계없이 일정한 값을 나타내도록 된 것을 특징으로 하는 다이나믹형 반도체기억장치.
1개의 MOS트랜지스터와 1개의 캐패시터로 구성되는 복수개의 다이나믹형 메모리셀(MS)과 이들 메모리셀(MS)의 배열에 따라 배치되어 상기 메모리셀(MS)과의 사이에서 정보전하의 교환을 수행하는 복수쌍의 비트선(BL,
Figure kpo00082
) 및 이들 비트선(BL,
Figure kpo00083
)과 교차되게 배치되어 상기 메모리셀(MS)을 선택하는 복수개의 워드선(WL)을 갖춘 메모리 어레이(1)와, 상기 비트선쌍(BL,
Figure kpo00084
)을 전원전압(Vcc)의 1/2로 선충전시키는 비트선 선충전회로(5) 및, 능동사이클에서 활성화되어 상기 각 비트선쌍(BL,
Figure kpo00085
)의 전위차를 검출하는 복수의 비트선 감지증폭기(2, 3)를 구비하여 구성된 다이나믹형 반도체기억장치에 있어서, 상기 비트선 감지증폭기(2, 3)에 의해 충방전되는 비트선쌍(BL,
Figure kpo00086
) 중 하이레벨측 비트선의 선충전 전압으로부터의 전위진폭과 로우레벨측 비트선의 선충전 전압으로부터의 전위진폭을 동일하게 하면서 전원전압(Vcc)의 1/2보다 작은 값으로 제한하는 진폭제한회로(7)와, 이 진폭제한회로(7)의 동작을 능동사이클로 진입한 후로부터 소정 시간(τ)이 경과된 다음 해제시키는 타이머회로(10)를 구비해서 구성된 것을 특징으로 하는 다이나믹형 반도체기억장치.
제4항에 있어서, 상기 각 비트선 감지증폭기(2, 3)는 공통소오스노드(SAP)가 활성화용 P챈널 MOS트랜지스터(QP1, QP2)를 매개로 하이레벨측 전원에 접속되어 비트선쌍(BL,
Figure kpo00087
)의 하이레벨 출력측을 충전시키는 P챈널 MOS트랜지스터(QP1, QP2)로 이루어진 플립플롭에 의해 구성되는 PMOS감지증폭기(3)와, 공통소오스노드(
Figure kpo00088
)가 활성화용 N챈널 MOS트랜지스터(QN1, QN2)를 매개로 로우레벨측 전원에 접속되어 비트선쌍(BL,
Figure kpo00089
)의 로우레벨 출력측을 방전시키는 n챈널 MOS트랜지스터(QN1, QN2)로 이루어진 플립플롭에 의해 구성되는 NMOS감지증폭기(2)로 구성되고, 상기 진폭제한회로(7)는 선충전전압 발생회로(6)의 출력을 기준으로 해서 그 보다 소정치 만큼 높은 하이레벨측의 상한전압(V1)과 소정치 만큼 낮은 로우레벨측의 하한전압(V2)을 출력하는 전압발생회로(71)와, 상기 상한전압(V1)과 하한전압(V2)을 각각 상기 PMOS감지증폭기(3)와 NMOS감지증폭기(2)의 공통소오스노드(SAP,
Figure kpo00090
)의 전압과 비교하는 2개의 비교회로수단(72, 75) 및, 이들 비교회로수단(72, 75)의 출력에 따라 상기 PMOS감지증폭기(3)와 NMOS감지증폭기(2)의 활성화용 MOS트랜지스터(QP3, QN8)의 동작을 제어하는 게이트회로수단(73, 74, 76, 77)을 갖추어 구성된 것을 특징으로 하는 다이나믹형 반도체기억장치.
제4항에 있어서, 상기 하이레벨측 비트선의 전위진폭과 로우레벨측 비트선의 전위진폭이 전원전압에 관계없이 일정한 값을 나타내도록 된 것을 특징으로 하는 다이나믹형 반도체기억장치.
매트릭스배열된 복수의 다이나믹형 메모리셀(MS)과 이들 메모리셀(MS)의 배열의 한쪽 방향에 배치되어 상기 메모리셀(MS)과의 사이에서 정보전하의 교환을 수행하는 복수쌍의 비트선(BL,
Figure kpo00091
) 및 이들 비트선(BL,
Figure kpo00092
)과 교차되게 배치되어 상기 메모리셀(MS)을 선택하는 복수의 워드선(WL)을 갖춘 메모리 어레이(1)와, 상기 비트선쌍(BL,
Figure kpo00093
)을 전원전압(Vcc)의 1/2로 선충전시키는 비트선 선충전 회로(5), 상기 각 비트선쌍(BL,
Figure kpo00094
)에 설치되면서 소오스가 공통접속된 2개의 n챈널 MOS트랜지스터(QN1, QN2)로 이루어진 플립플롭에 의해 구성된 NMOS감지증폭기(2), 상기 각 비트선쌍(BL,
Figure kpo00095
)에 설치되면서 소오스가 공통접속된 2개의 P챈널 MOS트랜지스터(QP1, QP2)로 이루어진 플립플롭에 의해 구성된 PMOS감지증폭기(3), 상기 워드선(WL) 방향의 각 MOS감지증폭기(2)의 공통소오스노드(
Figure kpo00096
)를 공통으로 접지전위(Vss)에 접속시키기 위한 활성화용 n챈널 MOS트랜지스터(QN8), 상기 워드선(WL) 방향의 각 PMOS감지증폭기(3)의 공통소오스노드(SAP)에 공통으로 전원전압(Vcc)을 공급하기 위한 활성화용 P챈널 MOS트랜지스터(QP3) 및, 상기 활성화용 n챈널 MOS트랜지스터(QN8)와 활성화용 P챈널 MOS트랜지스터(QP3)의 게이트를 구동시킴으로써 상기 NMOS감지증폭기(2)와 PMOS감지증폭기(3)를 활성화시켜 상기 비트선쌍(BL,
Figure kpo00097
)을 충방전시키는 구동회로를 구비한 다이나믹형 반도체기억장치에 있어서, 상기 구동회로는 충방전되는 비트선쌍(BL,
Figure kpo00098
)의 하이레벨측 비트선 선충전전압으로부터의 전위진폭과 로우레벨측 비트선 선충전전압으로부터의 전위진폭을 동일하게 하면서 전원전압(Vcc)의 1/2 보다 작게 제한된 값으로 되도록 상기 활성화용 n챈널 MOS트랜지스터(QN8)와 활성화용 P챈널 MOS트랜지스터(QP3)의 구동레벨을 제한하는 것을 특징으로 하는 다이나믹형 반도체기억장치.
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