DE3904560A1 - Dynamischer schreib-lesespeicher mit (1/2)v(pfeil abwaerts)c(pfeil abwaerts)(pfeil abwaerts)c(pfeil abwaerts)-voraufladung - Google Patents

Dynamischer schreib-lesespeicher mit (1/2)v(pfeil abwaerts)c(pfeil abwaerts)(pfeil abwaerts)c(pfeil abwaerts)-voraufladung

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DE3904560A1
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Description

Die Erfindung betrifft einen dynamischen MOS-Schreib- Lesespeicher bzw. DRAM, insbesondere mit (1/2)V CC - Vorlaufladung (precharge).
Es hat sich als sehr wichtig erwiesen, den Strom­ verbrauch eines DRAMs zu senken und seine Ansprech­ zeit zu verkürzen, um den DRAM mit hoher Integrations­ dichte auslegen zu können. Im aktiven Zustand eines DRAMs wird eine große Zahl von Bitleitungspaaren gleichzeitig aufgeladen und entladen. Bei einem neueren DRAM werden mehrere hundert bis mehrere tausend Bitleitungspaare gleichzeitig aufgeladen und entladen. Der Lade/Entladestromverbrauch oder -bedarf der Bitleitungen beträgt dabei 50% oder mehr des ge­ samten Stromverbrauchs des DRAMs. Zur Verringerung der Lade- und Entladeströme der Bitleitungen wird ein (1/2)V CC -Voraufladungsschema oder -plan angewandt, um die Bitleitungen auf (1/2)V CC voraufzuladen. Eine andere Möglichkeit zur Verringerung der Lade- und Entladeströme der Bitleitungen bei einem DRAM besteht darin, die Bitleitungen in Einheiten von Unterzellen­ anordnungen oder -arrays aufzuladen und zu entladen. Diese Technik bedingt jedoch in unerwünschter Weise eine Vergrößerung der Chip-Abmessungen.
Es ist noch eine andere Technik oder Möglichkeit bekannt (M. Takada, IEEE JOURNAL OF SOLID-STATE CIRCUITS, Vol. sc-21, Nr. 5, Oktober 1986), nach welcher ein Begrenzerkreis zum Einstellen eines Bit­ leitungs-Aufladepegels auf eine Spannung unterhalb der Stromversorgungsspannung V CC vorgesehen wird, um die Bitleitungs-Lade- und Entladeströme des DRAMs zu verringern und die Zuverlässigkeit von mikroge­ musterten MOS-Transistoren sicherzustellen. Nach dieser Technik wird eine niedrige interne Spannung B BLS , die niedriger ist als eine externe Stromver­ sorgungsspannung V CC , zum Voraufladen (to precharge) der Bitleitungen auf eine Spannung von (1/2)V BLS unter (1/2)V CC angewandt.
Diese Technik ist jedoch mit den folgenden Mängeln behaftet: Da zum einen die Voraufladespannung niedriger ist als (1/2)V CC , d. h. da der Arbeits(linien)mittelpunkt der Bitleitungs-Aufladung/Entladung herabgesetzt ist, ist die Betriebsspanne eines Bitleitungs-Lese- oder -Meßverstärkers verkleinert. Ein Bitleitung-Meßver­ stärker bei einen DRAM umfaßt eine PMOS-Meßverstärker, der gebildet ist aus einem Flipflop aus zwei p-Kanal- MOS-Transistoren zum Verstärken eines Signales des (hohen) Pegels "H", und einen NMOS-Meßverstärker, der gebildet ist aus einem Flipflop aus zwei n-Kanal-MOS-Transistoren zum Verstärken eines Signals des (niedrigen) Pegels "L". Wenn bei diesem Bitleitung-Lese- oder -Meßver­ stärker eine Voraufladespannung auf eine(n) Spannung(swert) kleiner als (1/2)V CC gesetzt ist, wird die Gate-Source­ spannung dieser Meßverstärker herabgesetzt. Eine Ver­ kleinerung der Betriebsspanne des NMOS-Meßverstärkers zum Verstärken des Signals des Pegels "L" hat dabei insbesondere eine Beeinträchtigung der Schaltkreiszu­ verlässigkeit zur Folge. Wenn zum zweiten eine fest­ gelegte interne Spannung V BLS als Stromversorgung(sspan­ nung) benutzt wird, läßt sich ein Zwangsbeschleunigungs- oder -schnelltest für die Prüfung der Zuverlässigkeit eines DRAMs bei (oder durch) Anlegung einer hohen Spannung an eine externe Stromversorgungs-V CC -Klemme nicht durchführen. Da weiterhin die interne Spannung V BLS als Spannung des Pegels "H" anstelle der externen Stromversorgungsspannung V CC benutzt wird, ist eine komplizierte Schaltung für das Stabilisieren der internen Spannung V BLS erforderlich.
Aufgabe der Erfindung ist damit die Schaffung eines DRAMs mit (1/2)V CC -Voraufladung, bei dem die Bitleitungs- Lade- und -Entladeamplituden ohne Verkleinerung der Betriebsspanne begrenzt sind, so daß damit der Strom­ verbrauch des DRAMs herabgesetzt wird.
Die Erfindung bezweckt auch die Schaffung eines DRAMs mit (1/2)V CC -Voraufladung, bei dem die Lade- und Entladeamplituden der Bitleitungen zur Senkung des Stromverbrauchs des DRAMS begrenzt sind oder werden und eine hohe Spannung an eine externe Stromversorgungsklemme anlegbar ist, um einen Schnelltest durchführen zu kön­ nen.
Die obige Aufgabe wird durch die im Patentanspruch 1 gekennzeichneten Merkmale gelöst.
Erfindungsgemäß ist ein Amplitudenbegrenzerkreis vorgesehen, um eine Amplitude der "H"- oder Hoch-Pegel- Bitleitung einer von zwei Bitleitungen, die durch einen Bitleitungs-Lese- oder -Meßverstärker aufgeladen wird, und eine Amplitude der "L"- oder Nieder-Pegel-Bitleitung der beiden Bitleitungen, die durch den Bitleitungs- Meßverstärker entladen wird, so zu begrenzen, daß sie einan­ der gleich und auf eine Spannung begrenzt sind, die niedriger ist als 1/2 einer Stromversorgungsspannung.
Bei einem erfindungsgemäßen DRAM mit (1/2)V CC -Vor­ aufladung sind der genannte Strombegrenzerkreis und ein Zeitgeberkreis zum Aufheben einer Funktion des Amplituden­ begrenzerkreises dann, wenn nach dem Einsetzen einer aktiven RAS-Periode eine vorbestimmte Zeitspanne ver­ strichen ist, vorgesehen.
Erfindungsgemäß wird die Bitleitungs-Vorauflade­ spannung auf (1/2)V CC gehalten, und eine Bitleitungs­ spannung des Pegels "H" beim Datenauslesen wird auf (1/2) V CC + Δ V amplitudenbegrenzt, während eine Bitleitungs­ spanung des Pegels "L" auf (1/2) V CC - Δ V amplituden­ begrenzt wird. Demzufolge wird keine stabile interne Stromversorgungsspannung anstelle einer externen Strom­ versorgungsspannung erzeugt, und es braucht keine kompli­ zierte Schaltung vorgesehen zu werden. Außerdem kann die Bitleitungs-Voraufladespannung einer bisherigen Vorauf­ ladespannung (d. h. (1/2)V CC ) gleich sein, wobei die Be­ triebsspanne des Bitleitungs-Meßverstärkers nicht ein­ geschränkt wird.
Da weiterhin der Zeitgeberkreis vorgesehen ist, kann die Funktion des Amplitudenbegrenzerkreises entsprechend der Länge der Zeit eines DRAM-Arbeits- oder -Operations­ zyklus kontrolliert werden. In einem langen Zyklus, der kein Problem bezüglich des Stromverbrauchs durch den DRAM aufwirft, wird daher die Funktion des Amplitudenbegrenzer­ kreises angehoben oder unterdrückt, um ein Bitleitungs­ potential von V CC auf V SS zu ändern. In diesem Fall kann ein zwangsweiser Beschleunigungs- oder Schnelltest bei (durch) Anlegung einer hohen Spannung durchgeführt werden.
Im folgenden sind bevorzugte Ausführungsformen der Erfindung anhand der Zeichnung näher erläutert. Es zeigt
Fig. 1 ein Schaltbild eines dynamischen Schreib-Lese­ speichers bzw. DRAMs gemäß einer Ausführungs­ form der Erfindung,
Fig. 2 ein Schaltbild eines Amplitudenbegrenzerkreises gemäß Fig. 1,
Fig. 3 und 4 Schaltbilder zur Darstellung des Schaltungsaufbaus von Spannungskomparatoren (oder -vergleichern) nach Fig. 2,
Fig. 5 eine graphische Darstellung von Ausgangskenn­ linien eines Spannungseinstell- oder vorgabe­ kreises nach Fig. 2,
Fig. 6 ein Zeitsteuerdiagramm zur Erläuterung der Arbeitsweise des DRAMs gemäß Fig. 1,
Fig. 7 ein Schaltbild eines Zeitgeberkreises, der bei einem DRAM gemäß einer anderen Ausführungsform der Erfindung verwendet wird,
Fig. 8 ein Zeitsteuerdiagramm zur Erläuterung der Arbeits­ weise des DRAMs gemäß Fig. 7,
Fig. 9 eine graphische Darstellung der Beziehung zwischen dem Stromverbrauch des DRAMs und der Zykluszeit des DRAMs gemäß Fig. 7 und
Fig. 10 und 11 Schaltbilder anderer Schaltungsanordnungen eines Spannungsgenerators.
Gemäß Fig. 1 umfaßt ein Speicherarray 1 eine Anzahl von Bitleitungspaaren, eine Anzahl von die mehreren Bitleitungspaare schneidenden oder kreuzenden Wort­ leitungspaaren sowie aus jeweils einem MOS-Transistor und einem Kondensator bestehende, an den jeweiligen Schnittpunkten zwischen den betreffenden Bit- und Wort­ leitungen angeordnete dynamische Speicherzellen. Fig. 1 veranschaulicht lediglich zwei Paare von Bitleitungen BT und (d. h. BL 1 und sowie BL 2 und ), die durch Spaltenwählsignalleitungen CSL (d. h. CSL 1 und CSL 2) anwählbar sind, eine Wortleitung WL, eine Blind­ wortleitung DWL sowie Speicherzellen MS und Blindspeicher­ zellen DM, die an den betreffenden Schnittpunkten ange­ ordnet sind. Ein Speicherzellenarray bei einem DRAM großer Kapazität ist allgemein in mehrere Unterzellen­ arrays unterteilt. Das dargestellte Speicherarray 1 ist eines der Unterzellenarrays eines solchen DRAMs. An den Enden jedes Paars der Bitleitungen BL und sind jeweils zwei NMOS- und PMOS-Lese- oder -Meßverstärker 2 bzw. 3 angeordnet. Der NMOS-Meßverstärker 2 umfaßt ein Flipflop aus zwei n-Kanal-MOS-Transistoren QN 1 und QN 2. Der PMOS-Meßverstärker 3 umfaßt ein Flipflop aus p-Kanal-MOS-Transistoren QP 1 und QP 2. Source-Verzweigungen und SAP der NMOS- bzw. PMOS-Meßverstärker 2 bzw. 3 sind mit einem Freigabekreis (enabling circuit) 5 ver­ bunden, der einen n-Kanal-MOS-Transisor QN 8 zum Ver­ binden der Source(schaltungs)-Verzweigung des NMOS-Meßverstärkers 2 mit Massepotential V SS in einem aktiven bzw. Durchschalt-Zustand und einen p-Kanal-MOS- Transistors QP 3 zum Verbinden der Source-Verzweigung SAP des PMOS-Meßverstärkers 3 mit der Stromversorgungs­ spannung V CC im aktiven Zustand umfaßt.
An jedes Paar der Bitleitungen BL und ist ein Angleich- oder Ausgleichskreis 4 zum Angleichen ihrer Potentiale angeschlossen. Der Ausgleichskreis 4 um­ faßt einen n-Kanal-MOS-Transistor QN 3 zum Kurzschließen des Paars der Bitleitungen BL und sowie n-Kanal-MOS- Transistoren QN 4 und QN 5 zum Anlegen einer Vorauflade­ spannung (precharge voltage) V BL an das Paar der Bit­ leitungen BL und . Die beiden Bitleitungen BL und sind an Eingabe/Ausgabe- oder Eingangs/Ausgangs­ leitungen I/O und über n-Kanal-MOS-Transistoren QN 6 bzw. QN 7 angeschlossen, die ein durch die Spalten­ wählsignalleitung CSL gesteuertes Übertragungsgatter bilden.
Ein Voraufladespannungsgenerator 6 besteht aus zwei in Reihe geschalteten Widerständen R 1 und R 2 zwischen Stromversorgungsspannung V CC und Massepotential V SS . Der Widerstandswert des Widerstands R 1 ist dem des Wider­ stands R 2 gleich. Der Voraufladespannungsgenerator 6 erzeugt eine Voraufladespannung V BL = (1/2)V CC . Ein Ausgangssignal vom Voraufladespannungsgenerator 6 wird den beide Bitleitungen BL und über den Ausgleichs­ kreis 4 unter der Steuerung eines Takts Φ E zugespeist. Der Voraufladespannungsgenerator 6 und der Ausgleichs­ kreis 4, die für jedes Paar von Bitleitungen BL und vorgesehen sind, bilden somit einen Bitleitungs-Vor­ aufladekreis.
Zwischen dem Voraufladespannungsgenerator 6 und dem Bitleitungs-Freigabekreis 5 ist ein Amplitudenbegrenzer­ kreis 7 angeordnet, der zum Ansteuern des Freigabekreises 5 im Bitleitungs-Meßverstärker in einem aktiven Zyklus und zum Begrenzen der Lade- und Entladeamplituden auf vorbestimmte Größen dient. Genauer gesagt: Der Amplituden­ begrenzerkreis 7 begrenzt eine Potentialamplitude des (hohen) Pegels "H" und eine Potentialamplitude des (niedrigen) Pegels "L" der beiden durch den Bitleitungs- Meßverstärkers aufgeladenen und entladenen Bitleitungen BL und so, daß sie einander gleich sind und einer Spannung von unter (1/2)V CC entsprechen. Der Amplituden­ begrenzerkreis 7 bei der dargestellten Ausführungsform ist in Fig. 2 veranschaulicht.
Gemäß Fig. 2 nimmt der Spannungsgenerator 71 eine vom Vorauflade-Spannungsgenerator 6 abgegebene Vorauf­ ladespannung V BL als Bezugsspannung ab, und er liefert eine obere Grenzspannung V 1 des Pegels "H", die um eine vorbestimmte Größe höher ist als die Voraufladespannung V BL , sowie eine untere Grenzspannung V 2 des Pegels "L", die niedriger ist als die Voraufladespannung V BL . Ins­ besondere besteht der Spannungsgenerator 71 aus einer Reihenschaltung aus einem Widerstand R 3, Dioden D 1-D 6 und einem Widerstand R 4 zwischen der Stromversorgungs­ spannung V CC und Massepotential V SS . Die Vorauflade­ spannung V BL liegt dabei zwischen den Dioden D 3 und D 4 an. Die Widerstandswerte der Widerstände R 3 und R 4 sind so bestimmt, daß eine Potentialdifferenz zwischen der oberen Grenzspannung V 1 und der Voraufladespannung V BL sowie eine Potentialdifferenz zwischen der unteren Grenzspannung V 2 und der Voraufladespannung V BL unab­ hängig von der Größe der Stromversorgungsspannung V CC konstant bleiben. Wenn nämlich die Widerstandswerte der Widerstände R 3 und R 4 ausreichend groß gewählt werden, lassen sich in einem vorbestimmten V CC -Bereich gemäß Fig. 5 die folgenden Gleichungen aufstellen:
V 1 = V BL + 3 V F
V 2 = V BL - 3 V F
Darin bedeutet: V F = Vorwärts- oder Durchschaltspannungs­ abfall pro Diode (d. h. für eine der Dioden D 1-D 6).
Ein Spannungskomparator 72 detektiert eine Koinzidenz zwischen der oberen Grenzspannung V 1 als das eine Aus­ gangssignal vom Spannungsgenerator 71 und einer Spannung an der Source-Verzweigung SAP des PMOS-Meßverstärkers 3. Ein Spannungskomparator 75 detektiert eine Koinzidenz zwischen der unteren Grenzspannung V 2 als das andere Ausgangssignal des Spannungsgenerators 71 und einer Spannung an der Source-Verzweigung des NMOS-Meßver­ stärkers 2. Mit anderen Worten: Wenn die Spannung an der Source-Verzweigung SAP höher liegt als die obere Grenz­ spannung V 1, wird das Ausgangssignal des Komparators 72 invertiert. Das invertierte Ausgangssignal des Komparators 72 wird dazu benutzt, den Freigabe-MOS-Transistor QP 3 des PMOS-Meßverstärkers 3 über ein ODER-Glied 73 und ein NAND-Glied 74 zu sperren. Wenn die Spannung an der Source-Verzweigung unter der unteren Grenzspannung V 2 liegt, wird das Ausgangssignal vom Komparator 75 invertiert. Dieses invertierte Ausgangssignal des Komparators 75 dient zum Sperren des Freigabe-MOS- Transistors QN 8 des NMOS-Meßverstärkers 2 über ein ODER-Glied 76 und ein UND-Glied 77. Die Spannung an der Source-Verzweigung SAP des PMOS-Meßverstärkers 3 wird auch im aktiven Zustand nicht auf V CC , sondern tatsächlich auf die obere Grenzspannung V 1 erhöht. Die Spannung an der Source-Verzweigung des NMOS-Meß­ verstärkers 2 wird nicht auf V SS , sondern tatsächlich auf die untere Grenzspannung V 2 verringert. Auf diese Weise werden die Lade- und Entladepegel des Paars der Bitleitungen BL und begrenzt.
Der dem NAND-Glied 74 eingespeiste Takt Φ P und der dem UND-Glied 77 eingespeiste Takt Φ N sind Meßver­ stärker-Freigabesignale. Der den ODER-Gliedern 73 und 76 eingespeiste Takt Φ L ist ein Signal zum Aufheben der Funktion des Amplitudenbegrenzerkreises 7.
Die Spannungskomparatoren 72 und 75 bestehen gemäß den Fig. 3 und 4 vorzugsweise aus Stromspiegel-Differential­ verstärkern, weil ihre Signalpegel voneinander ver­ schieden sind. Genauer gesagt: der Spannungskomparator 72 ist ein Differentialverstärker aus p-Kanal-MOS- Transistoren Q 11 und Q 12, die als Treibertransistoren zum Detektieren einer Koinzidenz an der Seite des Pegels "H" dienen. Der Spannungskomparaor 75 ist ein Diffe­ rentialverstärker aus n-Kanal-MOS-Transistoren Q 21 und Q 22, die als Treibertransistoren zum Detektieren einer Koinzidenz an der Seite des Pegels "L" dienen.
Die Arbeitsweise des beschriebenen DRAMs ist nach­ stehend anhand von Fig. 6 erläutert. Es sei angenommen, daß ein Takt(signal) Φ L zum Aufheben (canceling) der Funktion des Amplitudenbegrenzerkreises 7 auf den Pegel "L" gesetzt ist. In einem RAS-Voraufladezyklus, in welchem ein Zeilenadreß-Abtastsignal auf den Pegel "H" gesetzt ist, ist der Ausgleichstakt Φ E auf den Pegel "H" gesetzt. In diesem Fall bleiben alle den Ausgleichskreis 4 bildenden MOS-Transistoren Q 3, QN 4 und QN 5 durchgeschaltet (kept on). Die beiden Bit­ leitungen BL und werden durch den Vorauflage- Spannungsgenerator 6 so voraufgeladen (precharged), daß das Potential der Bitleitung BL gleich dem der Bitleitung entsprechend (to be) V BL = (1/2)V CC ist. Wenn das Signal zum Setzen des aktiven - Zyklus niedrig wird, wird der Takt Φ E niedrig, und die beiden Bitleitungen BL und werden in einen potentialfreien (floating) Zustand versetzt. Die durch einen nicht dargestellten Zeilendecodierer ge­ wählte Wortleitung WL wird auf den Pegel "H" gesetzt, und eine Informationsladung einer Speicherzelle MS längs der gewählten (oder angesteuerten) Wortleitung WL wird zur einen Bitleitung BL ausgelesen. Gleichzeitig wird die Blindwortleitung DWL auf den Pegel "H" ge­ setzt, und die Informationsladung der Blindzeile DM wird zur anderen Bitleitung ausgelesen.
Wenn die Freigabetaktsignale Φ N und Φ P der Bit­ leitungs-Meßverstärker 2 und 3 (ebenfalls) auf "hoch" gehen, wird eine Abtast- bzw. Leseoperation (sensing operation) eingeleitet. In diesem Fall werden ein Ausgangsknotenpunkt A des NAND-Glieds 74 auf den Pegel "L" und ein Ausgangsknotenpunkt D des UND-Glieds 77 auf den Pegel "L" gesetzt, so daß die Freigabe- MOS-Transistoren QP 3 und QP 8 durchschalten. Eine Spannung am Source-Knotenpunkt des NMOS-Meßver­ stärkers 2 wird verringert, und eine der beiden Bit­ leitungen BL und wird in Übereinstimmung mit der Information durch den NMOS-Verstärker 2 entladen. Gleichzeitig wird die andere Bitleitung durch den PMOS-Meßverstärker 3 (auf)geladen. Während die Spannung am Source-Knotenpunkt SAP niedriger ist als das "H"- Pegelausgangssignal für die obere Grenzspannung V 1 vom Spannungsgenerator 71 und die Spannung am Source- Knotenpunkt höher ist als das "L"-Pegelausgangs­ signal für die untere Grenzspannung V 2 vom Spannungs­ generator 71, bleiben die Ausgangsknotenpunkte C und F der Spannungskomparatoren 72 und 75 auf dem Pegel "H", und die beiden Bitleitungen BL und verbleiben im Lade- und Entladezustand. Die Lade- und Entladeoperationen wer­ den innerhalb einer vorbestimmten Zeitspanne durchge­ führt, und die Spannungen am Source-Knotenpunkt (common source node) des NMOS-Meßverstärkers 2 und an der Bitleitung des Pegels "L" werden verringert. Wenn die Spannung am Source-Knotenpunkt niedriger ist als die Spannung V 2, wird ein Ausgangssignal des Spannungs­ komparators 75 invertiert. Wenn die Spannungen am Source-Knotenpunkt SAP des PMOS-Meßverstärkers und auf der Bitleitung des Pegels "H" auf einen höheren Wert als V 1 angehoben werden, wird ein Ausgangssignal des Spannungskomparators 72 invertiert. Bei der be­ schriebenen Ausführungsform werden diese Ausgangs­ signal-Inversionsoperationen gleichzeitig ausgeführt. Ein invertiertes Ausgangssignal vom Spannungskomparator 72 wird über das ODER-Glied 73 und das NAND-Glied 74 zur Gate-Elektrode des Freigabe-MOS-Transistors QP 3 des PMOS-Lese- oder Meßverstärkers 4 übertragen, so daß dieser Transistor QP 3 damit gesperrt wird. Ein invertiertes Ausgangssignal vom Spannungskomparator 75 wird über das ODER-Glied 76 und das UND-Glied 77 zur Gateelektrode des Freigabe-MOS-Transistors QN 8 übertragen, so daß letzterer damit gesperrt wird. Für das Laden und Entladen des Paars der (der beiden) Bitleitungen BL und werden die Bitleitung des Pegels "H" auf V 1, die Bitleitung des Pegels "L" auf V 2 gesetzt.
Wenn danach das Signal zum Setzen oder Ein­ stellen eines Voraufladezyklus wieder auf den Pegel "H" gesetzt wird, werden die Wortleitung WL und die Blindwortleitung DWL auf den Pegel "L" gesetzt, und die Speicherzelle MS sowie die Blindzelle DM werden von den beiden Bitleitungen BL und getrennt. Der Takt Φ E wird zum Voraufladen der beiden Bitleitungen BL und auf den Pegel "H" gesetzt. Bei dieser Ausführungsform werden bzw. sind die "H"- und "L"- Pegel-Potentialamplituden der beiden Bitleitungen BL und einander gleich eingestellt, d. h.
V 1 - (1/2)V CC = (1/2)V CC - V 2
Beim Kurzschließen der beiden Bitleitungen BL und sind daher die Potentiale derselben ausgeglichen, so daß gilt: V BL = (1/2)V CC .
Aufgrund der beschriebenen Operationen ist die in einer Speicherzelle wiederherzustellende Signalladung kleiner als als in dem Fall, in welchem die beiden Leitungen BL und zwischen V SS und V CC aufgeladen und entladen werden. Bei dieser Ausführungsform wird jedoch die Betriebsspanne (operating margin) des DRAMs nicht verkleinert, weil ein Betrieb auf V CC = 5 V± 0,5 V bei Verwendung einer 5 V-Stromversorgung sicher­ gestellt ist. Wenn bei der beschriebenen Ausführungs­ form die Spannungen V 1 und F 2 definiert werden zu
V 1 = (1/2)V CC + 2,25 (V)
V 1 = (1/2)V CC - 2,25 (V)
kann die gleiche Betriebsspanne wie in dem Fall erzielt werden, in welchem die beiden Bitleitungen zwischen V SS und V CC (= 4,5 V) aufgeladen und entladen werden. Wenn der DRAM mit V CC = 5,5 V betrieben wird, kann der Strom­ verbrauch aufgrund des Ladens und Entladens der Bitleitungen im Vergleich zu dem Fall, in welchem die Bitleitungen zwischen V SS und V CC aufgeladen und entladen werden, um 20% oder mehr verringert werden. Wenn eine (die) Betriebsspanne durch eine Vergrößerung der Kapazität einer Speicherzelle erweitert werden kann, können die obere Grenzspannung V 1 des Pegels "H" weiter verringert und die untere Grenzspannung V 2 des Pegels "L" weiter erhöht werden, wodurch der Stromverbrauch des DRAMs weiter herabgesetzt wird.
Bei der beschriebenen Ausführungsform ist oder wird der Funktionskontrolltakt Φ L des Amplitudenbegrenzer­ kreises 7 auf den Pegel "L" gesetzt. Wenn jedoch die Lade- und Entladespannungen der Bitleitungen, wie bei der beschriebenen Ausführungsform, begrenzt sind oder werden, kann ein zwangsweiser Beschleunigungs- oder Schnelltest zum (durch) Anlegen einer externen hohen Spannung nicht durchgeführt werden. Eine andere Aus­ führungsform, mit der dieses Problem gelöst wird, ist im folgenden beschrieben.
Der grundsätzliche Aufbau des DRAMs gemäß dieser Ausführungsform ist im wesentlichen derselbe wie derjenige nach Fig. 1 und 2. Hinzugefügt ist aller­ dings ein Zeitgeberkreis 10 gemäß Fig. 7. Der Zeit­ geberkreis 10 erzeugt ein(en) Takt(signal Φ L = "H" zum Aufheben der Funktion des Amplitudenbegrenzerkreises 7. Der Zeitgeberkreis 10 umfaßt einen Zeitkonstanten­ kreis 11 mit einem Widerstand R und einem Kondensator C, einen Inverter 12 zum Invertieren eines Ausgangssignals vom Zeitkonstantenkreis 11 sowie ein NOR-Glied 13 mit zwei Eingängen. Ein Zeilenadreß-Abtastsignal wird unmittelbar der einen Eingangsklemme des NOR-Glieds 13 aufgeprägt. Der Zeitkonstantenkreis 11 umfaßt einen Widerstand R, einen p-Kanal-MOS-Transistor Q 31 und einen n-Kanal-MOS-Transistor Q 32. Diese Transistoren sind zwischen die Stromversorgungsspannung V CC und Masse­ potential V SS geschaltet. Die Gateelektroden der MOS- Transistoren Q 31 und Q 32 werden durch das Signal (an)gesteuert. Wenn das Signal auf den (hohen) Pegel "H" gesetzt ist, bleibt der n-Kanal-MOS- Transistor Q 32 im Zeitkonstantenkreis 11 durchgeschaltet, so daß ein Ausgangssignal vom Inverter 12 auf den Pegel "H" gesetzt ist. In diesem Fall ist ein Ausgangssignal vom NOR-Glied 13 auf Φ L = "L" gesetzt. Wenn das Signal zum Setzen oder Einstellen des aktiven Zyklus auf "niedrig" geht, wird der p-Kanal-MOS-Transistor Q 31 des Zeitkonstantenkreises 11 zum Aufladen des Kon­ densators C durchgeschaltet. Nach Ablauf einer vorbe­ stimmten Periode oder Zeitspanne τ geht ein Ausgangs­ signal vom Inverter 12 auf "niedrig". Ein Ausgangssignal des NOR-Glieds 13 wird invertiert, so daß Φ L = "H" er­ halten wird.
Fig. 8 ist ein Zeitsteuerdiagramm zur Erläuterung der Arbeitsweise des DRAMs mit diesem Zeitgeberkreis 10. Wenn der Übergang vom Voraufladezyklus auf den aktiven -Zyklus erfolgt, wird eine Bitleitungs-Leseoperation gestartet. Da in einer Anfangsperiode des aktiven Zyklus der Takt Φ L auf den Pegel "L" gesetzt ist, wird der Amplitudenbegrenzerkreis 7 auf die gleiche Weise wie bei der vorher beschriebenen Ausführungsform betrieben. Wenn die Aktivdauer t RAS , in welcher das Signal auf den Pegel "L" gesetzt ist, lang ist, geht der Takt Φ L beim Anstieg des Signals aufgrund des Zeitgeberkreises 10 auf "hoch" über. Ausgangsknotenpunkte B und E der ODER- Glieder 73 und 76 gemäß Fig. 2 sind oder werden auf den Pegel "H" gesetzt, während ein Ausgangsknotenpunkt A des NAND-Glieds 74 auf den Pegel "L" und ein Ausgangs­ knotenpunkt D des UND-Glieds 77 auf den Pegel "H" ge­ setzt sind oder werden. Infolgedessen werden die Bit­ leitungs-Meßverstärker-Freigabe-MOS-Transistoren QP 3 und QN 8 wieder durchgeschaltet, und das Laden und Entladen der beiden Bitleitungen BL und wird wieder eingeleitet. Die "H"-Pegelseite der beiden Bitleitungen BL und wird auf die Stromversorgungsspannung V CC er­ höht, während ihre "L"-Pegelseite auf Massepotential V SS erniedrigt wird. Wenn die aktive -Dauer t RAS kürzer ist als eine durch den Zeitgeberkreis 10 vorgegebene Verzögerungszeitspanne τ, wird die Funktion des Amplitudenbegrenzerkreises 7 nicht aufgehoben oder beendet.
Der Stromverbrauch des DRAMs ist eine Zykluszeit nahezu umgekehrt proportional. Der Stromverbrauch des DRAMs wird zu einem wichtigen Faktor, wenn der DRAM in (mit) einer kurzen Zykluszeit betrieben wird. Da in diesem Fall auch die aktive -Dauer t RAS kurz ist, wird die Funktion des Amplitudenbegrenzerkreises 7 nicht aufgehoben, wodurch der Stromverbrauch des DRAMs wirksam herabgesetzt wird. Wenn eine Zykluszeit lang genug ist, um kein Stromverbrauchsproblem aufzuwerfen, werden die beiden Bitleitungen BL und in der zweiten Hälfte der aktiven RAS-Dauer zwischen V SS und V CC auf­ geladen und entladen, wobei Daten des Pegels "H" in der Speicherzelle wiederhergestellt werden können. Durch diese Operation wird die Betriebsspanne des DRAMs weiter er­ weitert. Bei Durchführung eines Beschleunigungs- oder Schnelltests am DRAM wird die aktive -Dauer t RAS verlängert. Die beiden Bitleitungen können daher in der zweiten Hälfte der aktiven Dauer (oder Aktivdauer) zwischen V CC und V SS aufgeladen und entladen werden. Demzufolge wird eine hohe Testspannung (oder Testhoch­ spannung) an eine externe Klemme für die Stromver­ sorgungsspannung V CC angelegt, um einen Schnelltest durchzuführen.
Fig. 9 veranschaulicht eine Beziehung zwischen dem Stromverbrauch des DRAMs und der Zykluszeit t RC für den Fall, daß der Stromverbrauch des DRAMs durch den Amplitudenbegrenzerkreis 7 um 20% reduziert ist. Die gestrichelte Linie I steht für den Fall, daß die bei­ den Bitleitungen BL und zwischen V SS und V CC auf­ geladen und entladen werden. Die gestrichelte Linie II gibt den Fall an, in welchem der Stromverbrauch des DRAMs durch den Amplitudenbegrenzerkreis 7 herabge­ setzt ist oder wird. Eine ausgezogene Linie gibt eine Beziehung wieder, bei welcher der Amplitudenbegrenzer­ kreis 7 in einer kurzen Zykluszeit betrieben und bei einer langen Zykluszeit in bezug auf die Zykluszeit t RC = 180 ns (t RAS = 110 ns) als Grenzwert gesperrt bzw. deaktiviert (disabled) wird. Aus der graphischen Darstellung von Fig. 9 geht folgendes hervor: Wenn die Zykluszeit t RC = 150 ns (t RAS = 80 ns) vorgegeben ist und der Stromverbrauch des DRAMs um 20% gegen­ über dem Fall herabgesetzt ist, in welchem die Bit­ leitungen zwischen V SS und V CC aufgeladen und ent­ laden werden, kann eine Wirkung der Herabsetzung des maximalen Stromverbrauchs des DRAMs für t RC < 180 ns (t RAS < 110 ns) auch dann sichergestellt werden, wenn die Funktion des Amplitudenbegrenzerkreises 7 auf­ gehoben ist oder wird.
Beim DRAM gemäß dieser Ausführungsform kann dessen Stromverbrauch und speziell derjenige der Bitleitungen erheblich verringert werden. Gleichzeitig kann problem­ los ein Beschleunigungs- oder Schnelltest zum (durch) Anlegen einer hohen Spannung durchgeführt werden. Da zudem die anfängliche Bitleitungsspannung während des Bitleitungsabgriffs (sensing) zu (1/2)V CC vorgegeben ist, wird die Abgriff- oder Lesespanne durch Begrenzung der Auflade- und Entladeamplituden nicht beschränkt.
Die Erfindung ist keineswegs auf die oben beschriebenen Ausführungsformen beschränkt. Der Spannungsgenerator 71 nach Fig. 2 umfaßt beispielsweise sechs Dioden und zwei Widerstände, die zwischen V CC und V SS eingeschaltet sind. Die Zahl der Dioden kann jedoch auch 4 oder weniger oder aber 8 oder mehr betragen. Der Spannungsgenerator 71 kann den Aufbau gemäß Fig. 10 oder 11 aufweisen: Gemäß Fig. 10 ist eine Reihenschaltung aus zwei in Dioden­ schaltung vorliegenden n-Kanal-MOS-Transistoren Q 42 und Q 43 sowie einem als Lastwiderstand dienenden p-Kanal- MOS-Transistor Q 41 an der Seite von V CC angeordnet, während eine Reihenschaltung aus zwei in Diodenschaltung vorliegenden p-Kanal-MOS-Transistoren Q 44 und Q 45 und einem als Lastwiderstand dienenden n-Kanal-MOS-Transistor Q 46 an der Seite von V SS vorgesehen ist. Gemäß Fig. 11 sind zum Spannungsgenerator 71 nach Fig. 2 Spannungsteiler­ widerstände R 5-58 hinzugefügt. Bei der Anordnung nach Fig. 11 sind die Widerstandswerte der Spannungsteiler­ widerstände für die Erzeugung einer beliebigen oder will­ kürlichen Spannung zweckmäßig gewählt. Der Zeitgeberkreis 10 gemäß Fig. 7 verwendet den CR-Zeitkonstantenkreis 11 als Verzögerungskreis, und das Signal dient als Takt(signal). Anstelle des CR-Zeitkonstantenkreises kann jedoch auch ein durch z. B. eine Inverterkette gebildeter Verzögerungskreis verwendet werden. Anstelle des Signals kann auch ein anderer interner Takt benutzt werden.
Wie vorstehend beschrieben, sind bei einem erfindungs­ gemäßen DRAM mit (1/2)V CC -Voraufladung die Bitleitungs- Auflade- und -Entladepegel im aktiven Zustand ohne Ver­ kleinerung der Betriebsspanne begrenzt, so daß der Stromverbrauch oder -bedarf des DRAMs herabgesetzt ist. Erfindungsgemäß ist ferner der Amplitudenbegrenzer­ kreis mit dem Zeitgeberkreis kombiniert, so daß ohne weiteres ein Zuverlässigkeits-Beschleunigungs- oder -Schnelltest durch (upon) Anlegung einer hohen Spannung durchführbar ist.

Claims (7)

1. Dynamischer Schreib-Lesespeicher bzw. DRAM, umfassend ein Speicherarray mit einer Vielzahl von dynamischen Speicherzellen aus jeweils einem MOS- Transistor und einem Kondensator, einer Vielzahl von Bitleitungspaaren, die längs einer Richtung einer Matrix der Speicherzellen angeordnet sind und zum Austauschen von Infomationsladungen mit den Speicherzellen dienen, und einer Vielzahl von die Bitleitungen schneidenden Wortleitungen zum Wählen (oder Ansteuern) der Speicherzellen, einen Bit­ leitungs-Voraufladekreis mit einem Vorauflade­ spannungsgenerator zum Voraufladen (precharging) jedes Paars der Bitleitungen auf eine (1/2) Stromversorgungs­ spannung und eine Vielzahl von in einem aktiven Zyklus freigegebenen oder aktivierten Bitleitungs- Lese- oder -Meßverstärkern zum Detektieren einer Potentialdifferenz zwischen den Paaren von Bitleitungen, gekennzeichnet durch einen Amplitudenbegrenzerkreis (7) zum Begrenzen einer Potentialamplitude zwischen einer Bitleitungs- Voraufladespannung und einem den (hohen) Pegel "H" aufweisenden Ausgangssignal von jedem Paar Bitleitungen, die durch jeden der Vielzahl von Bitleitungs-Meß­ verstärkern (auf)geladen und entladen werden, und einer Potentialamplitude zwischen der Voraufladespannung und einem den (niedrigen) Pegel "L" besitzende Aus­ gangssignal von jedem Paar Bitleitungen, so daß sie einander gleich sind und einer Spannung niedriger als (1/2) Stromversorgungsspannung entsprechen.
2. DRAM nach Anspruch 1, dadurch gekennzeichnet,
daß jeder Bitleitungs-Meßverstärker einen PMOS-Meßver­ stärker, gebildet durch ein Flipflop aus p-Kanal-MOS- Transistoren zum Aufladen der "H"- oder Hochpegelseite jedes Paars von Bitleitungen, wobei die p-Kanal-MOS- Transistoren eine(n) über einen Freigabe-p-Kanal-MOS- Transistor mit einer Hochpegel-Stromversorgung ver­ bundene(n) Source-Knotenpunkt oder -Verzweigung auf­ weisen, und einen NMOS-Meßverstärker umfaßt, gebildet durch ein Flip-Flop aus n-Kanal-MOS-Transistoren zum Entladen der "L"- oder Niederpegelseite jedes Paars von Bitleitungen, wobei die n-Kanal-MOS-Transistoren eine über einen Freigabe-n-Kanal-MOS-Transistor mit einer Niederpegel-Stromversorgung verbundene Source- Verzweigung aufweisen, und
der Amplitudenbegrenzerkreis (7) einen Spannungs­ generator (71) zum Abnehmen eines Ausgangssignals vom Vorauflade-Spannungsgenerator (6) als Bezugsspannung und zum Erzeugen einer hochpegelseitigen oberen Grenzspannung, die um eine gewünschte Größe höher ist als die Bezugsspannung, und einer niederpegel­ seitigen unteren Grenzspannung, die um eine gewünschte Größe niedriger ist als die Bezugsspannung, zwei Kom­ paratoreinheiten (72, 75) zum Vergleichen der oberen und unteren Grenzspannungen mit entsprechenden Potentialen der Source-Verzweigungen der PMOS- bzw. NMOS-Meßverstärker sowie Torschaltungseinheiten (73, 74, 76, 77) zum Steuern oder Kontrollieren der Operationen der PMOS- und NMOS-Meßverstärker-Frei­ gabe-MOS-Transistoren nach Maßgabe von Ausgangssignalen von den Komparatoreinheiten (72, 75) aufweist.
3. DRAM nach Anspruch 1, dadurch gekennzeichnet, daß die Hochpegel-Bitleitungspotentialamplitude und die Niederpegel-Bitleitungspotentialamplitude unab­ hängig von einer Stromversorgungsspannung als vorbe­ stimmte Größen oder Werte vorgegeben sind.
4. Dynamischer Schreib-Lesespeicher bzw. DRAM, umfassend ein Speicherarray mit einer Vielzahl von dynamisxchen Speicherzellen aus jeweils einem MOS-Transistor und einem Kondensator, einer Vielzahl von Bitleitungspaaren, die längs einer Richtung einer Matrix der Speicher­ zellen angeordnet sind und zum Austauschen von Infor­ mationsladungen mit den Speicherzellen dienen, und einer Vielzahl von die Bitleitungen schneidenden Wortleitungen zum Wählen (oder Ansteuern) der Speicher­ zellen, einen Bitleitungs-Voraufladekreis mit einem Voraufladespannungsgenerator zum Voraufladen (precharging) jedes Paars der Bitleitungen auf eine (1/2) Stromversorgungsspannung und eine Vielzahl von in einem aktiven Zyklus freigegebenen oder aktivierten Bitleitungs-Lese- oder -Meßverstärkern zum Detektieren einer Potentialdifferenz zwischen den Paaren von Bitleitungen, gekennzeichnet durch, einen Amplitudenbegrenzerkreis (7) zum Begrenzen einer Potentialamplitude zwischen einer Bitleitungs- Voraufladespannung und einem den (hohen) Pegel "H" auf­ weisenden Ausgangssignal von jedem Paar Bitleitungen, die durch jeden der Vielzahl von Bitleitungs-Meßver­ stärkern (auf)geladen und entladen werden, und einer Potentialamplitude zwischen der Voraufladespannung und einem den (niedrigen) Pegel "L" besitzenden Aus­ gangssignal von jedem Paar Bitleitungen, so daß sie einander gleich sind und einer Spannung niedriger als (1/2) Stromversorgungsspannung entsprechen, und einen Zeitgeberkreis zum Sperren oder Deaktivieren einer Operation des Amplitudenbegrenzerkreises inner­ halb einer vorbestimmten Zeitspanne im aktiven Zyklus.
5. DRAM nach Anspruch 4, dadurch gekennzeichnet,
daß jeder Bitleitungs-Meßverstärker eine PMOS-Meßverstärker, gebildet durch ein Flipflop aus p-Kanal-MOS-Transistoren zum Aufladen der "H"- oder Hochpegelseite jedes Paars von Bitleitungen, wobei die p-Kanal-MOS-Transistoren eine(n) über einen Freigabe-p-Kanal-MOS-Transistor mit einer Hochpegel-Stromversorgung verbundene(n) Source- Knotenpunkt oder -Verzweigung aufweisen, und einen NMOS- Meßverstärker umfaßt, gebildet durch ein Flipflop aus n-Kanal-MOS-Transistoren zum Entladen der "L"- oder Niederpegelseite jedes Paars von Bitleitungen, wobei die n-Kanal-MOS-Transistoren eine über einen Freigabe-n-Kanal- MOS-Transistor mit einer Niederpegel-Stromversorgung ver­ bundene Source-Verzweigung aufweisen, und
der Amplitudenbegrenzerkreis (7) einen Spannungsge­ nerator (71) zum Abnehmen eines Ausgangssignals vom Vorauflade-Spannungsgenerator (6) als Bezugsspannung und zum Erzeugen einer hochpegelseitigen oberen Grenz­ spannung, die um eine gewünschte Größer höher ist als die Bezugsspannung, und einer niederpegelseitigen unteren Grenzspannung, die um eine gewünschte Größe niedriger ist als die Bezugsspannung, zwei Komparatoreinheiten (72, 75) zum Vergleichen der oberen und unteren Grenz­ spannungen mit entsprechenden Potentialen der Source- Verzweigungen der PMOS- bzw. NMOS-Meßverstärker sowie Torschaltungseinheiten (73, 74, 76, 77) zum Steuern oder Kontrollieren der Operationen der PMOS- und NMOS-Meß­ verstärker-Freigabe-MOS-Transistoren nach Maßgabe von Ausgangssignalen von den Komparatoreinheiten (72, 75) aufweist.
6. DRAM nach Anspruch 4, dadurch gekennzeichnet, daß die Hochpegel-Bitleitungspotentialamplitude und die Niederpegel-Bitleitungspotentialamplitude unabhängig von einer Stromversorgungsspannung als vorbestimmte Größen oder Werte vorgegeben sind.
7. Dynamischer Schreib-Lesespeicher bzw. DRAM, umfassend ein Speicherarray mit einer Vielzahl von in einer Matrix angeordneten dynamischen Speicherzellen, einer Vielzahl von in der einen Richtung der Matrix aus Speicherzellen verlaufenden Paaren von Bitleitungen zum Austauschen von Informationsladungen mit den Speicherzellen sowie einer Vielzahl von die mehreren Bitleitungen schneidenden Wortleitungen zum Wählen (Ansteuern) der Speicherzellen,
einen Bitleitungs-Voraufladekreis mit einem Vorauf­ lade-Spannungsgenerator zum Voraufladen der Bit­ leitungen auf eine (1/2) Stromversorgungsspannung,
einen für jedes Paar von Bitleitungen vorgesehenen NMOS-Lese- oder -Meßverstärker, gebildet durch ein Flipflop aus zwei n-Kanal-MOS-Transistoren, deren Source- Elektroden unter Bildung eines (einer) Source-Knoten­ punkts oder Verzweigung zusammengeschaltet sind,
einen für jedes Paar von Bitleitungen vorgesehenen PMOS-Lese- oder -Meßverstärker, gebildet durch ein Flipflop aus zwei p-Kanal-MOS-Transistoren, deren Source- Elektroden unter Bildung einer Source-Verzweigung zusammengeschaltet sind,
einen Freigabe-n-Kanal-MOS-Transistor zum gemein­ samen Anschalten der Source-Verzweigungen der betref­ fenden NMOS-Meßverstärker an ein Massepotential in einer Wortleitungsrichtung,
einen Freigabe-p-Kanal-MOS-Transistor zum gemeinsamen Anschalten der Source-Verzweigungen der betreffenden PMOS-Meßversärker an ein Stromversorgungspotential in Wortleitungsrichtung und
einen Treiberkreis zum Ansteuern der Gate-Elektroden der Freigabe-n- und -p-Kanal-MOS-Transistoren für das Freigeben oder Aktivieren der NMOS- und PMOS-Meß­ verstärker, um damit jedes Paar von Bitleitungen auf­ zuladen und zu entladen,
dadurch gekennzeichnet, daß der Treiberkreis eine Potentialamplitude zwischen einer Voraufladespannung und einem "H"- bzw. Hoch­ pegelausgangssignal von jedem Paar von Bitleitungen, die durch die NMOS- und PMOS-Meßverstärker aufgeladen und entladen werden, und eine Potentialamplitude zwischen der Voraufladespannung und einem "L"- bzw. Niedrig­ pegelausgangssignal von jedem Paar von Bitleitungen so begrenzt, daß sie einander gleich sind und einer Spannung niedriger als (1/2) Stromversorgungsspannung entsprechen.
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