JP2830066B2 - 半導体メモリ - Google Patents
半導体メモリInfo
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- semiconductor memory
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- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
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- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
- G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
- G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
- G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
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- G11C16/00—Erasable programmable read-only memories
- G11C16/02—Erasable programmable read-only memories electrically programmable
- G11C16/06—Auxiliary circuits, e.g. for writing into memory
- G11C16/26—Sensing or reading circuits; Data output circuits
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- G11C—STATIC STORES
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- G11C7/14—Dummy cell management; Sense reference voltage generators
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- Microelectronics & Electronic Packaging (AREA)
- Computer Hardware Design (AREA)
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Description
【発明の詳細な説明】 以下の順序に従って本発明を説明する。
A.産業上の利用分野 B.発明の概要 C.従来技術［第７図乃至第10図］ D.発明が解決しようとする問題点 E.問題点を解決するための手段 F.作用 G.実施例［第１図乃至第６図］ a.第１の実施例［第１図乃至第３図］ b.第２の実施例［第４図］ c.第３の実施例［第５図］ d.第４の実施例［第６図］ H.発明の効果 （A.産業上の利用分野） 本発明は半導体メモリ、特にメモリセルがビット線と
基準電位端子との間に接続されたMOSトランジスタから
なる半導体メモリに関する。
基準電位端子との間に接続されたMOSトランジスタから
なる半導体メモリに関する。
（B.発明の概要） 本発明は、上記の半導体メモリにおいて、 ビット線の電位変化を高速度で検出できるようにして
読み出し動作の高速化を図るため、 入出力間がスイッチング手段により接続されたインバ
ータによりセンスアンプを構成し、ビット線とインバー
タとの間にビット線の電位の基準電位側への変動のみを
上記インバータへ伝達する変位伝達手段を介在せしめた
ものである。
読み出し動作の高速化を図るため、 入出力間がスイッチング手段により接続されたインバ
ータによりセンスアンプを構成し、ビット線とインバー
タとの間にビット線の電位の基準電位側への変動のみを
上記インバータへ伝達する変位伝達手段を介在せしめた
ものである。
（C.従来技術）［第７図乃至第10図］ 従来、ROM（リードオンリメモリ）には、ダミーセル
を設け、ダミービット線と普通のビット線との電位差を
差動アンプによって検出するタイプと、ダミーセルを設
けずビット線の電位をインバータにより増幅して読出す
タイプの２つのタイプがある。
を設け、ダミービット線と普通のビット線との電位差を
差動アンプによって検出するタイプと、ダミーセルを設
けずビット線の電位をインバータにより増幅して読出す
タイプの２つのタイプがある。
第７図は前者のセンスアンプを示すものであれる。同
図において、R1はビット線と電源端子（Vdd）との間に
接続された負荷抵抗、R2はダミービット線と電源端子
（Vdd）との間に接続された負荷抵抗、Mcはソースが接
地（Vss）され、ドレインがビット線に接続されたMOSト
ランジスタからなるメモリセル、Mdcはソースが接地（V
ss）され、ドレインが、ダミービット線に接続されたMO
Sトランジスタからなるダミーメモリセル、Ampはビット
線とダミービット線との電位を比較する差動アンプであ
る。
図において、R1はビット線と電源端子（Vdd）との間に
接続された負荷抵抗、R2はダミービット線と電源端子
（Vdd）との間に接続された負荷抵抗、Mcはソースが接
地（Vss）され、ドレインがビット線に接続されたMOSト
ランジスタからなるメモリセル、Mdcはソースが接地（V
ss）され、ドレインが、ダミービット線に接続されたMO
Sトランジスタからなるダミーメモリセル、Ampはビット
線とダミービット線との電位を比較する差動アンプであ
る。
この回路においては通常、ダミーセルを成すMOSトラ
ンジスタMdcの電流駆動能力が普通のセルを成すMOSトラ
ンジスタMcの電流駆動能力の２分の１に設定されてい
る。あるいはその代りにダミービット線の負荷抵抗R2を
普通のビット線の負荷抵抗R1の２分の１の抵抗値にする
場合もある。
ンジスタMdcの電流駆動能力が普通のセルを成すMOSトラ
ンジスタMcの電流駆動能力の２分の１に設定されてい
る。あるいはその代りにダミービット線の負荷抵抗R2を
普通のビット線の負荷抵抗R1の２分の１の抵抗値にする
場合もある。
いずれにせよ、第８図に示すようにセルに電流が流れ
た場合におけるビット線の電位低下はダミービット線の
それよりも速度が速い。そして、アンプAmpの感度を△
Ｖとし、ダミービット線とビット線との間に△Ｖの電位
差が生じるに要する時間をｔとすると、セルの状態の判
定に要する時間はｔということになる。
た場合におけるビット線の電位低下はダミービット線の
それよりも速度が速い。そして、アンプAmpの感度を△
Ｖとし、ダミービット線とビット線との間に△Ｖの電位
差が生じるに要する時間をｔとすると、セルの状態の判
定に要する時間はｔということになる。
第９図は後者のセンスアンプ、即ち、ダミーセルを設
けずビット線の電位をインバータにより増幅して読出す
タイプのセンスアンプを示すものであり、同図において
Inはインバータ、Ｒはビット線と電源端子との間に接続
された負荷抵抗である。第10図はビット線の電位変化を
示すものである。
けずビット線の電位をインバータにより増幅して読出す
タイプのセンスアンプを示すものであり、同図において
Inはインバータ、Ｒはビット線と電源端子との間に接続
された負荷抵抗である。第10図はビット線の電位変化を
示すものである。
本回路の場合、メモリセルに電流が流れた場合におい
てビット線の電位が変化開始後インバータInのしきい値
電圧をよぎるに要する時間ｔだけ読み出すのに要する時
間が長くなる。
てビット線の電位が変化開始後インバータInのしきい値
電圧をよぎるに要する時間ｔだけ読み出すのに要する時
間が長くなる。
（D.発明が解決しようとする問題点） ところで、ROM等の半導体メモリにおいては読み出し
の高速化が強く要求されているが、第７図に示す回路に
よるも第９図に示す回路によるもその要求に充分に応え
ることは難しかった。というのは、第７図に示す回路の
場合は変化に速い普通のビット線の電位変化（勿論セル
に電流が流れている場合）を直接検出するのではなく変
化速度が普通のビット線の２分の１であるダミービット
線の電位とビット線との電位差を検出するので、アンプ
の感度を同じだとする直接検出する場合の２倍読み出し
に時間がかかることになるからである。
の高速化が強く要求されているが、第７図に示す回路に
よるも第９図に示す回路によるもその要求に充分に応え
ることは難しかった。というのは、第７図に示す回路の
場合は変化に速い普通のビット線の電位変化（勿論セル
に電流が流れている場合）を直接検出するのではなく変
化速度が普通のビット線の２分の１であるダミービット
線の電位とビット線との電位差を検出するので、アンプ
の感度を同じだとする直接検出する場合の２倍読み出し
に時間がかかることになるからである。
また、第９図に示す回路の場合はビット線の電位がイ
ンバータのしきい値電圧に達するまでに時間がかかるの
でより一層の高速化が難しかったのである。
ンバータのしきい値電圧に達するまでに時間がかかるの
でより一層の高速化が難しかったのである。
本発明はこのような問題点を解決すべく為されたもの
であり、ビット線の電位変化を高速度で検出できるよう
にして読み出しの高速化を図ることを目的とする。
であり、ビット線の電位変化を高速度で検出できるよう
にして読み出しの高速化を図ることを目的とする。
（E.問題点を解決するための手段） 本発明半導体メモリは上記問題点を解決するため、セ
ンスアンプを入出力間がスイッチング手段により接続さ
れたインバータで構成し、ビット線とインバータとの間
にビット線の電位の基準電位側への変動のみを上記イン
バータへ伝達する変位伝達手段を介在せしめたことを特
徴とする。
ンスアンプを入出力間がスイッチング手段により接続さ
れたインバータで構成し、ビット線とインバータとの間
にビット線の電位の基準電位側への変動のみを上記イン
バータへ伝達する変位伝達手段を介在せしめたことを特
徴とする。
（F.作用） 本発明半導体メモリによれば、読み出し前にスイッチ
ング手段を瞬間的にオンすることによりインバータの入
力レベルをしきい値にバイアスすることができる。そし
て、セルが導通状態になって電流が流れビット線の電位
が基準電位が変動した場合にはインバータの入力レベル
はしきい値から基準電位側に変動するので、すぐにイン
バータがセルの記憶内容に対応した信号を出力する状態
になる。従って、セルの状態を判定できる状態になるに
要する時間が非常に短くて済み、読み出し動作の著しい
高速化を図ることが可能になる。
ング手段を瞬間的にオンすることによりインバータの入
力レベルをしきい値にバイアスすることができる。そし
て、セルが導通状態になって電流が流れビット線の電位
が基準電位が変動した場合にはインバータの入力レベル
はしきい値から基準電位側に変動するので、すぐにイン
バータがセルの記憶内容に対応した信号を出力する状態
になる。従って、セルの状態を判定できる状態になるに
要する時間が非常に短くて済み、読み出し動作の著しい
高速化を図ることが可能になる。
（G.実施例）［第１図乃至第６図］ 以下、本発明半導体メモリを図示実施例に従って詳細
に説明する。
に説明する。
（a.第１の実施例）［第１図乃至第３図］ 第１図乃至第３図は本発明半導体メモリの第１の実施
例を説明するためのもので、第１図は要部を示す回路
図、第２図はインバータの入出力特性図、第３図はビッ
ト線及びインバータの入力の電位変化図である。
例を説明するためのもので、第１図は要部を示す回路
図、第２図はインバータの入出力特性図、第３図はビッ
ト線及びインバータの入力の電位変化図である。
本半導体メモリはセンスアンプとなるインバータInの
入出力間をスイッチング手段SWにより接続し、インバー
タInの入力端子とビット線との間に容量素子Ｃを介在さ
せたものである。これ以外の点では本半導体メモリは第
９図に示した従来の半導体メモリと共通しており、共通
点については既に説明済みなのでここでの構成の説明は
省略する。
入出力間をスイッチング手段SWにより接続し、インバー
タInの入力端子とビット線との間に容量素子Ｃを介在さ
せたものである。これ以外の点では本半導体メモリは第
９図に示した従来の半導体メモリと共通しており、共通
点については既に説明済みなのでここでの構成の説明は
省略する。
本半導体メモリは読み出し動作の開始前毎にアドレス
遷移検出信号に従って発生する信号SSWによりスイッチ
ング手段SWを瞬間的にオンすることとする。すると、イ
ンバータInが該スイッチング手段SWによって入出力間が
短絡されるので、インバータInの入力端子のレベルV2は
例えば1/2VddというインバータInのしきい値電圧Vthに
略等しい値になる。そして、この状態でワード信号が入
力されてメモリセルに電流が流れるとそれに伴ってビッ
ト線のレベルV1が低下すのでインバータInの入力レベル
V2はしきい値電圧（1/2Vdd）から低下することになる。
従って、インバータInの出力は直ちにセルの状態に対応
したレベル（セルが導通した場合にはハイレベル）とな
るので読み出し動作の高速化を図ることができる。
遷移検出信号に従って発生する信号SSWによりスイッチ
ング手段SWを瞬間的にオンすることとする。すると、イ
ンバータInが該スイッチング手段SWによって入出力間が
短絡されるので、インバータInの入力端子のレベルV2は
例えば1/2VddというインバータInのしきい値電圧Vthに
略等しい値になる。そして、この状態でワード信号が入
力されてメモリセルに電流が流れるとそれに伴ってビッ
ト線のレベルV1が低下すのでインバータInの入力レベル
V2はしきい値電圧（1/2Vdd）から低下することになる。
従って、インバータInの出力は直ちにセルの状態に対応
したレベル（セルが導通した場合にはハイレベル）とな
るので読み出し動作の高速化を図ることができる。
即ち、本半導体メモリは第７図に示す半導体メモリと
は異なりビット線のレベルを直接検出しているので、第
７図に示す半導体メモリに存在しているところのダミー
ビット線とビット線との差を検出することに起因した上
述の読み出しの遅さはない。しかも、読み出し開始前に
インバータInの入力はそのしきい値電圧にバイアスさ
れ、そして若しセルに電流が流れてビット線のレベルが
低下したときはその電位変化はそのまま容量素子Ｃを介
してインバータInに伝達されるので、インバータInの入
力端子はVddレベルからではなくしきい値電圧から低下
を開始する。従って、第９図に示すようなインバータの
入力レベルVddから変化する従来の半導体メモリと比較
して時間ｔ（第10図参照）だけ読み出しに要する時間を
短縮することができるのである。
は異なりビット線のレベルを直接検出しているので、第
７図に示す半導体メモリに存在しているところのダミー
ビット線とビット線との差を検出することに起因した上
述の読み出しの遅さはない。しかも、読み出し開始前に
インバータInの入力はそのしきい値電圧にバイアスさ
れ、そして若しセルに電流が流れてビット線のレベルが
低下したときはその電位変化はそのまま容量素子Ｃを介
してインバータInに伝達されるので、インバータInの入
力端子はVddレベルからではなくしきい値電圧から低下
を開始する。従って、第９図に示すようなインバータの
入力レベルVddから変化する従来の半導体メモリと比較
して時間ｔ（第10図参照）だけ読み出しに要する時間を
短縮することができるのである。
（b.第２の実施例）［第４図］ 第４図は本発明半導体メモリの第２の実施例の要部を
示す回路図である。
示す回路図である。
本実施例はビット線の電位変化（Vss側への変化）を
インバータInへ伝達する変位伝達手段として容量素子Ｃ
に代えてMOSトランジスタQtを用い、該MOSトランジスタ
Qtのゲートに1/2Vdd程度（Vddが例えば5Vの場合は２〜3
V）の電位を常に与えておくようにしたものである。
インバータInへ伝達する変位伝達手段として容量素子Ｃ
に代えてMOSトランジスタQtを用い、該MOSトランジスタ
Qtのゲートに1/2Vdd程度（Vddが例えば5Vの場合は２〜3
V）の電位を常に与えておくようにしたものである。
本半導体メモリにおいても読み出し前にスイッチング
手段SWを瞬間的にオンさせてインバータInの入力レベル
V2を1/2Vdd（インバータInのしきい値電圧）レベルにす
る。尚、瞬間的にオンするとはオンした後すぐオフする
ということであるが、スイッチング手段SWをオフしても
MOSトランジスタQtがオフ状態にあり、ビット線とイン
バータInとの間がそのMOSトランジスタQtによって電気
的に分離されているのでインバータInの入力レベルV2は
しきい値電圧（1/2Vdd）に保持されたままである。
手段SWを瞬間的にオンさせてインバータInの入力レベル
V2を1/2Vdd（インバータInのしきい値電圧）レベルにす
る。尚、瞬間的にオンするとはオンした後すぐオフする
ということであるが、スイッチング手段SWをオフしても
MOSトランジスタQtがオフ状態にあり、ビット線とイン
バータInとの間がそのMOSトランジスタQtによって電気
的に分離されているのでインバータInの入力レベルV2は
しきい値電圧（1/2Vdd）に保持されたままである。
次に、ワード信号の到来によってメモリセルが導通し
てビット線がVddレベルから低下するとMOSトランジスタ
Qtが導通し、その増幅動作によってインバータInの入力
レベルV2をしきい値から急速に低下させる。従って、イ
ンバータInの出力が直ちにセルの状態に応じた状態にな
る。
てビット線がVddレベルから低下するとMOSトランジスタ
Qtが導通し、その増幅動作によってインバータInの入力
レベルV2をしきい値から急速に低下させる。従って、イ
ンバータInの出力が直ちにセルの状態に応じた状態にな
る。
この半導体メモリは、インバータInの入力側がフロー
ティングしないので、第１図に示した半導体メリに比較
すると回路が安定に動作するという利点がある。
ティングしないので、第１図に示した半導体メリに比較
すると回路が安定に動作するという利点がある。
（c.第３の実施例）［第５図］ 第５図は本発明半導体メモリの第３の実施例の要部を
示すものである。
示すものである。
本半導体メモリは、負荷を、ゲートにインバータInの
しきい値電圧に近い電圧Vrefを受けたMOSトランジスタQ
Lで構成し、更にプルアップ用MOSトランジスタQPを設け
たものであるが、それ以外の点では第４図に示した実施
例と全く同じである。
しきい値電圧に近い電圧Vrefを受けたMOSトランジスタQ
Lで構成し、更にプルアップ用MOSトランジスタQPを設け
たものであるが、それ以外の点では第４図に示した実施
例と全く同じである。
（d.第４の実施例）［第６図］ 第６図は本発明半導体メモリの第４の実施例の要部を
示す回路図である。
示す回路図である。
本実施例は変位伝達手段として接合ダイオードを用い
たものである。即ち、ビット線とインバータInとの間に
MOSトランジスタQdを接続し、ゲートをMOSトランジスタ
QdとインバータInとの接続点に接続したもので、実質的
にMOSトランジスタQdはインバータIn側がアノード、ビ
ット線側がカソードのダイオードとして働く。
たものである。即ち、ビット線とインバータInとの間に
MOSトランジスタQdを接続し、ゲートをMOSトランジスタ
QdとインバータInとの接続点に接続したもので、実質的
にMOSトランジスタQdはインバータIn側がアノード、ビ
ット線側がカソードのダイオードとして働く。
本半導体メモリによれば、スイッチング手段SWをオン
してインバータInの入力レベルをしきい値にバイアスし
その後オフしても、そのときビット線はVddレベルにあ
るのでMOSトランジスタQdからなるダイオードはオフす
る。従って、インバータInの入力レベルはしきい値電圧
のままである。
してインバータInの入力レベルをしきい値にバイアスし
その後オフしても、そのときビット線はVddレベルにあ
るのでMOSトランジスタQdからなるダイオードはオフす
る。従って、インバータInの入力レベルはしきい値電圧
のままである。
そして、読み出しが開始されてビット線のレベルが低
下したとき、ダイオードが導通してインバータInの入力
レベルがしきい値電圧から低下せしめられるのである。
従って、読み出し速度が高速になることはいうまでもな
い。
下したとき、ダイオードが導通してインバータInの入力
レベルがしきい値電圧から低下せしめられるのである。
従って、読み出し速度が高速になることはいうまでもな
い。
このように、本発明は種々の態様で実施することがで
き多くのバリエーションが考えられ得る。
き多くのバリエーションが考えられ得る。
（H.発明の効果） 以上に述べたように、本発明半導体メモリは、メモリ
セルがビット線と基準電位端子との間に接続されたMOS
トランジスタからなる半導体メモリにおいて、センスア
ンプが入出力間をスイッチング手段により接続されたイ
ンバータからなり、該インバータの入力端子と上記ビッ
ト線との間にビット線の電位の上記基準電位に近づく方
向の変動のみを伝達する変位伝達手段が設けられてなる
ことを特徴とするものである。
セルがビット線と基準電位端子との間に接続されたMOS
トランジスタからなる半導体メモリにおいて、センスア
ンプが入出力間をスイッチング手段により接続されたイ
ンバータからなり、該インバータの入力端子と上記ビッ
ト線との間にビット線の電位の上記基準電位に近づく方
向の変動のみを伝達する変位伝達手段が設けられてなる
ことを特徴とするものである。
従って、本発明半導体メモリによれば、読み出し前に
スイッチング手段をオンすることによりインバータの入
力レベルをしきい値にバイアスすることができる。そし
て、セルが導通状態になって電流が流れビット線の電位
が基準電位が変動した場合にはインバータの入力レベル
はしきい値から基準電位側に変動するので、すぐにイン
バータがセルの記憶内容に応じた状態になる。従って、
セルの状態を判定できる状態になるに要する時間が非常
に短くて済み、読み出し動作の著しい高速化を図ること
が可能になる。
スイッチング手段をオンすることによりインバータの入
力レベルをしきい値にバイアスすることができる。そし
て、セルが導通状態になって電流が流れビット線の電位
が基準電位が変動した場合にはインバータの入力レベル
はしきい値から基準電位側に変動するので、すぐにイン
バータがセルの記憶内容に応じた状態になる。従って、
セルの状態を判定できる状態になるに要する時間が非常
に短くて済み、読み出し動作の著しい高速化を図ること
が可能になる。
第１図乃至第３図は本発明半導体メモリの一つの実施例
を説明するためのもので、第１図は要部を示す回路図、
第２図はインバータの入出力特性図、第３図は動作を説
明する電位変化図、第４図は本発明半導体メモリの第２
の実施例の要部を示す回路図、第５図は本発明半導体メ
モリの第３の実施例の要部を示す回路図、第６図は本発
明半導体メモリの第４の実施例の要部を示す回路図、第
７図は半導体メモリの従来例の要部を示す回路図、第８
図は第７図の回路のビット線の電位変化図、第９図は半
導体メモリの別の従来例の要部を示す回路図、第10図は
第９図の回路のビット線の電位変化図である。 符号の説明 Mc……メモリセル（MOSトランジスタ）、 Ｃ、Qt、Qd……変位伝達手段、 In……インバータ、 SW……スイッチング手段。
を説明するためのもので、第１図は要部を示す回路図、
第２図はインバータの入出力特性図、第３図は動作を説
明する電位変化図、第４図は本発明半導体メモリの第２
の実施例の要部を示す回路図、第５図は本発明半導体メ
モリの第３の実施例の要部を示す回路図、第６図は本発
明半導体メモリの第４の実施例の要部を示す回路図、第
７図は半導体メモリの従来例の要部を示す回路図、第８
図は第７図の回路のビット線の電位変化図、第９図は半
導体メモリの別の従来例の要部を示す回路図、第10図は
第９図の回路のビット線の電位変化図である。 符号の説明 Mc……メモリセル（MOSトランジスタ）、 Ｃ、Qt、Qd……変位伝達手段、 In……インバータ、 SW……スイッチング手段。
Claims (1)
- 【請求項１】メモリセルがビット線と基準電位端子との
間に接続されたMOSトランジスタからなる半導体メモリ
において、 センスアンプが入出力間をスイッチング手段により接続
されたインバータからなり、 上記インバータの入力端子と上記ビット線との間にビッ
ト線の電位の上記基準電位に近づく方向の変動のみをイ
ンバータへ伝達する変位伝達手段が設けられてなる ことを特徴とする半導体メモリ
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13412089A JP2830066B2 (ja) | 1989-05-25 | 1989-05-25 | 半導体メモリ |
| EP90305649A EP0399820B1 (en) | 1989-05-25 | 1990-05-24 | Semiconductor memories |
| KR1019900007510A KR0155163B1 (ko) | 1989-05-25 | 1990-05-24 | 반도체 메모리 |
| DE69016701T DE69016701T2 (de) | 1989-05-25 | 1990-05-24 | Halbleiterspeicher. |
| US07/527,821 US5161123A (en) | 1989-05-25 | 1990-05-24 | Semiconductor memory |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13412089A JP2830066B2 (ja) | 1989-05-25 | 1989-05-25 | 半導体メモリ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH02310895A JPH02310895A (ja) | 1990-12-26 |
| JP2830066B2 true JP2830066B2 (ja) | 1998-12-02 |
Family
ID=15120932
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
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