JP6677786B1 - ページバッファ回路及び不揮発性記憶装置 - Google Patents

Abstract

【課題】データ読み出しの電圧精度を改善することができるページバッファ回路等を提供する。【解決手段】メモリセルに対して、ビット線を介してデータを書き込み又は読み出すときにデータを一時的に格納するラッチ回路を含むページバッファ回路であって、スイッチドキャパシタ回路を用いて構成される。ラッチ回路の一端に接続されたセンス端子に接続された第１のキャパシタと、ビット線に接続された第２のキャパシタと、センス端子と第２のキャパシタとの間に挿入された第１のスイッチと、センス端子と電源電圧との間に挿入された第２のスイッチと、第１のスイッチの両端子と並列に接続された制御端子及び第１の素子端子とを有する第１のトランジスタと、第１のトランジスタの第２の素子端子と接地との間に接続された第１及び第２の素子端子を有する第２のトランジスタと、第１及び第２のスイッチと、第２のトランジスタとを制御する制御回路とを備える。【選択図】図６

Description

本発明は、例えばフラッシュメモリなどの電気的書き換え可能な不揮発性記憶装置のためのページバッファ回路及び、当該ページバッファ回路を備えた不揮発性記憶装置。

ビット線とソース線との間に複数のメモリセルトランジスタ（以下、メモリセルという）を直列に接続してＮＡＮＤストリングを構成し、高集積化を実現したＮＡＮＤ型不揮発性半導体記憶装置が知られている（例えば、特許文献１参照。）。

図１は従来例に係るＮＡＮＤ型フラッシュＥＥＰＲＯＭの全体構成を示すブロック図である。また、図２は図１のメモリセルアレイ１０とその周辺回路の構成を示す回路図である。

図１において、従来例に係るＮＡＮＤ型フラッシュＥＥＰＲＯＭは、メモリセルアレイ１０と、その動作を制御する制御回路１１と、ロウデコーダ１２と、高電圧発生回路１３と、データ書き換え及び読み出し回路を含むページバッファ回路１４と、カラムデコーダ１５と、コマンドレジスタ１７と、アドレスレジスタ１８と、動作ロジックコントローラ１９と、データ入出力バッファ５０と、データ入出力端子５１とを備えて構成される。

メモリセルアレイ１０は、図２に示すように、複数個のスタックトゲート構造の電気的書き換え可能な不揮発性メモリセルＭＣｅｎｅ，ＭＣｏｎｅ，ＭＣｅｎｏ，ＭＣｏｎｏ（以下、総称して符号ＭＣを付す。）を直列接続してＮＡＮＤセルユニットが構成される。各ＮＡＮＤセルユニットは、ドレイン側が選択ゲートトランジスタＳＧＤｅ又はＳＧＤｏを介してビット線ＢＬｅ又はＢＬｏに接続され、ソース側が選択ゲートトランジスタＳＧＳｅ又はＳＧＳｏを介して共通ソース線ＳＬに接続される。ロウ方向に並ぶメモリセルＭＣの制御ゲートは共通にワード線ＷＬｅ（ｎ）又はＷＬｏ（ｎ）（総称して、符号ＷＬを付す。）に接続され、選択ゲートトランジスタの各ゲート電極はワード線ＷＬと平行して配設される選択ゲート線ＳＧＤｅ，ＳＧＤｏに接続される。１本のワード線ＷＬにより選択されるメモリセルの範囲が書き込み及び読み出しの単位となる１ページである。１ページ又はその整数倍の範囲の複数のＮＡＮＤセルユニットＮＵの範囲がデータ消去の単位である１ブロックとなる。ページバッファ回路１４Ａは、ページ単位のデータ書き込み及び読み出しを行うために、ビット線毎に設けられたセンスアンプ回路（ＳＡ）及びラッチ回路（ＤＬ）を含む。

図２のメモリセルアレイ１０は、簡略化した構成を有し、複数のビット線でページバッファを共有してもよい。この場合は、データ書き込み又は読み出し動作時にページバッファに選択的に接続されるビット線数が１ページの単位となる。また、図２は、１個の入出力端子５１との間でデータの入出力が行われるセルアレイの範囲を示している。メモリセルアレイ１０のワード線ＷＬ及びビット線ＢＬの選択を行うために、それぞれロウデコーダ１２及びカラムデコーダ１５が設けられている。制御回路１１は、データ書き込み、消去及び読み出しのシーケンス制御を行う。制御回路１１により制御される高電圧発生回路１３は、データ書き換え、消去、読み出しに用いられる昇圧された高電圧や中間電圧を発生する。

入出力バッファ５０は、データの入出力及びアドレス信号の入力に用いられる。すなわち、入出力バッファ５０及びデータ信号線５２を介して、入出力端子５１とページバッファ回路１４の間でデータの転送が行われる。データ入出力端子５１から入力されるアドレス信号は、アドレスレジスタ１８に保持され、ロウデコーダ１２及びカラムデコーダ１５に送られてデコードされる。データ入出力端子５１からは動作制御のコマンドも入力される。入力されたコマンドはデコードされてコマンドレジスタ１７に保持され、これにより制御回路１１が制御される。チップイネーブル信号ＣＥＢ、コマンドラッチイネーブルＣＬＥ、アドレスラッチイネーブル信号ＡＬＥ、書き込みイネーブル信号ＷＥＢ、読み出しイネーブル信号ＲＥＢ等の外部制御信号は動作ロジックコントローラ１９に取り込まれ、動作モードに応じて内部制御信号が発生される。内部制御信号は、入出力バッファ５０でのデータラッチ、転送等の制御に用いられ、さらに制御回路１１に送られて、動作制御が行われる。

ＮＡＮＤ型フラッシュＥＥＰＲＯＭにおいては、１ページのデータが１回でメモリセルに書き込まれる。ここで、すべてのビットが書き込まれたか否かをチェックするためにビット毎のプログラムベリファイ処理（以下、プログラムベリファイを「ベリファイ」ともいう。）が採用されている。基本的には、すべてのビットが所定のしきい値電圧Ｖｔｈを超えた後に、すべてのビットがパスしたとしてベリファイ処理が完了する。しかしながら、最近のフラッシュメモリでは、いくつかのフェイルビットが残っていてもパス状態にされる。これは「擬似パス処理」と呼ばれ、ユーザモードでパスをセットするために用いられる。これは、多数のビットが、ＥＣＣ（Error Checking and Correction）機能のもとで動作しているときに用いられ、多くのビットのＥＣＣ機能のために、データ書き込み時における少しのビットを擬似パスしても、全体としては問題とならない。なお、プログラム特性又はフェイル解析を行うときは擬似パスのビット数を増減するなどして評価することにより、時間短縮や効率アップを図ることができる。

図２において、１対のビット線ＢＬｅ，ＢＬｏがビット線制御回路１４Ｂを介して、ページバッファ回路１４Ａに選択的に接続される。この場合、ビット線選択信号ＢＬＳｅ又はＢＬＳｏによって、ビットライン選択トランジスタＭ３０又はＭ３１及びＭ３２を導通させ、ビット線ＢＬｅ又はビット線ＢＬｏの一方を選択的にページバッファ回路１４Ａに接続する。なお、一方のビット線が選択されている間、非選択状態である他方のビット線は、ビット線非選択信号ＢＬＶｅ，ＢＬＶｏにより固定の接地電位や電源電圧電位にすることによって、隣接ビット線間のノイズを削減する。

図２のページバッファ回路１４Ａにおいて、所定のビット線を選択するビット線選択トランジスタＭ２と、ビット線に対して所定のプリチャージ電圧を印加するトランジスタＭ３と、データを一時的に充電するキャパシタＣ１と、１対のインバータＩＮＶ１，ＩＮＶ２からなりデータを一時的にラッチするラッチ回路ＬＡＴ１とを備えて構成される。

ところで、ＮＡＮＤフラッシュメモリの記憶容量がますます大きくなるにつれて、ビット線ＢＬは長くなる傾向があり、ここで、ビット線電圧の検出回路は、図２に示すように、ビット線制御回路１４Ｂとページバッファ回路１４Ａで構成されている。

図３Ａは図２の回路において、ビット線セットアップの動作を示す回路図であり、図３Ｂは図２の回路において、読出セットアップの動作を示す回路図である。

図３Ａにおいて、ビット線ＢＬがデータの読出動作の前に電圧を設定する様子を示しており、図３Ａの例では、選択ビット線がＢＬｅであるので、ビット線ＢＬｏを選択解除するために、トランジスタＭ１を介してビット線ＢＬｏを所定の電圧Ｖ１に設定する。ビット線選択トランジスタＭ２のゲートには電圧ＢＬ_ＳＮＳ＝プリチャージ電圧Ｖｃｈｇ＋しきい値電圧（Ｖｔ）が印加されているので、ビット線ＢＬｅはトランジスタＭ２とＭ３を介してプリチャージ電圧Ｖｃｈｇが設定される。次いで、データの読み出しの図３Ｂでは、ビット線選択トランジスタＭ２のゲートには電圧ＢＬ_ＳＮＳ＝Ｖ_ＳＮＳ＋Ｖｔが印加され、所定のメモリセルＭＣからデータの電圧が読み出される。

図４Ａは図２の回路におけるビット線セットアップに関係する回路図であり、図４Ｂは図２の回路におけるビット線セットアップにおけるビット線の充電時間を示すタイミングチャートである。ここで、図４Ａ及び図４Ｂはビット線のセットアップの難易性と不一致を示しており、図４Ａは、ビット線電圧のセットアップの状況を簡単に示しており、ビット線ＢＬｅは容量負荷Ｃ_ＢＬのみを有するので、図４Ｂに示すように、ビット線ＢＬｅの電圧が高くなるにつれて、より多くのトランジスタＭ２がオフ状態に近づくようになる。従って、ビット線ＢＬｅは所定の電圧Ｖｃｈｇに達するまでに比較的多大の時間がかかり、最後に、ビット線ＢＬｅは、セットアップ時間の制限のために目標電圧Ｖｃｈｇより若干低い電圧に飽和する。また、複数のトランジスタＭ２は、実際には互いのしきい値Ｖｔが不一致しており、そのミスマッチはビット線ＢＬｅのプリチャージ電圧レベルに影響する。

図５は図２の回路におけるビット線セットアップにおけるビット線の読出動作を示すタイミングチャートである。

図３Ｂのデータ読出動作では、ビット線ＢＬｅのセットアップ後、トランジスタＭ３はオフになり、電圧Ｖｃｈｇは電圧Ｖｓｎｓに変更される。そして、選択ゲートトランジスタＳＧＤｏ，ＳＧＳｏ及びワード線ＷＬｏのトランジスタがそれぞれデータ読出のためにオンされる。図５のビット線ＢＬｅの電圧動作に示すように、センシング期間（ｔ_ＳＮＳ）後、インバータのラッチ回路ＬＡＴ１がイネーブルされ、メモリセルＭＣからのデータがラッチされるように構成されている。

例えば、特許文献２及び３において、例えばフラッシュメモリなどの電気的書き換え可能な不揮発性記憶装置のためのページバッファ回路が開示されている。

特開平９−１４７５８２号公報 特許第５６７８１５１号公報 特許第６１１４７９６号公報

しかしながら、上述のように、ビット線選択トランジスタＭ２を介してデータをラッチしているために、複数のビット線ＢＬでそれに対応する各ビット線選択トランジスタＭ２のしきい値電圧のばらつきにより、ビット線によってメモリセルＭＣからのデータ電圧のばらつきが発生する。これにより、データ読み出しの電圧精度が低下するという問題点があった。

本発明の目的は以上の問題点を解決し、従来例に比較してデータ読み出しの電圧精度を改善することができるページバッファ回路及び、それを用いた不揮発性記憶装置を提供することにある。

第１の発明に係るページバッファ回路は、不揮発性記憶装置のメモリセルに対して、ビット線を介してデータを書き込み又は読み出すときにデータを一時的に格納するラッチ回路を含むページバッファ回路であって、
前記ページバッファ回路は、スイッチドキャパシタ回路を用いて構成されたことを特徴とする。

前記ページバッファ回路において、前記ページバッファ回路は、
前記ラッチ回路の一端に接続されたセンス端子に接続された第１のキャパシタと、
前記ビット線に接続された一端を有する第２のキャパシタと、
前記センス端子と前記第２のキャパシタの他端との間に挿入された第１のスイッチと、
前記センス端子と電源電圧との間に挿入された第２のスイッチと、
前記第１のスイッチの両端子とそれぞれ並列に接続された制御端子及び第１の素子端子とを有する第１のトランジスタと、
前記第１のトランジスタの第２の素子端子と接地との間にそれぞれ接続された第１及び第２の素子端子を有する第２のトランジスタと、
前記第１及び第２のスイッチと、前記第２のトランジスタとを制御する制御回路とを備えたことを特徴とする。

また、前記ページバッファ回路において、前記制御回路は、
（１）前記第１のスイッチをオフし、前記第２のスイッチをオンし、前記第２のトランジスタをオフすることで、第１のキャパシタに前記電源電圧を印加し、前記ビット線から前記第２のキャパシタを介して前記第１のトランジスタの制御端子に対して、前記第１のトランジスタのしきい値電圧よりも所定の第１の電圧だけ高い電圧を印加することで、データの読み出しをセットアップし、
（２）前記第１のスイッチをオフし、前記第２のスイッチをオフし、前記第２のトランジスタをオフすることで、前記第２のキャパシタから前記ビット線を介して前記メモリセルに対してセル電流を流すことで、前記メモリセルのデータを読み出し、
（３）前記第１のスイッチをオフし、前記第２のスイッチをオフし、前記第２のトランジスタをオンすることで、前記読み出したデータに対応する電圧が印加された第２のキャパシタから前記第１のトランジスタの制御端子に印加されることで、前記読み出したデータに対応した電圧が前記センス端子の第１のキャパシタに設定されて前記ラッチ回路によりサンプルホールドされるように制御することを特徴とする。

さらに、前記ページバッファ回路において、前記制御回路は、
（０）前記データの読み出しをセットアップする前に、前記第１のスイッチをオンし、前記第２のスイッチをオンし、前記第２のトランジスタをオンし、前記ビット線に所定のセンス電圧を印加することで、センスレベルのセットアップを行うように制御することを特徴とする。

またさらに、前記ページバッファ回路は、前記センス端子と前記ビット線との間に挿入され、前記センス端子のデータを前記ビット線に転送することでベリファイ時のデータ読み出しを行うデータ転送回路をさらに備えたことを特徴とする。

またさらに、前記ページバッファ回路において、
前記不揮発性記憶装置のメモリセルアレイが少なくとも２つのメモリセルアレイ領域に分割され、
前記分割された２つのメモリアレイ領域の間に、ビット線の電圧を制御するビット線制御回路を挿入したことを特徴とする。

第２の発明に係る不揮発性記憶装置は、前記ページバッファ回路を備えたことを特徴とする。

前記不揮発性記憶装置において、
ビット線の電圧を制御するビット線制御回路を備える第１のメモリセルアレイ領域と、
前記ビット線制御回路を備えない第２のメモリセルアレイ領域とを混在して備えることを特徴とする。

従って、本発明に係るページバッファ回路及びそれを用いた不揮発性記憶装置によれば、従来例に比較してデータ読み出しの電圧精度を改善することができ、高精度でデータの読み出しを行うことができる。

従来例に係るＮＡＮＤ型フラッシュＥＥＰＲＯＭの全体構成を示すブロック図である。 図１のメモリセルアレイ１０とその周辺回路の構成を示す回路図である。 図２の回路において、ビット線セットアップの動作を示す回路図である。 図２の回路において、読出セットアップの動作を示す回路図である。 図２の回路におけるビット線セットアップに関係する回路図である。 図２の回路におけるビット線セットアップにおけるビット線の充電時間を示すタイミングチャートである。 図２の回路におけるビット線セットアップにおけるビット線の読出動作を示すタイミングチャートである。 実施形態に係るＮＡＮＤ型フラッシュＥＥＰＲＯＭのメモリセルアレイ１０とその周辺回路の構成を示す回路図である。 図６の周辺回路において、スイッチドキャパシタ回路を用いたページバッファ回路１４ＡＡの構成例を示す回路図である。 図７のページバッファ回路１４ＡＡにおけるセンスレベルセットアップモードの動作を示す回路図である。 図７のページバッファ回路１４ＡＡにおける読出セットアップモードの動作を示す回路図である。 図７のページバッファ回路１４ＡＡにおけるセンシングモードの動作を示す回路図である。 図７のページバッファ回路１４ＡＡにおけるサンプルホールドモードの動作を示す回路図である。 図７のページバッファ回路１４ＡＡの動作例を示すタイミングチャートである。 従来例に係るメモリセルアレイタイプＡ（１０Ａ）の構成例を示す回路図である。 実施形態に係るメモリセルアレイタイプＢ（１０Ｂ）の構成例を示す回路図である。 従来例に係る周辺回路の構成例を示すブロック図である。 実施形態に係る周辺回路の構成例を示すブロック図である。 実施形態に係る、ページバッファ回路１４ＡＡ及びデータ転送回路１４Ｃを含む周辺回路におけるベリファイ時の読出セットアップモードの動作を示す回路図である。 図１３の周辺回路における動作を示すタイミングチャートである。

以下、本発明にかかる実施形態について図面を参照して説明する。なお、同一又は同様の構成要素については同一の符号を付している。また、説明の簡単化のため、便宜上、端子名称と端子電圧とを同一の符号で表す場合がある。

図６は実施形態に係るＮＡＮＤ型フラッシュＥＥＰＲＯＭのメモリセルアレイ１０とその周辺回路の構成を示す回路図である。図６において、実施形態に係る周辺回路は、図２の回路に比較して、以下のことが異なる。
（１）メモリセルアレイ１０の選択ゲートトランジスタＳＧＤｅ及びＳＧＤｏの各ゲート線間の領域に、ＭＯＳトランジスタＭ１０〜Ｍ１５を含むビット線制御回路１４Ｂの一部の回路を挿入したこと。ＭＯＳトランジスタＭ１０，Ｍ１３の各ゲートにはビット線制御電圧ＢＬＶｅが印加され、ＭＯＳトランジスタＭ１２，Ｍ１５の各ゲートにはビット線制御電圧ＢＬＶｏが印加され、ＭＯＳトランジスタＭ１１，Ｍ１４の各ゲートには、２つの領域を電磁気的に遮蔽分離するための分離接地電圧ＩＳＯが印加される。
（２）スイッチドキャパシタ回路により構成されたページバッファ回路１４ＡＡを備えたこと。
（３）メモリセルアレイ１０に、ビット線制御回路１４Ｂ及びデータ転送回路１４Ｃを介してページバッファ回路１４ＡＡが接続されたこと。データ転送回路１４Ｃは、互いに直列に接続された２個のＭＯＳトランジスタＭ２５，Ｍ２６を備えて構成される。

このページバッファ回路１４ＡＡでは、スイッチトキャパシタ回路を用いたページバッファ回路１４ＡＡを用いることで、上述の各ビット線選択トランジスタＭ２のしきい値電圧のばらつきを実質的に軽減して、各ビット線選択トランジスタＭ２のしきい値電圧のばらつきによるデータ読み出しの電圧精度が低下するという問題点を解決する。これにより、柔軟なセンシングレベルを設定することができる。また、ビット線制御回路１４Ｂの一部をＮＡＮＤストリングに挿入することでプリチャージ／ディスチャージ期間を短縮することができる。

図６において、ページバッファ回路１４ＡＡは、２個のキャパシタＣ０，Ｃ１と、５個のＭＯＳトランジスタＭ２０〜Ｍ２４と、２個のインバータＩＮＶ１，ＩＮＶ２にてなるラッチ回路ＬＡＴ１とを備えて構成される。ＭＯＳトランジスタＭ２０〜Ｍ２４の各ゲートにはそれぞれ制御電圧ＣＡＬ，Ｇ１，ＥＮ１，ＰＲＥ，ＥＮ２が制御回路２０から印加されて、各ＭＯＳトランジスタＭ２０〜Ｍ２４がオン／オフ制御される。また、ラッチ回路ＬＡＴ１の一端を端子Ｑ１とし、他端を端子Ｑ２とする。

選択ビット線ＢＬｃはデータ転送回路１４ＣのＭＯＳトランジスタＭ２５のソース及びゲートを介して、ページバッファ回路１４ＡＡのセンス端子ＳＮＳに接続される。また、選択ビット線ＢＬｃはキャパシタＣ０を介してＭＯＳトランジスタＭ２１のゲート及びドレイン、並びにＭＯＳトランジスタＭ２２のソース及びドレインを介して接地される。ＭＯＳトランジスタＭ２１のゲートは、ＭＯＳトランジスタＭ２０のドレイン及びソースを介して、ＭＯＳトランジスタＭ２１のソースに接続される。ＭＯＳトランジスタＭ２１のソースはＭＯＳトランジスタＭ２３のドレイン及びソースを介して電源電圧ＶＤＤに接続されるとともに、センス端子ＳＮＳ及びキャパシタＣ１を介して接地される。端子ＳＮＳはＭＯＳトランジスタＭ２４のソース及びドレインを介してラッチ回路ＬＡＴ１の端子Ｑ１に接続される。

例えば偶数のビット線ＢＬｅを選択したとき、電圧Ｖ１ｅはＭＯＳトランジスタＭ１０を介して、ビット線ＢＬｅに所定のセンス電圧Ｖ_ＳＮＳ＋Ｖ_ＣＨＧを供給してキャパシタＣ０の一方の端子（図６において左側の端子であって、ビット線ＢＬｅ側の端子）を介してキャパシタＣ０に同電荷を蓄える。一方、例えば奇数のビット線ＢＬｏを選択したとき、電圧Ｖ１ｏはＭＯＳトランジスタＭ１５を介してビット線ＢＬｏに０Ｖを供給する。そして、ページバッファ回路１４ＡＡは、メモリセルＭＣからのデータの読み出し後に、ラッチ回路ＬＡＴ１にそのデータを格納する。なお、ＭＯＳトランジスタＭ２０はゲート電圧Ｇ１の電位を較正するＭＯＳトランジスタである。センス電流Ｉ_ＳＨを供給するために、ＭＯＳトランジスタＭ２３はセンスレベルセットアップ中に電流源Ｉ_ＳＨから電流を取り出す。次いで、ＭＯＳトランジスタＭ２３をオンにしてセンス端子ＳＮＳをプリチャージし、サンプルホールド期間の後、ＭＯＳトランジスタＭ２４がオンになった後、ラッチ回路ＬＡＴ１にセンス端子ＳＮＳのデータが格納される。

図７は図６の周辺回路において、スイッチドキャパシタ回路を用いたページバッファ回路１４ＡＡの構成例を示す回路図であり、図６のページバッファ回路１４ＡＡのＭＯＳトランジスタの一部をスイッチに置き換えた回路図である。図７において、スイッチＳ１はＭＯＳトランジスタＭ２０に対応し、スイッチＳ２はＭＯＳトランジスタＭ２３に対応し、スイッチＳ３はＭＯＳトランジスタＭ１０，Ｍ１５に対応する。ビット線ＢＬはスイッチＳ３を介して電圧Ｖ１に接続される。センス端子ＳＮＳはスイッチＳ２を介してスイッチＳ４の共通端子に接続され、スイッチＳ４のａ側端子は電圧Ｖ２に接続され、スイッチＳ４のｂ側端子は電流源Ｉ_ＳＨを介して電圧Ｖ２に接続される。各スイッチＳ１〜Ｓ４及びＭＯＳトランジスタＭ２２は制御回路２０からの制御信号ＳＳ１〜ＳＳ４，ＥＮ１によりオン／オフ制御される。

図８Ａは図７のページバッファ回路１４ＡＡにおけるセンスレベルセットアップモードの動作を示す回路図であり、図８Ｂは図７のページバッファ回路１４ＡＡにおける読出セットアップモードの動作を示す回路図である。また、図８Ｃは図７のページバッファ回路１４ＡＡにおけるセンシングモードの動作を示す回路図であり、図８Ｄは図７のページバッファ回路１４ＡＡにおけるサンプルホールドモードの動作を示す回路図である。さらに、図９は図７のページバッファ回路１４ＡＡの動作例を示すタイミングチャートである。

以下、図８Ａ〜図９を参照して、ページバッファ回路１４ＡＡの動作について説明する。

図８Ａのセンスレベルセットアップモードは、ビット線ＢＬ及びＭＯＳトランジスタＭ２１のゲート端子Ｇ１においてセンスレベルを設定する期間である。このとき、スイッチＳ１、Ｓ２、Ｓ３及びＭＯＳトランジスタＭ２２がオンにされ、スイッチＳ４が端子ｂ側に切り替えられる。電流源Ｉ_ＳＨからの電流がスイッチＳ４及びＳ２、ＭＯＳトランジスタＭ２１及びＭ２２を介して流れる。これにより、ＭＯＳトランジスタＭ２１のゲート電圧Ｇ１をＭＯＳトランジスタＭ２１のしきい値電圧Ｖ_ＴＨ１に強制的に設定する。同時に、ビット線ＢＬはセンスレベル電圧Ｖ_ＳＮＳに設定される。ここで、ゲート電圧Ｇ１は電流源Ｉ_ＳＨによって、複数のビット線ＢＬに対して自己整合（Self Alignment）されているため、ビット線ＢＬは任意の電圧を検出レベルとして設定することができる。

図８Ｂの読出セットアップモードにおいて、スイッチＳ１及びＭＯＳトランジスタＭ２２はオフにされ、スイッチＳ２とＳ３がオンにされる。スイッチＳ４は端子ａ側に切り替えられる。ここで、センス端子ＳＮＳは電源電圧ＶＤＤから電圧Ｖ２に設定される。同時に、ビット線ＢＬは電圧Ｖ１からデータ読み出しの初期電圧Ｖ_ＣＨＧに設定される。ビット線ＢＬが初期電圧Ｖ_ＣＨＧになると、ＭＯＳトランジスタＭ２１のゲート電圧Ｇ１の電位は電荷保存によってＶ_ＴＨ＋Ｖ_ＣＨＧになる。

図８Ｃのセンシングモードにおいて、スイッチＳ１、Ｓ２、Ｓ３及びＭＯＳトランジスタＭ２２がオフにされる。同時に、選択ゲート電圧ＳＧＤｅ又はＳＧＤｏがオンとされて、所定のメモリセルＭＣがビット線ＢＬに接続される。このとき、図８Ｃに示すようにセル電流Ｉ_ＣＥＬＬが発生し、ビット線ＢＬの電圧が０Ｖに向かってメモリセルＭＣの電荷が放電する。
（Ａ）メモリセルＭＣが消去セルの場合、セル電流Ｉ_ＣＥＬＬはビット線ＢＬを、センス端子ＳＮＳの電圧であるセンス電圧Ｖ_ＳＮＳよりも低くするのに十分に大きく設定されており、ＭＯＳトランジスタＭ２１のゲート電圧Ｇ１はそのしきい値電圧Ｖ_ＴＨ１よりも低くなる。
（Ｂ）メモリセルＭＣがプログラムセルの場合、セル電流Ｉ_ＣＥＬＬはほとんど流れず、ビット線ＢＬの電圧はセンス電圧Ｖ_ＳＮＳよりも高く保持される。

図８Ｄのサンプリングホールドモードにおいて、ＭＯＳトランジスタＭ２２のみがオンとされる。
（Ａ）ＭＯＳトランジスタＭ２１のゲート電圧Ｇ１がそのしきい値電圧Ｖ_ＴＨ１より高い場合、ＭＯＳトランジスタＭ２１がオンにされる。その後、図９に示すように、端子ＳＮＳのセンス電圧Ｖ_ＳＮＳは「プログラムデータ」として０Ｖになる。
（Ｂ）ＭＯＳトランジスタＭ２１のゲート電圧Ｇ１がそのしきい値電圧Ｖ_ＴＨ１より低い場合、ＭＯＳトランジスタＭ２１はオフにされる。このとき、図９に示すように、端子ＳＮＳのセンス電圧Ｖ_ＳＮＳは「消去データ」として所定電圧を保持する。

以上のように構成された、スイッチドキャパシタ回路を備えたページバッファ回路１４ＡＡによれば、各ビット線選択トランジスタＭ２のしきい値電圧のばらつきを実質的に軽減して、各ビット線選択トランジスタＭ２のしきい値電圧のばらつきによるデータ読み出しの電圧精度が低下するという問題点を解決することができる。これにより、柔軟なセンシングレベルを設定することができる。また、ビット線制御回路１４Ｂの一部をＮＡＮＤストリングに挿入することでプリチャージ／ディスチャージ期間を短縮することができる。

次いで、図６のメモリセルアレイ１０内へのビット線制御回路１４Ｂの一部が挿入された実施形態について、以下に説明する。

図１０は従来例に係るメモリセルアレイタイプＡ（１０Ａ）の構成例を示す回路図である。図１０のビット線制御回路１４Ｂは、図２の従来例に示すように、メモリアレイ１０の外側の領域に配置されており、「タイプＡ」と呼ぶ。

図１１は実施形態に係るメモリセルアレイタイプＢ（１０Ｂ）の構成例を示す回路図である。図１１のビット線制御回路１４Ｂの一部は、図６の実施形態に示すように、メモリアレイ１０の内側の領域に配置されている。具体的には、メモリセルアレイ１０の選択ゲートトランジスタＳＧＤｅ及びＳＧＤｏの各ゲート線間の領域に、ＭＯＳトランジスタＭ１０〜Ｍ１５を含むビット線制御回路１４Ｂの一部の回路が挿入されている。ＭＯＳトランジスタＭ１０，Ｍ１３の各ゲートにはビット線制御電圧ＢＬＶｅが印加され、ＭＯＳトランジスタＭ１２，Ｍ１５の各ゲートにはビット線制御電圧ＢＬＶｏが印加され、ＭＯＳトランジスタＭ１１，Ｍ１４の各ゲートには、２つの領域を電磁気的に遮蔽分離するための分離接地電圧ＩＳＯが印加される。このビット線制御回路１４Ｂの配置を「タイプＢ」と呼ぶ。

図１１の構成例において、電圧Ｖ１は、偶数のビット線ＢＬｅの電圧Ｖ１ｅと、奇数のビット線ＢＬｏの電圧Ｖ１ｏとに分離される。また、ＭＯＳトランジスタＭ１０とＭ１５は図７のスイッチＳ３として機能する。ＭＯＳトランジスタＭ１１とＭ１４は常にオフにされ、ＭＯＳトランジスタＭ１２、Ｍ１３は配列数を合わせるためのダミーＭＯＳトランジスタである。

次いで、メモリセルアレイタイプＡ（１０Ａ）と、メモリセルアレイタイプＢ（１０Ｂ）の使用方法を以下に説明する。

図１２Ａは従来例に係る周辺回路の構成例を示すブロック図である。図１２Ａの従来例では、メモリセルアレイタイプＡ（１０Ａ）の外側領域において、ビット線制御回路１４Ｂ及びページバッファ回路１４Ａが配置され、ビット線制御回路１４ＢからメモリセルアレイタイプＡ（１０Ａ）のビット線ＢＬに対してプリチャージされる。

図１２Ｂは実施形態に係る周辺回路の構成例を示すブロック図である。図１２Ｂの実施形態では、メモリセルアレイ１０の領域において、複数のメモリセルアレイタイプＡ（１０Ａ）と、複数のメモリセルアレイタイプＢ（１０Ｂ）とが混在して配置されている。ここで、ビット線ＢＬに対するプリチャージは、メモリセルアレイタイプＢ（１０Ｂ）内のビット線制御回路１４Ｂから隣接するメモリアレイタイプＡ（１０Ａ）に対して行うことができる。

ビット線の充電回路は、ビット線制御回路１４Ｂに配置されており、実施形態では、メモリセルアレイタイプＢ（１０Ｂ）にも配置されている。ビット線ＢＬの負荷容量はビット線の長さに依存しており、図１２Ｂのように、ビット線の充電を行うことで、充電に係るビット線の長さは図１２Ａｎｏ従来例に比較して短くなり、ビット線のプリチャージ／ディスチャージ期間を短縮することができる。また、ビット線ＢＬの選択電圧と非選択電圧を別々に偶数のビット線ＢＬｅと奇数のビット線ＢＬｏに強制的に設定することが可能になる。

図１３は実施形態に係る、ページバッファ回路１４ＡＡ及びデータ転送回路１４Ｃを含む周辺回路におけるベリファイ時の読出セットアップモードの動作を示す回路図である。また、図１４は図１３の周辺回路における動作を示すタイミングチャートである。図１３において、ＭＯＳトランジスタＭ２５、Ｍ２６からなるデータ転送回路１４Ｃを備えたことを特徴とする。

図１４を参照して図１３の回路の動作を説明すると、まず、ラッチ回路ＬＡＴ１からセンス端子ＳＮＳにデータの電圧をアップロードする。センス端子ＳＮＳは、メモリセルＭＣをプログラム（書き込み）するためにはＨレベルに設定され、メモリセルＭＣをプログラム（書き込み）しないためにはＬレベルに設定される。次に、全てのビット線ＢＬは、電圧Ｖ１ｅ及びＶ１ｏを介して電源電圧ＶＤＤに強制的に供給され、禁止状態になる。

次いで、ＭＯＳトランジスタＭ２６がオンにされる。センス端子ＳＮＳがＨレベルのとき、ビット線ＢＬは０Ｖに設定されてメモリセルＭＣをプログラムする。プログラム終了後、ページバッファ回路１４ＡＡはプログラムベリファイセットアップ動作に移る。基本的に、プログラムベリファイ処理はデータ読み出し処理と類似しており、ＭＯＳトランジスタＭ２４の制御電圧ＥＮ２は、前のセンスデータをラッチ回路ＬＡＴ１に格納するために、ベリファイの前にオフになる。

次に、ページバッファ回路１４ＡＡが「センスレベルセットアップ」に移る。このときの動作はデータ読み出しセットアップとほぼ同様であるが、相違点は、データ読み出しセットアップの場合、図１３に示すように、センス端子ＳＮＳがＭＯＳトランジスタＭ２３を介して電源電圧ＶＤＤにプリチャージされることである。一方、ＭＯＳトランジスタＭ２４のゲート電圧ＥＮ２はプリチャージ電圧の代わりに、センス端子ＳＮＳはラッチ回路ＬＡＴ１のデータに応じてＨレベル又はＬレベルに保持される。もしメモリセルＭＣが十分にプログラムされているときは、センス端子ＳＮＳはＬレベルになる。このとき、それは、次のプログラムからの禁止ビットなるが、メモリセルＭＣが消去状態であるときは、センス端子ＳＮＳはＨレベルを保持し、当該プログラム処理を終了する。

以上の実施形態においては、ＮＡＮＤ型フラッシュＥＥＰＲＯＭなどのフラッシュメモリについて説明しているが、本発明はこれに限らず、ＮＯＲ型フラッシュメモリなどの不揮発性記憶装置に適用できる。

図６の実施形態において、データ転送回路１４Ｃを備えているが、本発明はこれに限らず、必要に応じて備えなくてもよい。

以上の実施形態において、ＭＯＳトランジスタＭ１〜Ｍ４０のゲートは制御端子であり、ソース及びドレインは１対の素子端子ということができる。ここで、ＭＯＳトランジスタＭ１〜Ｍ４０を用いて構成しているが、本発明はこれに限らず、バイポーラトランジスタを用いて構成してもよい。

以上詳述したように、本発明に係る不揮発性記憶装置のためのページバッファ回路によれば、例えばＮＡＮＤ型フラッシュメモリなどの不揮発性記憶装置の微細化に伴ってメモリセルのピッチが小さくなり、それに伴って周辺回路のトランジスタサイズが小さくなっても、従来技術に比較して正確にデータ値をセンスすることができる。

１０ メモリセルアレイ
１０Ａ メモリセルアレイタイプＡ
１０Ｂ メモリセルアレイタイプＢ
１１ 制御回路
１２ ロウデコーダ
１３ 高電圧発生回路
１４ データ書き換え及び読み出し回路（ページバッファ回路）
１４Ａ，１４ＡＡ ページバッファ回路
１４Ｂ ビット線制御回路
１４Ｃ データ転送回路
１５ カラムデコーダ
１６ プログラム終了検出回路
１７ コマンドレジスタ
１８ アドレスレジスタ
１９ 動作ロジックコントローラ
２０ 制御回路
５０ データ入出力バッファ
５１ データ入出力端子
５２ データ信号線
ＢＬ，ＢＬｅ，ＢＬｏ ビット線
Ｃ０，Ｃ１ キャパシタ
ＩＮＶ１〜ＩＮＶ２ インバータ
Ｉ_ＳＨ 電流源
Ｍ１〜Ｍ４０ ＭＯＳトランジスタ
ＭＣ，ＭＣｅｎｅ，ＭＣｏｎｅ，ＭＣｅｎｏ，ＭＣｏｎｏ メモリセル
ＬＡＴ１ ラッチ回路
Ｓ１〜Ｓ４ スイッチ
ＷＬｅ（ｎ），ＷＬｏ（ｎ） ワード線

Claims (7)

1. 不揮発性記憶装置のメモリセルに対して、ビット線を介してデータを書き込み又は読み出すときにデータを一時的に格納するラッチ回路を含むページバッファ回路であって、
   前記ページバッファ回路は、スイッチドキャパシタ回路と、制御回路とを備え、
   前記スイッチドキャパシタ回路は、
   前記ラッチ回路の一端に接続されたセンス端子に接続された第１のキャパシタと、
   前記ビット線に接続された一端を有する第２のキャパシタと、
   前記センス端子と前記第２のキャパシタの他端との間に挿入された第１のスイッチと、
   前記センス端子と電源電圧との間に挿入された第２のスイッチと、
   前記第１のスイッチの両端子とそれぞれ並列に接続された制御端子及び第１の素子端子とを有する第１のトランジスタと、
   前記第１のトランジスタの第２の素子端子と接地との間にそれぞれ接続された第１及び第２の素子端子を有する第２のトランジスタとを備え、
   前記制御回路は、前記第１及び第２のスイッチと、前記第２のトランジスタとを制御する、
   ことを特徴とするページバッファ回路。
2. 前記制御回路は、
   （１）前記第１のスイッチをオフし、前記第２のスイッチをオンし、前記第２のトランジスタをオフすることで、第１のキャパシタに前記電源電圧を印加し、前記ビット線から前記第２のキャパシタを介して前記第１のトランジスタの制御端子に対して、前記第１のトランジスタのしきい値電圧よりも所定の第１の電圧だけ高い電圧を印加することで、データの読み出しをセットアップし、
   （２）前記第１のスイッチをオフし、前記第２のスイッチをオフし、前記第２のトランジスタをオフすることで、前記第２のキャパシタから前記ビット線を介して前記メモリセルに対してセル電流を流すことで、前記メモリセルのデータを読み出し、
   （３）前記第１のスイッチをオフし、前記第２のスイッチをオフし、前記第２のトランジスタをオンすることで、前記読み出したデータに対応する電圧が印加された第２のキャパシタから前記第１のトランジスタの制御端子に印加されることで、前記読み出したデータに対応した電圧が前記センス端子の第１のキャパシタに設定されて前記ラッチ回路によりサンプルホールドされるように制御することを特徴とする請求項１記載のページバッファ回路。
3. 前記制御回路は、
   （０）前記データの読み出しをセットアップする前に、前記第１のスイッチをオンし、前記第２のスイッチをオンし、前記第２のトランジスタをオンし、前記ビット線に所定のセンス電圧を印加することで、センスレベルのセットアップを行うように制御することを特徴とする請求項２記載のページバッファ回路。
4. 前記センス端子と前記ビット線との間に挿入され、前記センス端子のデータを前記ビット線に転送することでベリファイ時のデータ読み出しを行うデータ転送回路をさらに備えたことを特徴とする請求項１〜３のうちのいずれか１つに記載のページバッファ回路。
5. 前記不揮発性記憶装置のメモリセルアレイが少なくとも２つのメモリセルアレイ領域に分割され、
   前記分割された２つのメモリアレイ領域の間に、ビット線の電圧を制御するビット線制御回路を挿入したことを特徴とする請求項１〜４のうちのいずれか１つに記載のページバッファ回路。
6. 請求項１〜５のうちのいずれか１つに記載のページバッファ回路を備えたことを特徴とする不揮発性記憶装置。
7. ビット線の電圧を制御するビット線制御回路を備える第１のメモリセルアレイ領域と、
   前記ビット線制御回路を備えない第２のメモリセルアレイ領域とを混在して備えることを特徴とする請求項６記載の不揮発性記憶装置。

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