ITUB20151149A1 - Memoria non volatile comprendente un blocco di controllo del rilevamento di corrente e corrispondente metodo di verifica di programmazione - Google Patents

Memoria non volatile comprendente un blocco di controllo del rilevamento di corrente e corrispondente metodo di verifica di programmazione Download PDF

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ITUB20151149A1
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Alessandro Sanasi
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Description

DESCRIZIONE
CAMPO DELL'INVENZIONE
La presente divulgazione si riferisce a una memoria non volatile comprendente un blocco di controllo a rilevamento di corrente per verificare la programmazione di un gruppo desiderato di celle della matrice di memoria e a un metodo per la verifica della programmazione della memoria non volatile.
La divulgazione particolarmente, ma non esclusivamente, si riferisce a una memoria e a un metodo per compensare il mismatch resistivo e l'offset interno dell'amplificatore operazionale.
SFONDO DELL'INVENZIONE
Fra i vari tipi di dispositivi di memoria flash, i dispositivi di memoria flash di tipo NAND sono sempre pi? utilizzati come mezzi di memorizzazione dati ad alta capacit?. Ciascuna cella di una memoria flash deve essere programmata per memorizzare le informazioni intrappolando elettroni nella gate flottante. L'operazione di programmazione ? realizzata forzando una corrente alta attraverso i terminali di drain e source della cella mentre si forza una tensione di programmazione al terminale di gate di controllo della cella, che ? la cosiddetta hot electron injection. Un terminale di gate di controllo ? collegato a una word-line della memoria flash e la tensione ? fornita al terminale di gate di controllo attraverso la word- line.
Ciascuna cella di memoria pu? memorizzare un singolo bit nel qual caso ? chiamata cella di memoria a singolo livello (SLC), o alternativamente, ciascuna cella pu? memorizzare pi? bit nel qual caso ? chiamata cella di memoria multilivello (MLC). Sia in SLC che MLC, Tinformazione memorizzata in ciascuna cella ? definita da una corrispondente tensione di soglia della cella di memoria.
Vi ? una memoria flash di tipo NOR come tipo di memoria flash. La differenza fra le memorie flash di tipo NAND e di tipo NOR ? che una memoria di tipo NAND richiede che le celle nella stessa sequenza siano collegate in serie fra loro tramite i terminali di source e drain mentre ciascuna cella di una memoria flash di tipo NOR ? direttamente collegata alla bit-line e alla linea di source.
Figura 1 mostra schematicamente un esempio di disposizione di celle, sequenza, word-line e bit-line di una memoria flash di tipo NAND.
In figura 1, sono mostrate quattro sequenze 110 in totale in una matrice di memoria principale di una memoria flash di tipo NAND. Ciascuna sequenza 110 include quattro celle 130. Ciascuna cella pu? memorizzare un bit o pi? bit di informazione nella sua gate flottante come spiegato sopra per SLC o MLC. In ciascuna sequenza, il terminale di drain di una cella ? collegato al terminale di source di un'altra cella. DST ? un transistore di selezione di drain e SST ? un transistore di selezione di source. DST e SST possono essere utilizzati per indirizzare le celle. BL0 e BL1 indicano le bit-line, mentre WL0-WL7 indicano le word-line. Ciascuna bit-line ? collegata al DST di ciascuna sequenza.
Le word-line WL0-WL7 indicano la pagina selezionata per la programmazione, alla quale ? applicata l'impulso di tensione, avente caratteristiche di ampiezza e durata di una tipica fase di programmazione. La bit- line ? in particolare il collegamento elettrico fra la cella e il buffer di pagina di riferimento (PB o circuito di lettura) .
L'operazione di programmazione pu? essere eseguita in modi differenti. Un modo per programmare le celle desiderate ? utilizzare la programmazione con impulso a passi incrementali (ISPP). Lo schema ISPP pilota un impulso incrementale con un periodo specifico sul terminale di gate di controllo della cella desiderata attraverso la wordline corrispondente. Lo schema ISPP pu? migliorare la correzione e la velocit? dell' operazione di programmazione. Pu? anche essere utilizzato un altro algoritmo di programmazione diverso da ISPP.
Dopo che ciascuna operazione di programmazione ? terminata o che ciascun impulso di ISPP ? pilotato verso la cella, si pu? verificare se la programmazione di una determinata pagina di indirizzo ? riuscita oppure no. In base al risultato della verifica, un controllore pu? determinare se procedere alla programmazione di altre celle di memoria, cio? di altri indirizzi o se continuare a programmare le stesse celle applicando un impulso con differenti caratteristiche elettriche, per esempio maggior ampiezza.
L'operazione di verifica ? realizzata precaricando la bit-line per esempio BLO o BL1 a un valore di tensione noto VPRE e applicando una tensione di "verifica" alla word-line. Per esempio, se le celle della wordline WL1 devono essere verificate, VPRE ? pilotata verso WL1. Sulle word-line non indirizzate, per esempio WLO, WL2, WL3, ? pilotata una tensione di passaggio durante la lettura.
Se la cella di memoria ? programmata e quindi la sua soglia elettrica relativa ? stata cambiata a un valore pi? alto, la corrispondente bit-line non si scaricher? e sar? mantenuta a VPRE, poich? la tensione di "verifica" ? minore della tensione di soglia e quindi incapace di accendere la cella corrispondente. La quantit? caricata pu? essere diminuita da una piccola caduta dovuta a una perdita intrinseca.
Se la cella di memoria non ? programmata, la bit-line corrispondente tender? a scaricarsi a un valore che tende a zero, poich? la tensione di soglia della cella corrispondente ? bassa e pilotando la tensione di "verifica" la cella corrispondente si accende. Le altre celle nella stessa sequenza sono accese dalla tensione di passaggio fornita ai loro terminali di gate di controllo. La tensione della bit-line ? scaricata sulla linea di source SL collegata al terminale di source del SST.
Figura 2 illustra schematicamente un latch nel buffer di pagina che memorizza Tinformazione di stato di programmazione della cella corrispondente. L 'avvenuta scarica delle bit-line, per esempio BLO ? rilevata da un latch 200, all'interno del PB, che commuta e impone due stati stabili sui due rami del latch. Il latch pu? comprendere due invertitori in retroazione fra loro e i due nodi in comune sono identificati con QS e QS_N.
Quando la cella ? programmata, dopo le fasi di verifica, la bitline corrispondente non si scarica come spiegato sopra. Cos?, QS_N ? messo a VDD, cio? la tensione di alimentazione, o alto. QS ? messo a 0 V. Quando la cella non ? programmata, dopo le fasi di verifica, la corrispondente bit-line si scarica come spiegato sopra. Cos?, QS_N ? messo a 0 V. QS ? messo a VDD.
La verifica di programmazione inoltre comprende il conteggio del numero di fallimenti di programmazione in modo da determinare se il numero dei fallimenti di programmazione ? tollerabile o no confrontandolo con un numero di riferimento di fallimenti permessi. In particolare, il numero di riferimento di fallimenti permessi corrisponde al massimo numero di errori che possono essere corretti dal sistema di correzione degli errori compreso nella memoria.
Per realizzare questa operazione, ? preferibile implementare un blocco di logica dedicata per il confronto nella memoria, indicato come blocco di controllo a rilevamento di corrente. Tuttavia, a causa della differenza dei layout fisici fra il buffer di pagina, realizzato all'interno dell'area della memoria e le logiche dedicate, realizzate all'interno dell'area periferica, il confronto non ? realizzato correttamente. ? necessaria una calibrazione del blocco di controllo a rilevamento di corrente.
SOMMARIO DELL'INVENZIONE
Le forme di realizzazione dell'invenzione sono dirette a un metodo e un circuito per calibrare il blocco di controllo a rilevamento di corrente di memoria non volatile capace di eliminare il mismatch resistivo fra l'area del buffer di pagina e un blocco di riferimento.
In una forma di realizzazione dell'invenzione, una memoria non volatile comprende un blocco di controllo a rilevamento di corrente per verificare la programmazione di un gruppo desiderato di celle della matrice di memoria confrontando il numero reale di fallimenti di programmazione con un numero di riferimento di fallimenti di programmazione permessi, il blocco di controllo a rilevamento di corrente comprendente uno specchio di corrente; un blocco di ingresso dello stato di programmazione comprendente una pluralit? di sottoblocchi, ciascun sotto-blocco essendo dotato di un?informazione di stato di programmazione per ciascuna bit-line per il gruppo desiderato di celle, i sotto-blocchi essendo collegati fra loro in parallelo rispetto a un primo nodo, il primo nodo essendo accoppiato aH'ingresso dello specchio di corrente; un blocco di riferimento comprendente una pluralit? di sotto-blocchi, ciascun sotto-blocco essendo dotato di un valore di tensione a 1 bit basato sul numero di riferimento di fallimenti di programmazione permessi, i sotto-blocchi essendo collegati fra loro in parallelo rispetto a un secondo nodo, il secondo nodo essendo accoppiato all'uscita dello specchio di corrente; e un amplificatore operazionale azionabile per confrontare la tensione del primo nodo e la tensione del secondo nodo per determinare se il numero di reali fallimenti di programmazione per il gruppo desiderato di celle supera il numero di riferimento di fallimenti di programmazione permessi del blocco di riferimento. Il blocco di controllo a rilevamento di corrente ulteriormente comprende un primo condensatore commutato, azionabile per accoppiare il primo nodo a un primo ingresso dell'amplificatore operazionale e a massa e un secondo condensatore commutato, azionabile per accoppiare il secondo nodo a un secondo ingresso dell' amplificatore operazionale e a massa come pure per accoppiare il terminale di uscita al secondo ingresso dell' amplificatore operazionale.
In un altro aspetto della forma di realizzazione, un metodo per la verifica della programmazione di una memoria non volatile come sopra descritta determinando se il numero dei fallimenti di programmazione di un gruppo desiderato di celle supera o no il numero di riferimento di fallimenti di programmazione permessi, e simultaneamente compensando gli offset di tensione dovuti al mismatch resistivo fra il blocco di ingresso delio stato di programmazione nell'area del buffer di pagina e il blocco di riferimento nell'area periferica come pure l'offset interno degli amplificatori operazionali utilizzati, una tale verifica essendo fatta da ciascun gruppo di celle aventi uno stesso amplificatore operazionale, comprende le seguenti fasi:
(a) collegare al primo nodo un numero di sotto-blocchi del blocco di ingresso dello stato di programmazione che ? uguale al numero di riferimento di fallimenti di programmazione permessi;
(b) memorizzare il valore di tensione del primo nodo, che corrisponde al percorso resistivo dovuto ai sotto-blocchi collegati del blocco di ingresso dello stato di programmazione, nel primo condensatore del primo condensatore commutato accoppiando il primo condensatore commutato fra il primo nodo e massa;
(c) trasferire il valore di tensione memorizzato al secondo condensatore del secondo condensatore commutato accoppiando il primo condensatore commutato fra un primo ingresso dell<1 >amplificatore operazionale e massa e chiudendo il percorso di retroazione fra l'uscita e un secondo ingresso dell' amplificatore operazionale;
(d) memorizzare la somma del valore di tensione trasferito e dell'offset interno di tensione dell' amplificato re operazionale nel secondo condensatore del secondo condensatore commutato accoppiando il secondo condensatore commutato fra il secondo ingresso deH'amplificatore operazionale e massa; e
(e) verificare la programmazione della matrice di memoria confrontando i valori di tensione del primo nodo e del secondo nodo, utilizzando la tensione memorizzata nel condensatore del secondo condensatore commutato per compensare gli errori dovuti al mismatch resistivo fra il blocco di ingresso dello stato di programmazione e il blocco di riferimento e all'offset interno deH'amplificatore operazionale.
BREVE DESCRIZIONE DEI DISEGNI
In quanto segue, la presente invenzione sar? spiegata per mezzo della seguente descrizione dettagliata delle forme di realizzazione della presente invenzione rappresentate nei disegni, nei quali le caratteristiche equivalenti e/o corrispondenti sono identificate dagli stessi numeri e/o segni di riferimento; in particolare, nei disegni:
Figura 1 mostra schematicamente un esempio di disposizione di celle, sequenza, word-line e bit-line di una memoria flash di tipo NAND.
Figura 2 illustra schematicamente un latch in un buffer di pagina che memorizza rinformazione di stato di programmazione della cella corrispondente.
Figura 3a mostra uno schema a blocchi circuitale di un blocco di controllo a rilevamento di corrente di una memoria non volatile per contare il numero di fallimenti di programmazione di un gruppo desiderato di celle.
Figura 3b mostra uno schema a blocchi circuitale dettagliato del blocco di ingresso dello stato di programmazione 310 di figura 3a.
Figura 3c mostra uno schema a blocchi circuitale dettagliato del blocco di riferimento 320 di figura 3a.
Figura 4 ? una vista ingrandita del circuito di figura 3a.
Figura 5 mostra schematicamente il blocco di controllo a rilevamento di corrente che realizza la calibrazione dei nodi misurati secondo una forma di realizzazione.
Figura 6 mostra schematicamente un diagramma di flusso che illustra le sequenze per verificare la programmazione di una matrice di memoria da parte del blocco di controllo a rilevamento di corrente di figura 5.
DESCRIZIONE DETTAGLIATA DELLA PRESENTE INVENZIONE
Esempi di forme di realizzazione della presente invenzione saranno descritte dettagliatamente qui sotto in riferimento ai disegni accompagnatori. Mentre la presente invenzione ? mostrata e descritta in relazione agli esempi di forme di realizzazione della stessa, sar? evidente all'esperto della tecnica che possono essere apportate varie modifiche senza allontanarsi dallo spirito e dall?ambito dell'invenzione. I termini e le parole utilizzate nella descrizione e nelle rivendicazioni non andrebbero interpretati con il loro significato ordinario o da dizionario. In base al principio che l'inventore pu? definire il concetto di un termine adatto a descrivere la propria invenzione nel modo migliore, esso andrebbe interpretato come un significato e concetti che sono conformi all'idea tecnica della presente invenzione. Inoltre, le descrizioni dettagliate delle costruzioni ben note nella tecnica possono essere omesse per evitare di complicare inutilmente la sostanza della presente invenzione.
Nei disegni, caratteristiche corrispondenti sono identificate dagli stessi numeri di riferimento.
Figura 3a mostra uno schema a blocchi di un blocco di controllo a rilevamento di corrente di una memoria non volatile per contare il numero di fallimenti di programmazione di un gruppo desiderato di celle e cos? verificare la programmazione della matrice di memoria.
Il blocco di controllo a rilevamento di corrente 300 comprende un blocco di ingresso dello stato di programmazione 310, un blocco di riferimento 320, uno specchio di corrente 340 e un amplificatore operazionale 330. Il blocco di ingresso dello stato di programmazione 310 ? dotato di un?informazione di stato di programmazione QS associata con ciascuna bit-line o cella corrispondente. Ciascun bit di QS denota lo stato di programmazione di una cella specifica e ha un valore logico 0 o 1, in altre parole VDD o massa. In particolare, il blocco di ingresso dello stato di programmazione 310 pu? comprendere una pluralit? di sotto-blocchi e questa specifica configurazione sar? spiegata successivamente.
Lo specchio di corrente 340 ? accoppiato con il blocco di ingresso dello stato di programmazione 310 tramite un primo nodo VP.
La corrente di ingresso la che scorre verso il basso da un transistore PMOS di sinistra TM1 dello specchio di corrente 340 verso il blocco di ingresso dello stato di programmazione 310 ? replicata in un transistore PMOS di destra TM2 accoppiato a un secondo nodo VN. La quantit? di corrente Ib replicata pu? essere identica o proporzionale alla quantit? di corrente di ingresso la.
Il blocco di riferimento 320 pu? ricevere in ingresso un numero di riferimento di fallimenti di programmazione permessi VRY_BITT <6:0>. Il numero di riferimento ? stabilito in base al massimo di fallimenti di programmazione tollerati per un gruppo specifico di celle. Questo numero di riferimento pu? essere variato secondo le circostanze.
La tensione del secondo nodo VN varia in base al numero di riferimento di fallimenti di programmazione permessi VRYJBITT <6:0> del blocco di riferimento 320, cio? in base al numero di sotto-blocchi del blocco di riferimento 320 collegati e alla corrente Ib che attraversa il secondo nodo VN. Vale a dire, la corrente Ib dipende dalla corrente la e la resistenza equivalente del blocco di riferimento 320 influenza la tensione del secondo nodo VN.
L'amplificatore operazionale 330 riceve la tensione del primo nodo VP sul suo ingresso non invertente e la tensione del secondo nodo VN sul suo ingresso invertente. L'amplificatore operazionale 330 funge da comparatore delle tensioni dei nodi VP e VN ed ? capace di determinare se il numero di reali fallimenti di programmazione per un gruppo desiderato di celie supera o no il numero di riferimento di fallimenti di programmazione permessi del blocco di riferimento, fornendo un segnale di uscita COUTJVFY.
In base al segnale di uscita COUTJVFY dell'amplificatore operazionale 330, una logica di controllo pu? determinare se cambiare l'algoritmo di programmazione o l'ampiezza dell'impulso di programmazione, come precedentemente spiegato.
Il blocco di controllo a rilevamento di corrente 300 di figura 3a ? spiegato pi? dettagliatamente in riferimento a figura 3b e figura 3c. Figura 3b mostra uno schema a blocchi circuitale dettagliato del blocco di ingresso dello stato di programmazione 310 di figura 3a e figura 3c mostra uno schema a blocchi circuitale dettagliato del blocco di riferimento 320 di figura 3a.
In figura 3b, il blocco di ingresso dello stato di programmazione 310 comprende una pluralit? di sotto-blocchi 310-1, 310-2, 310-3, 310-4 e a ciascun sotto-blocco ? fornita Finformazione di stato di programmazione a 1 bit QS. Per esempio, un primo sotto-blocco 310-1 riceve QS<0> come ingresso, un secondo sotto-blocco 310-2 riceve QS<1> come ingresso, un terzo sotto-blocco 310-3 riceve QS<2> come ingresso e un quarto sotto-blocco 310-4 riceve QS<3> come ingresso. Nell'esempio, ciascun bit di QS ? messo a massa quando la cella corrispondente ? programmata, mentre ciascun bit di QS ? messo a VDD quando la cella corrispondente non ? programmata, per esempio, come spiegato in figura 2. QS in figura 2 ? un esempio per semplicit? di spiegazione. QS qui non ? necessariamente l'uscita del latch di figura 2, ma ? un flag che indica se la programmazione ? completata correttamente oppure no. Per esempio, quando una cella memorizza pi? bit, cio? nella memoria flash MLC, QS pu? essere ottenuto con differenti logiche.
I sotto-blocchi 310-1, 310-2, 310-3, 310-4 del blocco di ingresso dello stato di programmazione 310 possono comprendere un primo transistore NMOS M 1. Il terminale di source del primo transistore NMOS MI ? accoppiato a massa in corrispondenza di un primo nodo interno XI. Al terminale di gate del primo transistore NMOS MI ? fornita l'informazione di stato di programmazione a 1 bit QS per la cella corrispondente. In questo modo, MI si accende quando QS ? VDD, cio? quando la cella corrispondente non ? programmata. Al contrario, MI si spenge quando QS ? 0, cio? quando la cella corrispondente ? programmata .
I sotto-blocchi 310-1, 310-2, 310-3, 310-4 del blocco d? ingresso dello stato di programmazione 310 possono ulteriormente comprendere un secondo transistore NMOS M2. Il terminale di source del secondo transistore NMOS M2 ? accoppiato al terminale di drain del primo transistore NMOS MI. La gate del secondo NMOS M2 ? dotata di una tensione di riferimento VREF.
II valore di tale tensione di riferimento VREF ? scelto in modo tale che il secondo transistore NMOS M2 funge da generatore di corrente collegato al primo nodo VP, assorbendo una quantit? di corrente dal transistore PMOS di sinistra TM1 dello specchio di corrente 340.
I sotto-blocchi 310-1, 310-2, 310-3, 310-4 del blocco di ingresso dello stato di programmazione 310 possono ulteriormente comprendere un blocco di abilitazione fra il terminale di drain del secondo transistore NMOS M2, indicato come secondo nodo interno X2 e il primo nodo VP. In figura 3b, il blocco di abilitazione comprende due transistori le cui gate sono pilotate da EN_IVFY_CHK<n> ed EN_N_IVFY?CHK<n>, rispettivamente. Il blocco di abilitazione pu? collegare o scollegare il sotto-blocco dal primo nodo VP e pu? scaricare qualsiasi tensione sul drain del secondo transistore M2 se necessario. Il blocco di abilitazione scollega un sotto-blocco corrispondente quando una cella corrispondente a quel sotto-blocco non deve essere programmata tramite l'operazione di programmazione.
La corrente la sul lato di ingresso dello specchio di corrente 340 varia in base al numero di sotto-blocchi del blocco di ingresso dello stato di programmazione 310 collegati. Come il numero di sotto-blocchi collegati aumenta, la corrente la aumenta perch? i rami dei sottoblocchi sono collegati in parallelo fra loro rispetto al primo nodo VP.
In figura 3b e in figura 3c, vi sono otto sotto-blocchi (non tutti illustrati), ma il numero di sotto-blocchi pu? variare in funzione della configurazione, quindi la forma di realizzazione non ? limitata alla stessa.
In figura 3c, il blocco di riferimento 320 comprende una pluralit? di sotto-blocchi 320-1, 320-2, 320-3, 320-4 che sono accoppiati fra loro tramite il secondo nodo VN. Ciascun sotto-blocco del blocco di riferimento 320 comprende un terzo transistore NMOS M3. Il terminale di source del terzo transistore NMOS M3 ? accoppiato a massa in corrispondenza di un terzo nodo interno X3. Al terminale di gate del terzo transistore NMOS M3 ? fornito un valore di tensione VRY_BIT a 1 bit basato sul numero di riferimento di fallimenti di programmazione permessi. Il numero di riferimento di fallimenti di programmazione permessi significa il numero di fallimenti di programmazione tollerabili per un'operazione di programmazione. Riferendosi alle figure 3a e 3c, il numero di riferimento pu? essere impostato da 0 a 7, come pu? essere confermato da VRY_BIT<6:0>. Vale a dire, vi sono in tutto otto sotto-blocchi e cambiando il valore di VRYJBIT<6:0>, pu? essere controllato il numero di riferimento di fallimenti di programmazione permessi. Tuttavia, il massimo del numero di riferimento pu? variare in funzione del progetto del circuito, quindi la forma di realizzazione non ? limitata alla stessa.
I sotto-blocchi 320-1, 320-2, 320-3, 320-4 del blocco di riferimento 320 possono ulteriormente comprendere un quarto transistore NMOS M4. Il terminale di source del quarto transistore NMOS M4 ? accoppiato al terminale di drain del terzo transistore NMOS M3. Al terminale di gate del quarto transistore NMOS M4 ? fornita una tensione di riferimento VREF, che ? la stessa fornita ai terminali di gate dei secondi transistori NMOS M2. In questo modo, anche i quarti transistori NMOS M4 fungono da generatori di corrente collegati al secondo nodo VN, che assorbono una corrente dal transistore PMOS di destra TM2 dello specchio di corrente 340.
I sotto-blocchi 320-1, 320-2, 320-3, 320-4 del blocco di riferimento 320 possono ulteriormente comprendere un blocco di abilitazione fra il terminale di drain del quarto transistore NMOS M4, indicato come quarto nodo interno X4 e il secondo nodo VN.
Nella figura 3c, il blocco di abilitazione comprende due transistori i cui terminali di gate sono pilotati da ENJVFY ed ENJN_IVFY, rispettivamente. Il blocco di abilitazione pu? collegare o scollegare i sotto-blocchi dal primo nodo VN e pu? scaricare qualsiasi tensione sul terminale di drain del quarto transistore NMOS M4 se necessario.
La corrente Ib sul lato di uscita dello specchio di corrente 340 varia proporzionalmente in base alla corrente la sul lato di ingresso dello specchio di corrente 340. Vale a dire, la corrente Ib non ? influenzata o ? difficilmente influenzata dalla configurazione del blocco di riferimento 320.
Il blocco di controllo a rilevamento di corrente 300 ? utilizzato dopo una fase di programmazione di una matrice di memoria. Infatti, dopo qualsiasi programmazione di una matrice di memoria, dovrebbe essere fatta una verifica che tutte le celle di memoria siano state debitamente programmate. Utilizzando il blocco di controllo a rilevamento di corrente 300, una tale verifica di programmazione ? realizzata confrontando i valori di tensione del primo nodo VP e del secondo nodo VN accoppiati agli ingressi deH'amplificatore operazionale 330. In particolare, la tensione di riferimento VREF ? applicata ai terminali di gate dei secondi transistori NMOS M2 del blocco di ingresso dello stato di programmazione 310 e, in base ai valori di QS del latch applicati ai terminali di gate dei primi transistori NMOS MI, la quantit? di corrente assorbita dai secondi transistori NMOS M2 dei blocchi del blocco di ingresso dello stato di programmazione 310 ? confrontata con la quantit? di corrente assorbita dai quarti transistori NMOS M4 del blocco di riferimento 320, la quale corrente dipende dal massimo numero di fallimenti di programmazione permessi. In particolare, il blocco di controllo a rilevamento di corrente 300 provvede al confronto fra il valore di tensione del primo nodo VP e il valore di tensione del secondo nodo VN, che dipendono rispettivamente dalla corrente assorbita dai sec?ndi transistori NMOS M2 e dai quarti transistori NMOS M4 collegati.
In particolare, quando le tensioni del primo nodo VP e del secondo nodo VN non sono uguali, l'amplificatore operazionale 330 commuta e il suo segnale di uscita COUTJVFY segnala che la fase di programmazione non ? riuscita, poich? il numero di celle non programmate ? superiore al numero di riferimento di fallimenti di programmazione permessi. In questo caso, la programmazione deve essere ripetuta per il gruppo di celle verificato, per esempio utilizzando un metodo di programmazione differente.
Al contrario, quando le tensioni del primo nodo VP e del secondo nodo VN sono uguali, il segnale di uscita COUTJTVFY dell'amplificatore operazionale 330 segnala che la fase di programmazione ? riuscita, il numero di fallimenti di programmazione essendo minore di quello che pu? essere gestito dal sistema di correzione del dispositivo di memoria, cio? al numero di riferimento di fallimenti di programmazione permessi.
Il blocco di controllo a rilevamento di corrente 300 pu? essere progettato in modo tale che il COUTJVFY dell'amplificatore operazionale 330 fornisca in uscita una tensione negativa quando il numero di 1 di QS<0:7> ? maggiore del numero di 1 di VRYJ3IT <6:0> e il COUTJVFY dell'amplificatore operazionale 330 fornisca in uscita una tensione positiva quando il numero di 1 di QS<0:7> ? minore o uguale al numero di 1 di VRYJ3IT <6:0>, per esempio.
Per progettare il blocco di controllo a rilevamento di corrente 300 come sopra, deve anche essere considerata la resistenza delle linee di collegamento. A tale riguardo, il blocco di ingresso dello stato di programmazione 310 ? disposto nel buffer di pagina dentro l'area della matrice di memoria, mentre il blocco di riferimento 320 ? disposto solitamente in corrispondenza dell?area periferica della matrice di memoria non volatile. La differenza delle ubicazioni fisiche dei blocchi risulta in differenti resistenze equivalenti in entrambi i blocchi.
In particolare, il primo nodo interno XI del primo transistore NMOS MI del blocco di ingresso dello stato di programmazione 310 ? solitamente accoppiato a massa tramite un singolo contatto metallico, a causa delle restrizioni di layout dell'area del buffer di pagina; questo singolo contatto metallico ? responsabile di un valore molto alto di resistenza in serie con i secondi transistori NMOS M2 che fungono da generatori di corrente nel blocco di ingresso dello stato di programmazione 310. Al contrario, il terzo nodo interno X3 dei terzi transistori NMOS M3 del blocco di riferimento 320 pu? essere accoppiato a massa da una pluralit? di contatti metallici, cos? riducendo la resistenza che ? in serie con i quarti transistori NMOS M4; infatti, i requisiti di layout sono meno stringenti nell'area periferica della matrice di memoria, dove ? realizzato il blocco di riferimento 320.
Per esempio, figura 4 ? una vista ingrandita della porzione 400 del circuito di figura 3a comprendente il primo nodo interno XI e il terzo nodo interno X3, cio? il percorso resistivo dovuto ai contatti metallici verso massa. Figura 3a ? un modello equivalente del circuito di figura 3b e di figura 3c, che ? semplificato mostrando soltanto un sottoblocco per il blocco di ingresso dello stato di programmazione 310 e il blocco di riferimento 320. Una resistenza equivalente RI in corrispondenza del primo nodo interno XI del blocco di ingresso dello stato di programmazione 310 ? realmente differente da una resistenza equivalente R2 in corrispondenza del terzo nodo interno X3 del blocco di riferimento 320. Per esempio, la resistenza RI pu? essere uguale a 1 kOhm, mentre la resistenza R2 pu? essere di 10 Ohm. L'offset risultante da questo mismatch resistivo quindi non pu? essere trascurato, essendo in grado di alterare i risultati del confronto realizzato dall'amplificatore operazionale 330.
Per compensare l'offset dovuto al mismatch resistivo, sono fomiti un blocco di controllo a rilevamento di corrente compensato e un metodo di verifica di programmazione.
Figura 5 mostra schematicamente un blocco di controllo a rilevamento di corrente che esegue la compensazione dei nodi misurati secondo una forma di realizzazione.
II blocco di controllo a rilevamento di corrente compensato 500 comprende gli elementi di figura 3a, cio? il blocco di ingresso dello stato di programmazione 310, il blocco di riferimento 320, l'amplificatore operazionale 330 e lo specchio di corrente 340.
Il blocco di controllo a rilevamento di corrente compensato 500 inoltre comprende un primo condensatore commutato SCI, azionabile per accoppiare il primo nodo VP all'ingresso non invertente deH'amplificatore operazionale 330 e a massa e un secondo condensatore commutato SC2, azionabile per accoppiare il secondo nodo VN all'ingresso invertente dell'amplificatore operazionale 330 e a massa come pure il terminale di uscita all'ingresso invertente deH'amplificatore operazionale 330.
Il primo condensatore commutato SCI ? azionabile per accoppiare il primo nodo VP o massa e l'ingresso non invertente dell'amplificatore operazionale 330 o massa, mentre il secondo condensatore commutato SC2 ? azionabile per accoppiare il secondo nodo VN o massa e l'ingresso invertente o l?uscita dell'amplificatore operazionale 330.
Pi? particolarmente, il primo condensatore commutato SCI comprende un primo condensatore Cl, un primo elemento di commutazione SI e un secondo elemento di commutazione S2, mentre il secondo condensatore commutato SC2 comprende un secondo condensatore C2, un terzo elemento di commutazione S3 e un quarto elemento di commutazione S4. Il primo terminale del primo elemento di commutazione SI ? accoppiato al primo condensatore Cl e il secondo terminale del primo elemento di commutazione SI ? azionabile per commutare fra il primo nodo VP e massa.
Il primo terminale del secondo elemento di commutazione S2 ? accoppiato al primo condensatore CI e il secondo terminale del secondo elemento di commutazione S2 ? azionabile per commutare fra l'ingresso non invertente dell' amplificatore operazionale 330 e massa.
11 terzo elemento di commutazione S3 ? azionabile per commutare un collegamento elettrico fra l'ingresso invertente e l'uscita dell'amplificatore operazionale 330.
Il primo terminale del quarto elemento di commutazione S4 ? accoppiato al secondo condensatore C2, a sua volta accoppiato all'ingresso invertente dell'amplificatore operazionale 330 e il secondo terminale del quarto elemento di commutazione S4 ? azionabile per commutare fra il secondo nodo VN e massa.
La tensione fra i terminali del primo condensatore CI ? definita come VC?, mentre la tensione fra i terminali del secondo condensatore C2 ? definita come Vc2.
Grazie ai condensatori commutati SCI e SC2 del blocco di controllo a rilevamento di corrente compensato 500, la verifica della programmazione di una matrice di memoria ? divisa nelle seguenti fasi:
Fase 1 - misura dell?offset del primo nodo VP dovuto alla resistenza del contatto metallico del primo nodo interno XI.
Il blocco di ingresso dello stato di programmazione 310 ? scollegato dal resto del blocco di controllo a rilevamento di corrente compensato 500, solo il transistore PMOS di sinistra TM1 dello specchio di corrente 340 essendo collegato allo stesso. Un segnale QS ? applicato ai terminali di gate dei primi transistori NMOS MI in modo tale da accendere un numero di sotto-blocchi del blocco di ingresso dello stato di programmazione 310 uguale al numero di riferimento di fallimenti di programmazione permessi e un valore di riferimento VREF ? applicato ai terminali di gate dei secondi transistori NMOS M2 in un modo tale da accenderli e collegarli al primo nodo VP come una pluralit? di generatori di corrente in parallelo fra loro.
Andrebbe notato che, in questo caso, lo specchio di corrente 340 funge da convertitore tensione/ corrente.
Inoltre, il valore di tensione del primo nodo VP ? legato al numero di secondi transistori NMOS M2 collegati allo stesso, in questo modo uguale al numero di riferimento di fallimenti di programmazione permessi. La differenza di tensione applicata al transistore PMOS di sinistra TM1 dello specchio di corrente 340 ? quindi uguale all'offset dovuto alla resistenza del contatto metallico verso massa di un numero di sotto-blocchi del blocco di ingresso dello stato di programmazione 310 collegati che ? uguale al numero di riferimento di fallimenti di programmazione permessi, i rispettivi primi transistori NMOS MI e i secondi transistori NMOS M2 essendo accesi e quindi non introducendo alcuna componente resistiva.
? ottenuto cos? un valore ARES di tensione legato al percorso resistivo dell?area di buffer di pagina (e quindi al mismatch resistivo fra l'area di buffer di pagina e l'area periferica in cui ? realizzato il blocco di riferimento 320), che poi ? memorizzato nel primo condensatore CI come carica equivalente a questo valore di tensione; in questo modo, la tensione lungo il primo condensatore Cl, Voi ? fissata a ARES.
Durante questa fase 1 , il primo elemento di commutazione S 1 accoppia il primo condensatore Cl al primo nodo VP; il secondo elemento di commutazione S2 accoppia il primo condensatore Cl a massa; il terzo elemento di commutazione S3 ? aperto; il quarto elemento di commutazione S4 accoppia il secondo condensatore C2 a massa.
Fase 2 - misura dell'offset dell'amplificatore operazionale 330 e aggiunta dell'offset dovuto al mismatch resistivo del primo nodo VP.
L'amplificatore operazionale 330 ? un componente fisico avente un offset interno che sbilancia la differenza di tensione come misurata ai suoi ingressi e cos? i risultati della verifica come eseguita dal blocco di controllo a rilevamento di corrente complessivamente. I condensatori commutati SC 1 e SC2 del blocco di controllo a rilevamento di corrente compensato 500 proposto quindi sono utilizzati anche per misurare e memorizzare questo offset interno di tensione dell' amplificatore operazionale 330, indicato come ??????.
Infatti, accoppiando il primo condensatore Cl {dove ? memorizzato il valore di tensione Vci=ARES dovuto al mismatch resistivo) attraverso il secondo elemento di commutazione S2 all'ingresso non invertente dell'amplificatore operazionale 330 e chiudendo il percorso di retroazione chiudendo il terzo elemento di commutazione S3, ? cos? memorizzata nel secondo condensatore C2 una carica corrispondere a un valore di tensione che ? uguale alla somma di ARES e di ??????, un valore di tensione Vc2=ARES-f-AOPAMP essendo poi utilizzato per compensare gli offset di tensione dovuti rispettivamente al mismatch resistivo fra il blocco di ingresso dello stato di programmazione 310 dell'area di buffer di pagina e il blocco di riferimento 320 dell?area periferica e all'offset interno dell'amplificatore operazionale 330.
Durante questa fase 2, il primo elemento di commutazione SI accoppia il primo condensatore CI a massa; il secondo elemento di commutazione S2 accoppia il primo condensatore CI all'ingresso non invertente dell? amplificatore operazionale 330; il terzo elemento di commutazione S3 ? chiuso; il quarto elemento di commutazione S4 accoppia il secondo condensatore C2 a massa.
Si dovrebbe notare che le fasi 1 e 2 spiegate sopra sono eseguite simultaneamente a una programmazione della matrice di memoria, non essendo necessario alcun tempo supplementare. Si pu? dire che le fasi 1 e 2 eseguono una compensazione degli errori interni del blocco di controllo a rilevamento di corrente.
Fase 3 - verifica della programmazione della matrice di memoria con compensazione del mismatch resistivo e dell'offset interno del comparatore.
Questa ? la vera fase di verifica ed ? eseguita dopo che la programmazione della matrice di memoria ? conclusa. Per fornire la verifica della programmazione, lo specchio di corrente 340 ? collegato di nuovo al blocco di ingresso dello stato di programmazione 310 e al blocco di riferimento 320, ? amplificatore operazionale 330 ora agendo in anello aperto come un vero comparatore.
In particolare, l?ingresso non invertente dell' amplificatore operazionale 330 ? accoppiato al primo nodo VP tramite il primo condensatore commutato SCI e in particolare tramite il primo condensatore Cl, che ha scaricato la tensione precedentemente memorizzata Vci nella fase 2, trasferendo la carica corrispondente nel secondo condensatore C2 del secondo condensatore commutato SC2.
Inoltre, l'ingresso invertente deH'amplif?catore operazionale 330 ? accoppiato al secondo nodo VN tramite il secondo condensatore commutato SC2, in particolare attraverso il secondo condensatore C2, il terzo elemento di commutazione S3 essendo di nuovo aperto, interrompendo il percorso di retroazione fra l?uscita e l'ingresso invertente dell'amplificatore operazionale 330.
In questo modo, il valore Vc2 di tensione memorizzato nella fase precedente 2 nel secondo condensatore C2, essendo uguale alla somma dell'offset ARES dovuto al percorso resistivo del blocco di ingresso dello stato di programmazione 310 e dell'offset ?????? dovuto all'amplificatore operazionale 330, ? in grado di compensare questi offset e l'amplificatore operazionale 330 ? in grado di verificare il vero valore della differenza fra la tensione del primo nodo VP e la tensione del secondo nodo VN, verificando cos? se il numero di celle non programmate nel blocco di ingresso dello stato di programmazione 310 ? minore del numero di riferimento di fallimenti di programmazione permessi, come indicato dai sotto-blocchi del blocco di riferimento 320 accoppiati al secondo nodo VN e realizzando cos? una verifica di programmazione corretta.
Durante questa fase 3, il primo elemento di commutazione SI accoppia il primo condensatore Cl al primo nodo VP; il secondo elemento di commutazione S2 accoppia il primo condensatore Cl all'ingresso non invertente dell' amplificato re operazionale 330; il terzo elemento di commutazione S3 ? aperto e il quarto elemento di commutazione S4 accoppia il secondo condensatore C2 al secondo nodo VN.
? giusto notare che la matrice di memoria comprende solitamente una pluralit? di amplificatori operazionali come comparatori per il controllo a rilevamento di corrente, ciascun amplificatore operazionale essendo collegato a un gruppo di celle o bit-line, secondo una suddivisione interna della matrice di memoria, le compensazioni sopra indicate degli offset di tensione dovuti ai mismatch resistivi e all'offset interno essendo cos? fornite a ciascun gruppo di celle, in un modo indipendente e pi? preciso.
In particolare, si pu? considerare che un gruppo di celle potrebbe avere uno schema pi? resistivo, a causa della sua distanza rispetto all amplificatore operazionale corrispondente e ciascun amplificatore operazionale potrebbe avere un offset interno differente, in altre parole, ciascun gruppo di celle potrebbe avere ARES e ?????? differenti, che sono compensati localmente e automaticamente grazie alla disposizione e al funzionamento del blocco di controllo a rilevamento di corrente compensato proposti e in particolare al fatto di fornire rispettivi condensatori commutati e un loro azionamento adatto.
II blocco di controllo a rilevamento di corrente compensato 500 di figura 5 ? quindi in grado di implementare un metodo migliorato per la verifica della programmazione di una matrice di memoria determinando se il numero di fallimenti di programmazione di un gruppo desiderato di celle supera o no il numero di riferimento di fallimenti di programmazione permessi e simultaneamente compensando gli offset di tensione dovuti al mismatch resistivo fra il blocco di ingresso dello stato di programmazione 310 nell'area del buffer di pagina e il blocco di riferimento 320 nell'area periferica come pure l'offset interno degli amplificatori operazionali 330 utilizzati, una tale verifica essendo fatta da ciascun gruppo di celle aventi uno stesso amplificatore operazionale.
Come precedentemente spiegato, la verifica di programmazione ? fatta su un gruppo desiderato di celle aventi un amplificatore operazionale 330 comune.
Pi? particolarmente, il metodo comprende le seguenti fasi: (a) collegare al primo nodo VP un numero di sotto-blocchi del blocco di ingresso dello stato di programmazione 310 che ? uguale al numero di riferimento di fallimenti di programmazione permessi, cio? il massimo numero di errori che possono essere collegati alla logica adatta collegata alla matrice di memoria;
(b) memorizzare il valore di tensione del primo nodo VP, indicato come ARES, che corrisponde al percorso resistivo dovuto ai sotto-blocchi collegati del blocco di ingresso dello stato di programmazione 310, nel primo condensatore CI del primo condensatore commutato SCI (VCJ ^ARES) accoppiando il primo condensatore commutato SCI fra il primo nodo VP e massa;
(c) trasferire il valore di tensione memorizzato Voi al secondo condensatore C2 del secondo condensatore commutato SC2 accoppiando il primo condensatore commutato SCI fra l'ingresso non invertente dell'amplificatore operazionale 330 e massa e chiudendo il percorso di retroazione fra l'uscita e l'ingresso invertente dell'amplificatore operazionale 330;
(d) memorizzare la somma del valore di tensione trasferito e dell'offset interno di tensione dell'amplificatore operazionale 330, indicato come ??????, nel secondo condensatore C2 del secondo condensatore commutato SC2 (Vc2=ARES+AOPAMP) accoppiando il secondo condensatore commutato SC2 fra l?ingresso invertente dell'amplificatore operazionale 330 e massa; e
(e) verificare la programmazione della matrice di memoria confrontando i valori di tensione del primo nodo VP e del secondo nodo VN, utilizzando la tensione memorizzata nel condensatore C2 del secondo condensatore commutato SC2 (Vc2=ARES+AOPAMP) per compensare gli errori dovuti al mismatch resistivo fra il blocco di ingresso dello stato di programmazione 310 e il blocco di riferimento 320 e all'offset interno dell'amplificatore operazionale 330.
Secondo una forma di realizzazione, la fase di accoppiare al primo nodo VP un numero di sotto-blocchi del blocco di ingresso dello stato di programmazione 310 che ? uguale al numero di riferimento di fallimenti di programmazione permessi comprende l?accoppiare soltanto il transistore PMOS di sinistra TM1 dello specchio di corrente 340 al blocco di ingresso dello stato di programmazione 310, il fissare Tinformazione di stato di programmazione per ciascuna bit-line del blocco di ingresso dello stato di programmazione 310 in base al numero di riferimento di fallimenti di programmazione permessi del blocco di riferimento 320 e l?applicare un valore di riferimento VREF ai terminali di gate dei secondi transistori NMOS M2 di ciascun blocco del blocco di ingresso dello stato di programmazione 310 in un modo tale da accenderli e collegarli al primo nodo VP come una pluralit? di generatori di corrente in parallelo fra loro.
Inoltre, la fase di memorizzare il valore di tensione del primo nodo VP comprende il controllare il primo elemento di commutazione S 1 per accoppiare il primo condensatore CI al primo nodo VP, il secondo elemento di commutazione S2 per accoppiare il primo condensatore CI a massa, il terzo elemento di commutazione S3 per aprirsi e il quarto elemento di commutazione S4 per accoppiare il secondo condensatore C2 a massa.
La fase di trasferire il valore di tensione memorizzato Vci al secondo condensatore C2 inoltre comprende il controllare il secondo elemento di commutazione S2 per accoppiare il primo condensatore CI all'ingresso non invertente dell? amplificatore operazionale 330 e il terzo elemento di commutazione S3 per chiudersi.
Inoltre, la fase di memorizzare la somma del valore di tensione trasferito e dell'offset interno di tensione dell' amplificatore operazionale 330 comprende il controllare il quarto elemento di commutazione S4 per accoppiare il secondo condensatore C2 a massa.
Infine, la fase di verificare la programmazione della matrice di memoria comprende l?accoppiare l'ingresso non invertente dell? amplificatore operazionale 330 al primo nodo VP tramite il primo condensatore commutato SCI e l'ingresso invertente dell'amplificatore operazionale 330 al secondo nodo VN tramite il secondo condensatore commutato SC2.
In particolare, la fase di verificare comprende il controllare il primo elemento di commutazione SI per accoppiare il primo condensatore CI al primo nodo VP, il secondo elemento di commutazione S2 per accoppiare il primo condensatore CI all'ingresso non invertente dell' amplificatore operazionale 330, il terzo elemento di commutazione S3 per aprirsi e il quarto elemento di commutazione S4 per accoppiare il secondo condensatore C2 al secondo nodo VN.
In particolare, la fase di verificare comprende: determinare se il numero di fallimenti di programmazione del gruppo desiderato di celle supera o meno il numero di riferimento di fallimenti di programmazione permessi e
se si determina che lo supera, provvedere a una nuova programmazione del gruppo desiderato di celle.
Figura 6 mostra schematicamente un diagramma di flusso che illustra le sequenze sopra indicate per una verifica di programmazione con compensazione degli offset interni utilizzando il blocco di controllo a rilevamento di corrente compensato 500 di figura 5.
In particolare, la sequenza comprende le seguenti fasi essenziali:
- resettare tutti i buffer di pagina associati con il gruppo desiderato di celle, cio? quelli associati con un amplificatore operazionale 330, insieme al blocco di ingresso dello stato di programmazione 310 e al blocco di riferimento 320;
- impostare il QS del blocco di ingresso dello stato di programmazione 310 identico al valore VRY_BIT che corrisponde al numero di riferimento di fallimenti di programmazione permessi;
- memorizzare il valore di tensione del primo nodo VP (Vci=ARES) nel primo condensatore CI del primo condensatore commutato SCI;
- trasferire la tensione del primo nodo VP memorizzata nel primo condensatore CI nel secondo condensatore C2 del secondo condensatore commutato SC2 assieme all'offset interno (??????) dell' amplificatore operazionale 330; e
- iniziare il processo di verifica di programmazione e determinare se il numero reale di fallimenti di programmazione supera il numero di riferimento di fallimenti di programmazione permessi, utilizzando la somma memorizzata (Vc2=ARES+AOPAMP).
In pratica, con il metodo suddetto una misura della tensione sulla linea del primo nodo VP ? realizzata in determinate condizioni e il valore di tensione ottenuto ? utilizzato come offset quando si esegue il controllo a rilevamento di corrente (CSC).
In particolare, la misura ? fatta emulando il numero di fallimenti di programmazione permessi, fissando un valore di riferimento sulla linea del primo nodo VP e forzando una corrente equivalente al numero di fallimenti di programmazione permessi su questa linea.
La tensione del primo nodo VP comprende il contributo del percorso resistivo, che consiste di metallo e contatti e dell'effetto body dei transistori dentro i buffer di pagina collegati allo stesso e la tensione misurata ? memorizzata in un primo e secondo condensatore (essendo utilizzato come un cap).
A questa tensione misurata poi ? aggiunto un offset dell'amplificatore operazionale 330, ottenuto grazie a una disposizione di commutazione comprendente due condensatori commutati accoppiati adeguatamente ai nodi VP e VN e all'amplificatore operazionale 330.
In questo modo, una reale misura di un vero controllo a rilevamento di corrente potrebbe essere ottenuta dall'amplificatore operazionale che funge da comparatore e vantaggiosamente secondo la divulgazione l'offset memorizzato compensa il mismatch dei componenti parassiti e non-idealit? del blocco di rilevamento.
Andrebbe anche notato che non ? richiesto alcun ulteriore generatore di corrente collegato al primo nodo VP, poich? il transistore PMOS di sinistra TM1 dello specchio di corrente 340, avendo una bassa impedenza, funge da convertitore IV, utilizzando un valore di tensione di riferimento VREF applicato ai terminali di gate dei secondi transistori NMOS M2, che fungono da pluralit? di generatori di corrente collegati al primo nodo VP e cos? permette di applicare al primo condensatore CI del primo condensatore commutato SCI una differenza di potenziale legata al numero di riferimento di fallimenti di programmazione permessi, corrispondente al numero di sotto-blocchi del blocco di ingresso dello stato di programmazione 310 collegati al primo nodo VP.
Da ci? che precede risulter? evidente che, sebbene siano state descritte qui forme di realizzazione specifiche dell?invenzione a scopo di illustrazione, varie modifiche possono essere apportate senza allontanarsi dallo spirito e dairambito dell'invenzione. Di conseguenza, l'invenzione non ? limitata se non dalle rivendicazioni allegate.

Claims (15)

  1. RIVENDICAZIONI 1. Memoria non volatile comprendente un blocco di controllo a rilevamento di corrente per verificare la programmazione di un gruppo desiderato di celle della matrice di memoria confrontando il numero reale di fallimenti di programmazione con un numero di riferimento di fallimenti di programmazione permessi, il blocco di controllo a rilevamento di corrente comprendente uno specchio di corrente; un blocco di ingresso dello stato di programmazione comprendente una pluralit? di sotto-blocchi, ciascun sotto-blocco essendo dotato di un?informazione di stato di programmazione per ciascuna bit-line per fi gruppo desiderato di celle, i sotto-blocchi essendo collegati fra loro in parallelo rispetto a un primo nodo, fi primo nodo essendo accoppiato all'ingresso dello specchio di corrente; un blocco di riferimento comprendente una pluralit? di sottoblocchi, ciascun sotto-blocco essendo dotato di un valore di tensione a 1 bit basato sul numero di riferimento di fallimenti di programmazione permessi, i sotto-blocchi essendo collegati fra loro in parallelo rispetto a un secondo nodo, fi secondo nodo essendo accoppiato all'uscita dello specchio di corrente; e un amplificatore operazionale azionabile per confrontare la tensione del primo nodo e la tensione del secondo nodo per determinare se il numero di reali fallimenti di programmazione per il gruppo desiderato di celle supera il numero di riferimento di fallimenti di programmazione permessi del blocco di riferimento, in cui il blocco di controllo a rilevamento di corrente ulteriormente comprende un primo condensatore commutato, azionabile per accoppiare il primo nodo a un primo ingresso dell? amplificato re operazionale e a massa e un secondo condensatore commutato, azionabile per accoppiare il secondo nodo a un secondo ingresso dell'amplificatore operazionale e a massa come pure per accoppiare il terminale di uscita al secondo ingresso deH'amplificatore operazionale.
  2. 2. Memoria non volatile della rivendicazione 1, in cui il primo condensatore commutato comprende un primo condensatore, un primo elemento di commutazione e un secondo elemento di commutazione, in cui il primo terminale del primo elemento di commutazione ? accoppiato al primo condensatore e il secondo terminale del primo elemento di commutazione ? azionabile per commutare fra il primo nodo e massa e in cui il primo terminale del secondo elemento di commutazione ? accoppiato al primo condensatore e il secondo terminale del secondo elemento di commutazione ? azionabile per commutare fra il primo ingresso dell' amplificatore operazionale e massa.
  3. 3. Memoria non volatile della rivendicazione 1, in cui il secondo condensatore commutato comprende un secondo condensatore, un terzo elemento di commutazione e un quarto elemento di commutazione, in cui il terzo elemento di commutazione ? azionabile per commutare un collegamento elettrico fra il secondo ingresso deH'ampliiicatore operazionale e l'uscita dell'amplificatore operazionale; in cui il primo terminale del quarto elemento di commutazione ? accoppiato al secondo ingresso dell'amplificatore operazionale e il secondo terminale del quarto elemento di commutazione ? azionabile per commutare fra il secondo nodo e massa.
  4. 4. Memoria non volatile della rivendicazione 1, in cui il sotto-blocco del blocco di ingresso dello stato di programmazione comprende un primo transistore NMOS, in cui il terminale di source del primo transistore NMOS ? accoppiato a massa, il terminale di drain del primo transistore NMOS ? elettricamente collegabile al primo nodo e il terminale di gate del primo transistore NMOS ? dotato di informazione di stato di programmazione per la cella corrispondente e in cui l?informazione di stato di programmazione ? un valore di tensione a 1 bit.
  5. 5. Memoria non volatile della rivendicazione 4, in cui il sotto-blocco del blocco di ingresso dello stato di programmazione ulteriormente comprende un secondo transistore NMOS, in cui il terminale di source del secondo transistore NMOS ? accoppiato al terminale di drain del primo transistore NMOS, il terminale di drain del secondo transistore NMOS ? elettricamente collegabile al primo nodo e il terminale di gate del secondo transistore NMOS ? dotato di una tensione di riferimento.
  6. 6. Memoria non volatile della rivendicazione 1, in cui lo specchio di corrente comprende un primo transistore PMOS e un secondo transistore PMOS e in cui il terminale di drain del primo transistore PMOS ? accoppiato al primo nodo e il terminale di drain del secondo transistore PMOS ? accoppiato al secondo nodo, in cui il terminale di gate del primo transistore ? accoppiato al terminale di drain del primo transistore PMOS.
  7. 7. Memoria non volatile della rivendicazione 1, in cui il blocco di riferimento comprende una pluralit? di sotto-blocchi che sono accoppiati fra loro tramite il secondo nodo, in cui il sotto-blocco del blocco di riferimento comprende un terzo transistore NMOS, in cui il terminale di source del terzo transistore NMOS ? accoppiato a massa e il terminale di drain del terzo transistore NMOS ? elettricamente collegabile al secondo nodo, in cui il terminale di gate del terzo transistore NMOS ? dotato di un valore di tensione a 1 bit derivato in base al numero di riferimento di fallimenti di programmazione.
  8. 8. Memoria non volatile della rivendicazione 7, in cui il sotto-blocco del blocco di riferimento comprende ulteriormente un quarto transistore NMOS, in cui il source del quarto transistore NMOS ? accoppiato al drain del terzo transistore NMOS e il terminale di drain del quarto transistore NMOS ? elettricamente collegabile al secondo nodo, in cui il terminale di gate del terzo transistore NMOS ? dotato di una tensione di riferimento.
  9. 9. Metodo per verificare la programmazione di una memoria non volatile conformemente a una qualsiasi delle rivendicazioni da 1 a 8, determinando se il numero di fallimenti di programmazione di un gruppo desiderato di celle supera o no il numero di riferimento di fallimenti di programmazione permessi e simultaneamente compensando gli offset di tensione dovuti al mismatch resistivo fra il blocco di ingresso dello stato di programmazione nell'area del buffer di pagina e il blocco di riferimento nell'area periferica come pure l?offset interno degli amplificatori operazionali utilizzati, tale verifica essendo fatta da ciascun gruppo di celle aventi uno stesso amplificatore operazionale il metodo comprende le seguenti fasi: (a) accoppiare al primo nodo un numero di sotto-blocchi del blocco di ingresso dello stato di programmazione che ? uguale al numero di riferimento di fallimenti di programmazione permessi; (b) memorizzare il valore di tensione del primo nodo, che corrisponde al percorso resistivo dovuto ai sotto-blocchi collegati del blocco di ingresso dello stato di programmazione, nel primo condensatore del primo condensatore commutato accoppiando il primo condensatore commutato fra il primo nodo e massa; (c) trasferire il valore di tensione memorizzato al secondo condensatore del secondo condensatore commutato accoppiando il primo condensatore commutato fra un primo ingresso dell'amplificatore operazionale e massa e chiudendo il percorso di retroazione fra l?uscita e un secondo ingresso dell? amplificatore operazionale; (d) memorizzare la somma del valore di tensione trasferito e dell'offset interno di tensione dell'amplificatore operazionale nel secondo condensatore del secondo condensatore commutato accoppiando il secondo condensatore commutato fra il secondo ingresso dell'amplificatore operazionale e massa; e (e) verificare la programmazione della matrice di memoria confrontando i valori di tensione del primo nodo e del secondo nodo, utilizzando la tensione memorizzata nel condensatore del secondo condensatore commutato per compensare gli errori dovuti al mismatch resistivo fra il blocco di ingresso dello stato di programmazione e il blocco di riferimento e all'offset interno dell'amplificatore operazionale.
  10. 10. Metodo della rivendicazione 9, in cui la fase di accoppiare al primo nodo un numero di sotto-blocchi del blocco di ingresso dello stato di programmazione che ? uguale al numero di riferimento di fallimenti di programmazione permessi comprende l?accoppiare soltanto il transistore di ingresso dello specchio di corrente al blocco di ingresso dello stato di programmazione, il fissare ? informazione di stato di programmazione per ciascuna bit-line del blocco di ingresso dello stato di programmazione in base al numero di riferimento di fallimenti di programmazione permessi del blocco di riferimento e 1?accendere il blocco desiderato del blocco di ingresso dello stato di programmazione e il collegarli al primo nodo come pluralit? di generatori di corrente in parallelo fra loro.
  11. 11. Metodo della rivendicazione 9, in cui la fase di memorizzare il valore di tensione del primo nodo comprende il controllare il primo condensatore commutato per accoppiare un primo condensatore fra il primo nodo e massa e il secondo condensatore commutato per accoppiare un secondo condensatore a massa.
  12. 12. Metodo della rivendicazione 9, in cui la fase di trasferire il valore di tensione del primo condensatore al secondo condensatore inoltre comprende il controllare il primo condensatore commutato per accoppiare il primo condensatore al primo ingresso dell'amplificatore operazionale e il secondo condensatore commutato per chiudere il percorso di retroazione fra l'uscita e il secondo ingresso dell' amplificatore operazionale.
  13. 13. Metodo della rivendicazione 9, in cui la fase di memorizzare la somma del valore di tensione del primo condensatore e dell'offset interno di tensione dell'amplificatore operazionale comprende il controllare il secondo condensatore commutato per accoppiare il secondo condensatore a massa.
  14. 14. Metodo della rivendicazione 9, in cui la fase di verificare comprende il controllare il primo condensatore commutato per accoppiare il primo condensatore al primo nodo e al primo ingresso dell'amplificatore operazionale e il secondo condensatore commutato per aprire il percorso di retroazione fra l'uscita e il secondo ingresso dell'amplificatore operazionale e per accoppiare il secondo condensatore al secondo nodo.
  15. 15. Metodo della rivendicazione 9, in cui la fase di verifica ulteriormente comprende: determinare se il numero di fallimenti di programmazione del gruppo desiderato di celle supera o meno il numero di riferimento di fallimenti di programmazione permessi e se si determina che lo supera, provvedere a una nuova programmazione del gruppo desiderato di celle.
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