KR102518867B1 - 전류 감지 확인 블록을 포함하는 비휘발성 메모리 및 그 프로그램 검증 방법 - Google Patents

전류 감지 확인 블록을 포함하는 비휘발성 메모리 및 그 프로그램 검증 방법 Download PDF

Info

Publication number
KR102518867B1
KR102518867B1 KR1020160065864A KR20160065864A KR102518867B1 KR 102518867 B1 KR102518867 B1 KR 102518867B1 KR 1020160065864 A KR1020160065864 A KR 1020160065864A KR 20160065864 A KR20160065864 A KR 20160065864A KR 102518867 B1 KR102518867 B1 KR 102518867B1
Authority
KR
South Korea
Prior art keywords
node
switching element
capacitor
block
comparator
Prior art date
Application number
KR1020160065864A
Other languages
English (en)
Other versions
KR20160140506A (ko
Inventor
사나시 알레산드로
Original Assignee
에스케이하이닉스 주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 에스케이하이닉스 주식회사 filed Critical 에스케이하이닉스 주식회사
Publication of KR20160140506A publication Critical patent/KR20160140506A/ko
Application granted granted Critical
Publication of KR102518867B1 publication Critical patent/KR102518867B1/ko

Links

Images

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/34—Determination of programming status, e.g. threshold voltage, overprogramming or underprogramming, retention
    • G11C16/3436—Arrangements for verifying correct programming or erasure
    • G11C16/3454—Arrangements for verifying correct programming or for detecting overprogrammed cells
    • G11C16/3459—Circuits or methods to verify correct programming of nonvolatile memory cells
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/04—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS
    • G11C16/0483—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS comprising cells having several storage transistors connected in series
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/10—Programming or data input circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/10—Programming or data input circuits
    • G11C16/12—Programming voltage switching circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/26—Sensing or reading circuits; Data output circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/26—Sensing or reading circuits; Data output circuits
    • G11C16/28—Sensing or reading circuits; Data output circuits using differential sensing or reference cells, e.g. dummy cells
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/34—Determination of programming status, e.g. threshold voltage, overprogramming or underprogramming, retention
    • G11C16/3436—Arrangements for verifying correct programming or erasure
    • G11C16/3468—Prevention of overerasure or overprogramming, e.g. by verifying whilst erasing or writing
    • G11C16/3481—Circuits or methods to verify correct programming of nonvolatile memory cells whilst programming is in progress, e.g. by detecting onset or cessation of current flow in cells and using the detector output to terminate programming
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C27/00—Electric analogue stores, e.g. for storing instantaneous values
    • G11C27/02—Sample-and-hold arrangements
    • G11C27/024—Sample-and-hold arrangements using a capacitive memory element
    • G11C27/026—Sample-and-hold arrangements using a capacitive memory element associated with an amplifier

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Read Only Memory (AREA)

Abstract

본 기술에 따른 비휘발성 메모리는 제 1 노드에 대해 서로 병렬로 연결된 복수의 서브-블록들을 포함하는 프로그래밍 상태 입력 블록을 포함하는 전류 감지 확인 블록; 제 2 노드에 대해 서로 병렬로 연결된 복수의 서브-블록들을 포함하는 기준 블록; 상기 제 1 노드 및 제 2 노드의 전압 레벨을 비교하여 원하는 셀 그룹에 대한 실제 프로그램 페일 비트 개수가 상기 기준 블록의 허용된 기준 페일 비트 개수를 초과하는지 결정하는 비교기를 포함한다.

Description

전류 감지 확인 블록을 포함하는 비휘발성 메모리 및 그 프로그램 검증 방법{A NON-VOLATILE MEMORY COMPRISING A CURRENT SENSING CHECKING BLOCK AND THE CORRESPONDING PROGRAM VERIFY METHOD}
본 발명은 메모리 어레이 내 원하는 셀 그룹의 프로그래밍을 검증하기 위한 전류 감지 확인 블록을 포함하는 비휘발성 메모리 및 그러한 비휘발성 메모리의 프로그래밍 검증 방법에 관한 것이다.
본 발명은 특히, 저항들의 부정합(mismatch), 및 연산 증폭기(operational amplifier)의 내부 오프셋(internal offset)을 보상하기 위한 메모리 및 방법에 관한 것이나, 여기에 제한되지 않는다.
다양한 종류의 플래시 메모리 소자 중에서, 낸드(NAND) 플래시 메모리 소자가 고용량 데이터 저장 매체로 점점 더 많이 사용되고 있다. 플래시 메모리의 각각의 셀은 부동 게이트(floating gate) 안에 전자들을 가둠으로써 정보를 저장하도록 프로그래밍 되어야 한다. 이러한 프로그래밍 작업은 셀의 드레인(drain)과 소스(source )에 높은 전류가 흐르도록 하고, 셀의 제어 게이트(control gate )에는 프로그래밍 전압을 흐르도록 함으로써 이루어지는데, 이를 열 전자 주입(hot electron injection)이라 한다. 제어 게이트는 플래시 메모리의 워드-라인에 연결되고, 전압은 워드-라인을 통해 제어 게이트로 제공된다.
각각의 메모리 셀은 단일 비트를 저장하거나 다수의 비트를 저장할 수 있는데, 단일 비트를 저장하는 메모리 셀은 단일 레벨 메모리 셀(single level memory cell, SLC)이라 하고, 다수의 비트를 저장하는 메모리 셀은 다중 레벨 메모리 셀(multiple level memory cell, MLC)이라 한다. SLC나 MLC 모두, 각각의 셀에 저장되는 정보는 해당 메모리 셀의 문턱 전압(threshold voltage)으로 규정지어진다.
플래시 메모리의 한 종류로서 또한 노어(NOR) 플래시 메모리가 있다. 낸드(NAND) 플래시 메모리와 노어(NOR) 플래시 메모리 간의 차이는 낸드(NAND) 플래시 메모리의 경우에는 같은 스트링(string) 내 셀들이 드레인과 소스들에 의해 서로 직렬 연결되어야 하는 반면, 노어(NOR) 플래시 메모리의 각각의 셀은 비트-라인과 소스 라인에 직접 연결된다는 것이다.
도 1은 낸드(NAND) 플래시 메모리의 셀들, 스트링, 워드-라인들 및 비트-라인들의 예시적인 배열 구성을 개략적으로 도시한 도면이다.
도 1에서는, 낸드(NAND) 플래시 메모리의 메인 메모리 어레이(main memory array, 100) 안에 총 4개의 스트링들(strings)이 있다. 각각의 스트링(110)은 4개의 셀들(30)을 포함한다. 각각의 셀은 앞서 SLC와 MLC에 대해 설명했던 바와 같이 각각의 부동 게이트 안에 하나의 비트로 된 정보 또는 다수의 비트로 된 정보를 저장할 수 있다. 각각의 스트링 내에서, 하나의 셀의 드레인 단자는 또 다른 셀의 소스 단자에 연결된다. DST는 드레인 선택 트랜지스터(drain selection transistor)이고, SST는 소스 선택 트랜지스터(source selection transistor)이다. DST와 SST는 셀들을 표시하기 위해 사용될 수 있다. BL0와 BL1은 비트-라인들을 나타내고, WL0~WL7은 워드-라인들을 나타낸다. 각각의 비트-라인은 각각의 스트링의 DST에 연결된다.
워드-라인들(WL0~WL7)은 프로그래밍을 위해 선택된 페이지를 지칭하는 것으로, 전압 펄스(voltage pulse)가 인가되며, 진폭 특성 및 전형적인 프로그래밍 단계(programming phase)의 기간을 갖는다. 비트-라인은 특히 셀과 기준 페이지 버퍼(page buffer, PB 또는 독출 회로) 간의 전기적 연결이다.
프로그래밍 동작은 다양한 모드에서 수행 가능하다. 원하는 셀들을 프로그래밍하는 모드 중 하나로 증분형 단계 펄스 프로그램(incremental step pulse program, ISPP)을 사용하는 모드가 있다. 이 ISPP 방식은 해당 워드-라인을 통해 원하는 셀의 제어 게이트 단자에 증분형 펄스를 특정 기간 동안 구동한다. ISPP 방식은 프로그래밍 동작의 교정 및 속도를 향상시킬 수 있다. ISPP 외 다른 프로그래밍 알고리즘 또한 사용 가능하다.
각 프로그래밍 동작 종료 후 또는 ISPP의 각 펄스가 셀에 구동된 후에는, 특정 주소 페이지에 대한 프로그래밍 성공 여부가 검증될 수 있다. 제어기(controller)는 상기 검증 결과를 바탕으로, 다른 메모리 셀들, 즉 다른 주소들에 대해 프로그래밍을 진행할지, 아니면 동일한 셀들에 다른 전기적 특성들을 갖는 펄스, 가령 더 넓은 펄스를 인가하는 방식으로 동일한 셀들에 대한 프로그래밍을 계속할 것인지를 결정할 수 있다.
상기 검증 동작은 비트-라인(가령, BLO 또는 BL1)을, 알려진 전압 값(known voltage value, VPRE)까지 기-충전하고, 워드-라인에는 “검증(verification)” 전압을 인가함으로써 수행된다. 가령, 워드-라인 WL1의 셀들을 검증하는 경우, 전압값 VPRE가 WL1에 구동된다. 독출 시, 비검증(non-addressed) 워드-라인들, 가령 WL0, WL2, 및 WL3에는, 패스 전압이 구동된다.
메모리 셀이 프로그래밍되고 그것의 상대적 전기적 임계치(electrical threshold)가 더 높은 값으로 변경되는 경우, 해당 비트-라인은 방전되지 않고 전압값 VPRE로 유지가 되는데, 이는 “검증”전압이 문턱 전압(threshold voltage)보다 낮아, 해당 셀의 스위치 온(on)이 불가능하기 때문이다. 충전된 양은 내인성 누출(intrinsic leakage)로 인해 약간 감소할 수 있다.
메모리 셀이 프로그래밍되지 않으면, 해당 비트-라인은 영(0)을 향해 방전되는 경향을 보이게 되는데, 이는 해당 셀의 문턱 전압이 낮기 때문이고, “검증” 전압을 구동함으로써 해당 셀은 스위치 온(on)된다. 같은 스트링 내 다른 셀들은 그들의 제어 게이트 단자들에 제공된 패스 전압에 의해 스위치 온 된다. 비트-라인의 전압은 소스 선택 트랜지스터(SST)의 소스 단자에 연결된 소스 라인(SL) 측으로 방전된다.
도 2는 해당 셀의 프로그래밍 상태 정보(programming status information)를 저장하는 페이지 버퍼 내 래치(latch; 200)를 개략적으로 도시한 도면이다. 비트-라인들, 가령 BL0의 방전은 페이지 버퍼 안에서 래치(200)에 의해 검출되는데, 이는 래치(200)의 양측에서 두 개의 안정된 상태를 스위치 및 부과한다. 래치(200)는 서로 피드백하는 두 개의 인버터(inverter)를 포함할 수 있고, 두 개의 공통 노드들은 QS와 QS_N으로 식별된다.
셀이 프로그래밍되면, 검증 동작 이후에, 해당 비트-라인은 상술한 바와 같이 방전되지 않는다. 따라서, QS_N은 공급 전압(VDD) 또는 그 이상으로 설정된다. 노드(QS)는 OV으로 설정된다. 셀이 프로그래밍되지 않으면, 검증 단계들 후, 해당 비트-라인은 상술한 바와 같이 방전된다. 따라서, 노드(QS_N)은 OV으로 설정된다. 노드(QS)는 공급 전압(VDD)로 설정된다.
프로그래밍 검증은 또한 프로그램 페일 비트 개수(number of program fail bit)를 세어, 허용된 기준 페일 비트 개수와 비교함으로써 프로그램 페일 비트 개수가 용인 가능한 수준인지 판단하는 것을 포함한다. 특히, 허용된 기준 페일 비트 개수는 메모리에 포함된 에러 정정 시스템(error correction system)에 의해 정정 가능한 최대 에러 수에 해당된다.
프로그래밍 검증 동작을 수행하기 위해서, 우리는 비교를 위한 전용 논리 블록을 메모리 안에 구현하는 것이 바람직함을 발견하였다. 이제 위 논리 블록을 전류 감지 확인 블록(current sensing checking block)이라 하겠다. 그러나, 메모리 영역 내에 구현된 페이지 버퍼와 주변 영역 내에 구현된 전용 로직들(logics) 간의 물리적 배치 상의 차이 때문에, 앞서 언급한 비교가 충분하고 정확하게 이루어지지 않는다. 전류 감지 확인 블록에 대한 교정(calibration)이 필요할 수 있다.
본 발명의 목적은 페이지 버퍼 영역과 기준 블록 간의 저항들의 부정합(mismatch)을 제거할 수 있는, 비휘발성 메모리의 전류 감지 확인 블록을 보상하기 위한 방법 및 회로를 제공하는 것이다.
본 발명의 일 실시 예에 따르면, 비휘발성 메모리는 메모리 어레이; 및 실제 프로그램 페일 비트 개수를 허용된 기준 페일 비트 개수와 비교함으로써 메모리 어레이의 원하는 셀 그룹의 프로그래밍을 검증하기 위한 전류 감지 확인 블록을 포함한다. 상기 전류 감지 확인 블록은 전류 미러; 복수의 서브-블록을 포함하는 프로그래밍 상태 입력 블록으로서, 상기 각각의 서브-블록에는 원하는 셀 그룹에 대한 각각의 비트-라인에 대한 프로그래밍 상태 정보가 제공되고, 상기 복수의 서브-블록들은 제1 노드에 대해 서로 병렬 연결되고, 상기 제1 노드는 상기 전류 미러의 입력 노드에 결합되는, 프로그래밍 상태 입력 블록; 복수의 서브-블록을 포함하는 기준 블록으로서, 상기 각각의 서브-블록에는 허용된 기준 페일 비트 개수를 바탕으로 1-비트 전압 값이 제공되고, 상기 서브-블록들은 제2 노드에 대해 서로 병렬 연결되고, 상기 제2 노드는 상기 전류 미러의 출력 노드에 결합되는 기준 블록; 상기 원하는 셀 그룹에 대한 실제 프로그램 페일 비트 개수가 기준 블록의 허용된 기준 페일 비트 개수를 초과하는지 여부를 판단하기 위해 상기 제1 노드 및 상기 제2 노드의 전압을 비교하도록 작동 가능한 비교기; 상기 제1 노드를 비교기의 제1 입력 노드와 접지 전압에 결합하도록 작동 가능한 제1 스위치 제어부; 및 상기 출력 노드를 상기 비교기의 제2 입력 노드에 결합할 뿐만 아니라, 상기 제2 노드를 상기 비교기의 제2 입력 노드와 접지 전압에 결합하도록 작동 가능한 제2 스위치 제어부를 포함한다.
본 발명의 또 다른 일 실시 예에 따르면, 비휘발성 메모리의 동작 방법은, 상기 허용된 기준 페일 비트 개수와 동일한 개수인 복수의 프로그래밍 상태 입력 서브-블록들을 상기 제1 노드에 연결하는 단계; (상기 제1 스위치 제어부를 상기 제1 노드와 접지 전압 사이에 결합함으로써, 상기 제1 노드의 전압 값을 상기 제1 스위치 제어부의 제1 커패시터에 저장하는 단계; 상기 제1 스위치 제어부를, 상기 비교기의 제1 입력단과 접지 전압 사이에 결합하고, 상기 비교기의 출력노드와 제2 입력단 사이의 피드백 경로를 폐쇄(close)함으로써, 상기 제1 커패시터에 저장된 전압 값을 상기 제2 스위치 제어부의 제2 커패시터로 전송하는 단계; 상기 제2 스위치 제어부를, 상기 비교기의 제2 입력 노드와 접지 전압 사이에 결합함으로써, 상기 전송된 전압 값과 상기 비교기의 내부 전압 오프셋의 합계를 상기 제2 스위치 제어부의 제2 커패시터에 저장하는 단계; 및 상기 제2 스위치 제어부의 제2 커패시터에 저장된 전압을 이용하여, 상기 제1 노드와 제2 노드의 전압 값들을 비교하여 상기 메모리 어레이의 프로그래밍을 검증하는 단계를 포함한다.
본 기술에 의하면 페이지 버퍼 영역과 기준 블록 간의 저항들의 부정합(mismatch)을 제거할 수 있는, 비휘발성 메모리의 전류 감지 확인 블록을 보상하기 위한 방법 및 회로를 제공할 수 있다.
이하, 도면들에 묘사된 본 발명의 실시 예들의 상세한 설명을 통해 본 발명은 더 명백해질 것이다. 동일 및/또는 해당 특징들에 대해서는 동일한 도면 부호 및/또는 사인들을 사용한다.
도 1은 종래의 낸드(NAND) 플래시 메모리의 셀들, 스트링, 워드-라인들 및 비트-라인들에 대한 하나의 예시적인 배열을 개략적으로 도시한 도면이다.
도 2는 해당 셀의 프로그래밍 상태 정보를 저장하는 종래의 페이지 버퍼 내 래치를 개략적으로 도시한 도면이다.
도 3a는 원하는 셀 그룹의 프로그램 페일 비트 개수를 세기 위한 비휘발성 메모리의 전류 감지 확인 블록의 회로 블록도를 도시한 도면이다.
도 3b는 도 3a의 프로그래밍 상태 입력 블록(310)의 세부 회로 블록도를 도시한 도면이다.
도 3c는 도 3a의 기준 블록(320)의 세부 회로 블록도를 도시한 도면이다.
도 4는 도 3a의 회로의 확대도이다.
도 5는 일 실시 예에 따른, 측정된 노드들의 교정(calibration)을 수행하는 전류 감지 확인 블록을 개략적으로 도시한 도면이다.
도 6은 도 5의 전류 감지 확인 블록에 의해 메모리 어레이의 프로그래밍이 검증되는 순서를 개략적으로 보여주는 흐름도이다.
이하, 본 발명에 따른 바람직한 실시 예를 첨부한 도면을 참조하여 상세히 설명한다. 하기의 설명에서는 본 발명에 따른 동작을 이해하는데 필요한 부분만이 설명되며 그 이외 부분의 설명은 본 발명의 요지를 모호하지 않도록 하기 위해 생략될 것이라는 것을 유의하여야 한다. 또한 본 발명은 여기에서 설명되는 실시 예에 한정되지 않고 다른 형태로 구체화될 수도 있다. 단지, 여기에서 설명되는 실시 예은 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여 제공되는 것이다.명세서 전체에서, 어떤 부분이 다른 부분과 "연결"되어 있다고 할 때, 이는 "직접적으로 연결"되어 있는 경우뿐 아니라, 그 중간에 다른 소자를 사이에 두고 "간접적으로 연결"되어 있는 경우도 포함한다. 명세서 전체에서, 어떤 부분이 어떤 구성요소를 "포함"한다고 할 때, 이는 특별히 반대되는 기재가 없는 한 다른 구성요소를 제외하는 것이 아니라 다른 구성요소를 더 포함할 수 있는 것을 의미한다.
도 3a는 원하는 셀 그룹의 프로그램 페일 비트 개수를 세어 메모리 어레이의 프로그래밍을 검증하기 위한, 비휘발성 메모리의 전류 감지 확인 블록의 블록도이다.
전류 감지 확인 블록(300)은 프로그래밍 상태 입력 블록(310), 기준 블록(320), 전류 미러(340), 및 비교기(comparator; 330)를 포함한다. 프로그래밍 상태 입력 블록(310)에는 각 해당 비트-라인 또는 셀과 연계된 프로그래밍 상태 정보(QS)가 제공된다. 프로그래밍 상태 정보(QS)의 각 비트는 특정 셀의 프로그래밍 상태를 나타내고, 논리값 0 또는 1, 즉 VDD 또는 접지 전압(ground voltage)을 갖는다. 특히, 프로그래밍 상태 입력 블록(310)은 추후 더 상세히 설명할 복수의 서브 블록들을 포함할 수 있다.
전류 미러(current mirror, 340)는 제1 노드(VP)를 통해 프로그래밍 상태 입력 블록(310)과 결합된다. 전류 미러(340)의 좌측 PMOS 트랜지스터(TM1)로부터 프로그래밍 상태 입력 블록(310)으로 하부 방향으로 흐르는 입력 전류(Ia)는 제2 노드(VN)에 결합된 우측 PMOS 트랜지스터(TM2)로 복제된다. 복제된 전류(Ib)의 양은 입력 전류(Ia)와 동일하거나 그에 비례할 수 있다.
기준 블록(320)은 허용된 기준 페일 비트 개수(VRY_BIT <6:0>)를 입력 값으로 수신할 수 있다. 이 기준 수는 특정 셀 그룹에 대한 최대 용인 가능한 프로그램 페일 비트 개수를 바탕으로 설정된다. 이 기준 수는 상황에 따라 다양하게 설정될 수 있다.
제2 노드(VN)의 전압은 기준 블록(320)의 허용된 기준 페일 비트 개수(VRY_BIT <6:0>) 또는 기준 블록(320)의 연결된 서브 블록들(320-1 내지 320-4)의 수, 및 제2 노드(VN)를 통해 흐르는 전류(Ib)에 따라 다양할 수 있다. 다시 말해, 전류(Ib)는 전류(Ia)에 따라 달라지고, 기준 블록(320)의 등가 저항(equivalent resistance)은 제2 노드(VN)의 전압에 영향을 미친다.
도 3a에 도시된 바와 같이, 비교기(330)는 연산 증폭기(operational amplifier)로서 구현될 수 있다. 이에 따라, 비교기(330)는 자신의 비반전(non-inverting) 입력 노드에서 제1 노드(VP)의 전압을 수신하고, 반전 입력 노드에서 제2 노드(VN)의 전압을 수신한다. 비교기(330)는 노드들(VP 및 VN)의 전압들을 비교하는 역할을 하며, 원하는 셀 그룹에 대한 실제 프로그램 페일 비트 개수가, 기준 블록의 허용된 기준 페일 비트 개수를 초과하는지 판단하여 출력 신호(COUT_IVFY)를 제공할 수 있다. 도 3a에 도시된 바와 같이, 비교기(330)는 연산 증폭기(operational amplifier)로서 구현될 수 있다.
제어 논리(controlling logic)는 비교기(330)의 출력 신호(COUT_IVFY)를 바탕으로 앞서 설명한 바와 같이 프로그래밍 알고리즘 또는 프로그래밍 펄스를 변경할지 여부를 판단할 수 있다.
도 3a의 전류 감지 확인 블록(300)을 도 3b 및 도 3c를 참조로 더 자세히 설명한다. 도 3b는 도 3a의 프로그래밍 상태 입력 블록(310)의 세부 회로 블록도이고, 도 3c는 도 3a의 기준 블록(320)의 세부 회로 블록도이다.
도 3b를 참조로, 프로그래밍 상태 입력 블록(310)은 복수의 서브-블록(310-1, 310-2, 310-3, 310-4)을 포함하고, 여기서 각각의 서브-블록에는 1 비트 프로그래밍 상태 정보(QS)가 제공된다. 가령, 제1 서브-블록(310-1)은 입력 값으로 제 1 프로그래밍 상태 정보 비트(QS<0>)를 수신하고, 제2 서브-블록(310-2)은 입력 값으로 제 2 프로그래밍 상태 정보 비트(QS<1>)를 수신하고, 제3 서브 블록(310-3)은 입력 값으로 제 3 프로그래밍 상태 정보 비트(QS<2>)를 수신하고, 제4 서브-블록(310-4)은 입력 값으로 제 4 프로그래밍 상태 정보 비트(QS<3>)를 수신한다. 이 예에서, 가령 도 2에서 설명한 바와 같이, 프로그래밍 상태 정보(QS)의 각 비트는 해당 셀이 프로그래밍되면 접지 전압으로 설정되는 반면, 해당 셀이 프로그래밍되지 않으면 VDD로 설정된다. 도 2의 프로그래밍 상태 정보(QS)는 설명의 편의를 위한 일 예이다. 여기서, 프로그래밍 상태 정보(QS)는 반드시 도 2의 래치 출력은 아니나, 프로그래밍이 제대로 완료되었는지 나타내는 플래그(flag)이다. 가령, 하나의 셀이 다수의 비트들을 가령 MLC 플래시 메모리에 저장하면, 프로그래밍 상태 정보(QS)는 다양한 논리들로 획득될 수 있다.
프로그래밍 상태 입력 블록(310)의 서브 블록들(310-1, 310-2, 310-3, 310-4)은 제1 NMOS 트랜지스터(M1)를 포함할 수 있다. 제1 NMOS 트랜지스터(M1)의 소스는 제1 내부 노드(X1)에서 접지 전압에 결합된다. 제1 NMOS 트랜지스터(M1)의 게이트에는 해당 셀에 대한 1-비트 프로그래밍 상태 정보(QS)가 제공된다. 이러한 방식으로, 프로그래밍 상태 정보(QS)가 VDD일 때, 즉, 해당 셀이 프로그래밍되지 않았을 때, 제1 NMOS 트랜지스터(M1)은 스위치 온(on) 된다. 반대로, 프로그래밍 상태 정보(QS)가 영(0) 일 때, 즉, 해당 셀이 프로그래밍 되면, 제1 NMOS 트랜지스터(M1)은 스위치 오프(off) 된다.
프로그래밍 상태 입력 블록(310)의 서브-블록들(310-1, 310-2, 310-3, 310-4)은 제2 NMOS 트랜지스터(M2)를 더 포함할 수 있다. 제2 NMOS 트랜지스터(M2)의 소스는 제1 NMOS 트랜지스터(M1)의 드레인에 결합된다. 제2 NMOS 트랜지스터(M2)의 게이트에는 기준 전압(VREF)이 제공된다.
이러한 기준 전압(VREF) 값은, 제1 노드(VP)에 연결되어 전류 미러(340)의 좌측 PMOS 트랜지스터(TM1)로부터 전류 량을 유입하는 전류 발전기(current generator) 역할을 하도록 선택된다.
프로그래밍 상태 입력 블록(310)의 각 서브 블록들(310-1, 310-2, 310-3, 310-4)은 제2 내부 노드(X2)로 표시된 제2 NMOS 트랜지스터(M2)의 드레인과 제2 노드(VP) 사이에 인에이블링 블록(enabling block)을 더 포함할 수 있다. 도 3b를 참조로, 인에이블링 블록은 게이트가 각각 EN_IVFY_CHK<n>과 EN_N_IVFY_CHK<n>에 의해 구동되는 두 개의 트랜지스터들을 포함한다. 인에이블링 블록은 서브-블록을 제1 노드(VP)와 연결하거나 제1 노드(VP)와의 연결을 차단할 수 있고, 필요한 경우 제2 트랜지스터(M2)의 드레인에서 임의의 전압을 방전시킬 수 있다. 인에이블링 블록은, 해당 서브-블록에 해당되는 셀을 프로그래밍 동작을 통해 프로그래밍할 필요가 없을 때 해당 서브-블록과의 연결을 차단한다.
전류 미러(340)의 입력단 측 전류(Ia)는 프로그래밍 상태 입력 블록(310)의 연결된 서브-블록들의 수에 따라 달라진다. 연결된 서브-블록들의 수가 증가하면, 전류(Ia)도 증가하는데, 이는 서브-블록들의 분기(branch)들이 제1 노드(VP)에 대해 서로 병렬 연결되기 때문이다.
도 3b와 도 3c에는 8개의 서브-블록(모두 도시된 것은 아님)들이 존재하지만, 서브-블록의 수는 구성에 따라 변경될 수 있는 것으로, 본 실시 예는 여기에 제한되지 않는다.
도 3c를 참조로, 기준 블록(320)은 서로 제2 노드(VN)에 의해 결합된 복수의 서브-블록(310-1, 310-2, 310-3, 310-4)을 포함한다. 기준 블록(320)의 각 서브-블록은 제3 NMOS 트랜지스터(M3)를 포함한다. 제3 NMOS 트랜지스터(M3)의 소스 단자는 제3 내부 노드(X3)에서 접지 전압에 결합된다. 제3 NMOS 트랜지스터(M3)의 게이트 단자에는 허용된 기준 페일 비트 개수를 바탕으로 1-비트 전압 값(VRY_BIT)이 제공된다. 허용된 기준 페일 비트 개수는 프로그래밍 동작에 있어 용인 가능한 프로그램 페일 비트 개수를 의미한다. 도 3a와 도 3c를 참조로, 기준 수는 VRY_BIT<6:0>에서 확인할 수 있는 바와 같이, 0 내지 7로 설정될 수 있다. 즉, 총 7개의 서브-블록들이 존재하며, VRY_BIT<6:0>의 값을 변경함으로써, 허용된 기준 페일 비트 개수를 제어할 수 있다. 그러나, 기준 수의 최대 값은 회로의 설계에 따라 달라질 수 있기 때문에, 본 실시 예는 여기에 제한되지 않는다.
기준 블록(320)의 서브-블록들(320-1, 320-2, 320-3, 320-4)은 제4 NMOS 트랜지스터(M4)를 더 포함할 수 있다. 제4 NMO 트랜지스터(M4)의 소스 단자는 제3 트랜지스터(M3)의 드레인 단자에 결합된다. 제4 NMOS 트랜지스터(M4)의 게이트 단자에는 기준 전압(VREF)이 제공되는데, 이는 제2 NMOS 트랜지스터들(M2)의 게이트 단자들에 제공된 기준 전압과 동일하다. 이러한 방식으로, 제4 NMOS 트랜지스터들(M4) 역시 제2 노드(VN)에 연결되어 전류 미러(340)의 우측 PMOS 트랜지스터(TM2)로부터 전류를 유입하는 전류 발전기로서의 역할을 할 수 있다.
기준 블록(320)의 서브-블록들(320-1, 320-2, 320-3, 320-4)은 제4 내부 노드(X4)로 표시된 제4 NMOS 트랜지스터(M4)의 드레인과 제2 노드(VN) 사이에 인에이블링 블록을 더 포함할 수 있다.
도 3c를 참조로, 인에이블링 블록은 게이트가 각각 EN_IVFY와 EN_N_IVFY에 의해 구동되는 두 개의 트랜지스터들을 포함한다. 인에이블링 블록은 서브-블록들을 제1 노드(VN)와 연결하거나 제1 노드(VN)로부터 연결을 차단할 수 있으며, 필요한 경우 제4 NMOS 트랜지스터(M4)의 드레인에서 임의의 전압을 방전시킬 수 있다.
전류 미러(340)의 출력단 측에서의 전류(Ib)는 전류 미러(340)의 입력단 측에서의 전류(Ia)를 바탕으로 그에 비례하여 다양한 값이 될 수 있다. 다시 말해, 상기 전류(Ib)는 기준 블록(320)의 구성의 영향을 받지 않거나 거의 받지 않는다.
전류 감지 확인 블록(300)은 메모리 어레이의 프로그래밍 단계 이후에 사용된다. 사실, 모든 메모리 어레이 프로그래밍은, 모든 메모리 셀들이 제대로 프로그래밍 되었는지 검증이 프로그래밍 이후에 필요하다. 이러한 프로그램 검증은, 전류 감지 확인 블록(300)을 사용하여 비교기(330)의 입력 노드들에 결합된 제1 노드(VP)의 전압 값과 제2 노드(VN)의 전압 값을 비교함으로써 수행된다.
특히, 기준 전압(VREF)은 프로그래밍 상태 입력 블록(310)의 제2 NMOS 트랜지스터(M2)들의 게이트들에 인가되고, 제1 NMOS 트랜지스터들(M1)의 게이트 단자들에 인가된 프로그래밍 상태 정보(QS)의 래치 값들을 바탕으로, 프로그래밍 상태 입력 블록(310)의 서브 블록들(310-1 내지 310-4)의 제2 NMOS 트랜지스터들(M2)로부터 유입된 전류의 양은 허용된 프로그램 페일 비트의 최대 개수에 따라 달라지게 되는 기준 블록(320)의 제4 NMOS 트랜지스터들(M4)에 의해 유입된 전류량과 비교된다. 특히, 전류 감지 확인 블록(300)은 연결된 제2 NMOS 트랜지스터들(M2)에 의해 유입된 전류에 따라 달라지게 되는 제1 노드(VP)의 전압 값과 제4 NMOS 트랜지스터들(M4)에 의해 유입된 전류에 따라 달라지게 되는 제2 노드(VN)의 전압 값 간의 비교를 가능케 한다.
특히, 제1 노드(VP)의 전압과 제2 노드(VN)의 전압이 동일하지 않을 경우, 프로그래밍되지 않은 셀들의 수가 허용된 기준 페일 비트 개수보다 높기 때문에 비교기(330)는 스위치 변경되고, 비교기(330)에서 출력된 신호(COUT_IVFY)는 프로그래밍 단계가 성공적이지 않았다는 신호를 보내게 된다. 이러한 경우, 가령 다른 프로그래밍 방법을 사용하여, 대상이 되었던 셀 그룹에 대한 프로그래밍이 반복 되게 된다.
반대로, 제1 노드(VP)의 전압과 제2 노드(VN)의 전압이 동일한 경우, 비교기(330)의 출력 신호(COUT_IVFY)는 프로그래밍 단계가 성공적이었다는 신호를 보내게 된다. 이때, 프로그램 페일 비트 개수는 메모리 장치의 교정 시스템에 의해 관리 가능한 프로그램 페일 비트 개수, 즉 허용된 기준 페일 비트 개수보다 낮다.
전류 감지 확인 블록(300)은, 가령 프로그래밍 상태 정보(QS<0:7>)의 1의 수가 VRY_BIT<6:0>의 1의 수보다 큰 경우에는 비교기(330)의 COUT_IVFY가 음 전압을 출력하고, 프로그래밍 상태 정보(QS<0:7>)의 1의 수가 VRY_BIT<6:0>의 1의 수 이하일 때는 비교기(330)의 COUT_IVFY가 양 전압을 출력하도록 설계될 수 있다.
상기와 같이 전류 감지 확인 블록(300)을 설계하기 위해서는, 연결 라인들의 저항도 고려해야 한다. 이러한 관점에서, 프로그래밍 상태 입력 블록(310)은 메모리 어레이 영역 내부의 페이지 버퍼 상에 배치되는 반면, 기준 블록(310)은 보통 비휘발성 메모리 어레이의 주변 영역에 배치된다. 두 가지 블록 모두, 그 물리적 위치가 바뀌면, 등가 전압이 달라지는 결과를 가져온다.
특히, 프로그래밍 상태 입력 블록(310)의 제1 NMOS 트랜지스터(M1)의 제1 내부 노드(X1)는 보통은 페이지 버퍼 영역의 배치 상의 한계 때문에 단일 금속 접촉을 통해 지면에 접촉된다. 프로그래밍 상태 입력 블록(310)에서 전류 발전기의 역할을 하는 제2 NMOS 트랜지스터들(M2)과의 매우 높은 직렬 저항값의 원인은 이러한 단일 금속 접촉에 기인한다. 반대로, 기준 블록(320)의 제3 NMOS 트랜지스터들(M3)의 제3 내부 노드(X3)는 복수의 금속 접촉을 통해 지면에 결합될 수 있는데, 이로써 제4 NMOS 트랜지스터들(M4)과의 직렬연결 저항은 감소된다. 사실상, 기준 블록(320)이 구현된 메모리 어레이의 주변 영역에서의 배치 요건이 덜 엄격하다.
가령, 도 4는 지면에 대한 금속 접촉으로 인한 저항 경로를 갖는 제1 내부 노드(X1)와 제3 내부 노드(X3)를 포함하는 도 3a의 회로의 일부(400)에 대한 확대도이다. 도 3a는 도 3b 및 도 3c의 회로와 동일한 모델로서, 프로그래밍 상태 입력 블록(310)과 기준 블록(320)에 대한 단 하나의 서브-블록만이 도시된 간소화된 도면이다. 프로그래밍 상태 입력 블록(310)의 제1 내부 노드(X1)에서의 등가 저항(R1)은 기준 블록(320)의 제3 내부 노드(X3)에서의 등가 저항(R2)과 사실 다르다. 가령, 저항(R1)은 1 KOhm이고, 저항(R2)은 1O Ohm일 수 있다. 따라서, 이러한 저항 값의 부정합으로 인한 오프셋은 비교기(330)가 수행한 비교 결과를 바꿀 수 있기 때문에 무시할 수 없다.
저항 부정합으로 인한 오프셋을 보상하기 위해, 보상된 전류 감지 확인 블록 및 프로그램 검증 방법이 제공된다.
도 5는 일 실시 예에 따른 측정된 노드들의 보상을 수행하는 보상된 전류 감지 확인 블록(500)을 개략적으로 도시한 도면이다.
보상된 전류 감지 확인 블록(compensated current sensing checking block, 500)은 도 3a 내지 3c의 요소들, 즉 프로그래밍 상태 입력 블록(310), 기준 블록(320), 비교기(330) 및 전류 미러(340)를 포함한다.
보상된 전류 감지 확인 블록(500) 또한 제1 노드(VP)를 연산 증폭기로서 구현된 비교기(330)의 비반전 입력단과 접지 전압에 결합하도록 작동 가능한 제1 스위치 제어부, 및 제2 노드(VN)를 비교기(330)의 반전 입력단과 접지 전압에 결합하고 출력 단자를 비교기(330)의 반전 입력단에 결합하도록 작동 가능한 제2 스위치 제어부를 포함한다. 도 5에서, 상기 제1 스위치 제어부는 제1 커패시터(C1), 제1 스위칭 요소(S1) 및 제2 스위칭 요소(S2)를 포함하는 제1 스위치드 커패시터(first switched capacitor, SC1)로서 도시되었다. 또한, 상기 제2 스위치 제어부는 제2 커패시터(C2), 제3 스위칭 요소(S3) 및 제4 스위칭 요소(S4)를 포함하는 제2 스위치드 커패시터(second switched capacitor, SC2)로서 도시되었다.
제1 스위치드 커패시터(SC1)는 제1 노드(VP)나 접지 전압 및 비교기(330)의 비반전 입력단이나 접지 전압을 결합하도록 작동 가능한 반면, 제2 스위치드 커패시터(SC2)는 제2 노드(VN)나 접지 전압 및 비교기(330)의 반전 입력 노드나 출력 노드를 결합하도록 작동 가능하다.
더 구체적으로, 제1 스위치드 커패시터(SC1)는 제1 커패시터(C1), 제1 스위칭 요소(S1), 및 제2 스위칭 요소(S2)를 포함하는 반면, 제2 스위치드 커패시터(SC2)는 제2 커패시터 (C2), 제3 스위칭 요소(S3), 및 제4 스위칭 요소(S4)를 포함한다. 제1 스위칭 요소(S1)의 제1 단자는 제1 커패시터(C1)에 결합되고, 제1 스위칭 요소(S1)의 제2 단자는 제1 노드(VP)와 접지 전압 사이에서 스위칭하도록 작동 가능하다.
제2 스위칭 요소(S2)의 제1 단자는 제1 커패시터(C1)에 결합되고, 제2 스위칭 요소(S2)의 제2 단자는 비교기(330)의 비반전 입력단과 접지 전압 사이에서 스위칭하도록 동작된다.
제3 스위칭 요소(S3)는 비교기(330)의 반전 입력단과 출력단 사이의 전기적 연결을 스위칭하도록 작동 가능하다.
제4 스위칭 요소(S4)의 제1 단자는 제2 커패시터(C2)에 결합되고, 이어 비교기(330)의 반전 입력단에 결합되고, 제4 스위칭 요소(S4)의 제2 단자는 제2 노드(VN)와 접지 전압 사이에서 스위칭하도록 작동 가능하다.
제1 커패시터(C1)의 단자들 사이의 전압은 VC1로 정의되는 반면, 제2 커패시터(C2)의 단자들 사이의 전압은 VC2로 정의된다.
보상된 전류 감지 확인 블록(500)의 스위치드 커패시터들(SC1 및 SC2) 덕분에, 메모리 어레이의 프로그래밍에 대한 검증은 다음 단계들로 나뉜다.
1 단계 -제1 내부 노드(X1)의 금속 접촉의 저항으로 인한 제1 노드(VP)의 오프셋 측정
프로그래밍 상태 입력 블록(310)은 보상된 전류 감지 확인 블록(500)의 나머지 부분에서 탈착되어, 전류 미러(340)의 좌측 PMOS 트랜지스터(TM1)만이 보상된 전류 감지 확인 블록(500)에 연결된다. 프로그래밍 상태 입력 블록(310)의 서브-블록들을 허용된 기준 페일 비트 개수와 동일한 개수만큼 켜도록 신호(QS)가 제1 NMOS 트랜지스터들(M1)의 게이트 단자들에 인가되고, 기준 값(VREF)은 제2 NMOS 트랜지스터들(M2)의 게이트 단자들을 켜고 복수의 전류 발전기로서 서로 병렬로 제1 노드(VP)에 연결하도록 제2 NMOS 트랜지스터들(M2)의 게이트 단자들에 인가된다.
주지할 사실은, 이러한 경우, 전류 미러(340)는 전압/전류 변환기로서의 역할을 한다는 것이다.
게다가, 제1 노드(VP)의 전압 값은 제1 노드(VP)에 연결된 제2 NMOS 트랜지스터들(M2)의 개수와 관련 있다. 이에 따라, 허용된 기준 페일 비트 개수와 같게 된다. 그렇게 되면, 프로그래밍 상태 입력 블록(310)의 다수의 연결된 서브-블록들의 지면을 향한 금속 접촉들의 저항이 허용된 기준 페일 비트 개수와 같아지기 때문에 전류 미러(340)의 좌측 PMOS 트랜지스터(TM1)에 인가된 전압차는 오프셋과 동일해진다. 각각의 제1 NMOS 트랜지스터들(M1)과 제2 NMOS 트랜지스터들(M2)이 켜져 있기 때문에, 저항 요소가 유입되지 않는다.
따라서, 페이지 버퍼 영역의 저항 경로 (및 그에 따라 페이지 버퍼 영역과, 기준 블록(320)이 구현된 주변 영역 사이의 저항 부정합)에 연계된 전압 값(ΔRES)을 얻을 수 있는데, 이는 다시 이 전압 값과 동일한 전하로서 제1 커패시터(C1) 안에 저장된다. 이러한 방식으로, 제1 커패시터(C1)를 흐르는 전압(VC1)은 ΔRES로 설정된다.
상기 1단계 동안, 제1 스위칭 요소(S1)는 제1 커패시터(C1)를 제1 노드(VP)에 결합시키고, 제2 스위칭 요소(S2)는 제1 커패시터(C1)를 접지 전압에 결합시키고, 제3 스위칭 요소(S3)는 개방되고, 제4 스위칭 요소(S4)는 제2 커패시터(C2)를 접지 전압에 결합시킨다.
2단계-비교기(330)의 오프셋 측정 및 제1 노드(VP)의 저항 부정합으로 인한 오프셋 추가
비교기(330)는 그 입력단들에서 측정된 전압차 및 그에 따른 전류 감지 확인 블록에 의해 수행된 검증 결과들 전체의 균형을 깨는 내부 오프셋(ΔOPAMP)을 갖는 물리적 구성 요소이다. 그러면 제안된 보상된 전류 감지 확인 블록(500)의 스위치드 커패시터들(SC1 및 SC2)은 ΔOPAMP로 표시되는 비교기(330)의 이러한 내부 전압 오프셋을 측정하고 저장하는데 사용된다.
사실, (저항 부정합으로 인한 전압 값 VC1=ΔRES가 저장된) 제1 커패시터(C1)를 제2 스위칭 요소(S2)를 통해 비교기(330)의 비반전 입력단에 결합하고, 제3 스위칭 요소(S3)를 폐쇄하여 피드백 경로(feedback path)를 폐쇄함으로써, ΔRES와 ΔOPAMP의 합계와 일치하는 전압 값에 해당하는 전하가 제2 커패시터(C2)에 저장되고, 전압 값 VC2=ΔRES + ΔOPAMP은 페이지 버퍼 영역의 프로그래밍 상태 입력 블록(310)과 주변 영역의 기준 블록(320) 간의 저항 부정합으로 인한 전압 오프셋들 및 비교기(330)의 내부 오프셋을 각각 보상하기 위해 사용된다.
이 2단계에서, 제1 스위칭 요소(S1)는 제1 커패시터(C1)를 접지 전압에 결합하고, 제2 스위칭 요소(S2)는 제1 커패시터(C1)를 비교기(330)의 비반전 입력단에 결합하고, 제3 스위칭 요소(S3)는 폐쇄되고, 제4 스위칭 요소(S4)는 제2 커패시터(C2)를 접지 전압에 결합한다.
주지할 사실은, 상술한 1단계와 2단계는 메모리 어레이의 프로그래밍과 동시에 수행되므로, 추가적으로 발생하는 시간은 없다는 것이다. 1단계와 2단계가 전류 감지 확인 블록의 내부 에러들의 보상을 수행한다고 할 수 있다.
3단계-저항 부정합과 비교기 내부 오프셋의 보상으로 메모리 어레이의 프로그래밍의 검증
이 단계가 진정한 검증 단계로, 메모리 어레이의 프로그래밍이 끝난 후에 수행된다. 프로그래밍 검증을 위해, 전류 미러(340)가 새롭게 프로그래밍 상태 입력 블록(310)과 기준 블록(320)에 연결되고, 이때 비교기(330)는 개방된 루프(open loop) 안에서 진정한 비교기로서의 역할을 한다.
특히, 비교기(330)의 비반전 입력단은 제1 스위치드 커패시터(SC1), 특히 2단계에서 저장되어 있던 전압(VC1)의 해당 전하를 제2 스위치드 커패시터(SC2)의 제2 커패시터(C2)로 전송하여 방전시킨 제1 커패시터(C1)를 통해 제1 노드(VP)에 결합된다.
게다가, 비교기(330)의 반전 입력단은 제2 스위치드 커패시터(SC2), 특히 제2 커패시터(C2)를 통해 제2 노드(VN)에 결합되고, 제3 스위칭 요소(S3)는 새롭게 개방되어, 비교기(330)의 출력단과 반전 입력단 간의 피드백 경로를 차단한다.
이러한 방식으로, 앞선 2단계에서 제2 커패시터(C2)에 저장된 전압 값(VC2=ΔRES+ΔOPAMP)이 프로그래밍 상태 입력 블록(310)의 저항 경로의 오프셋(ΔRES), 및 비교기(330)의 오프셋(ΔOPAMP)의 합계와 같기 때문에, 이러한 오프셋들을 보상할 수 있고, 비교기(330)는 제1 노드(VP)의 전압과 제2 노드(VN)의 전압 간 차이의 진정한 값을 검증할 수 있어, 제2 노드(VN)에 결합된 기준 블록(320)의 서브-블록들로 알 수 있는, 프로그래밍 상태 입력 블록(310) 내의 프로그래밍되지 않은 셀들의 개수가 허용된 기준 페일 비트 개수보다 낮은지 검증하고, 이에 따라, 올바른 프로그램 검증을 수행할 수 있다.
이 3단계에서, 제1 스위칭 요소(S1)는 제1 커패시터(C1)를 제1 노드(VP)에 결합하고, 제2 스위칭 요소(S2)는 제1 커패시터(C1)를 비교기(330)의 비반전 입력단에 결합하고, 제3 스위칭 요소(S3)는 개방되고, 제4 스위칭 요소(S4)는 제2 커패시터(C2)를 제2 노드(VN)에 결합한다.
주지할 사실은 메모리 어레이는 보통 복수의 연산 증폭기들을 전류 감지 확인을 위한 비교기로서 포함하고, 여기서 각각의 연산 증폭기는 메모리 어레이의 내부 서브디비전(subdivision)에 따라 셀 그룹 또는 비트-라인들에 연결된다는 것이다. 이에 따라, 앞서 설명한 바와 같은 저항 부정합들로 인한 전압 오프셋들 및 내부 오프셋에 대한 보상은 독립적이고 더 정확한 방식으로 각각의 셀 그룹에 제공된다.
특히, 해당 연산 증폭기에 대한 거리 때문에 한 셀 그룹은 좀 더 저항력 있는 패턴을 가질 수 있고, 각각의 연산 증폭기는 서로 다른 내부 오프셋을 가질 수 있다. 즉, 각 셀 그룹의 ΔRES와 ΔOPAMP는 다를 수 있는데, 이는 본 명세서에서 제안한 배치 구성 및 보상된 전류 감지 확인 블록의 구동, 특히 각각의 스위치드 커패시터들 및 그들의 적합한 구동 덕분에 지역적으로 자기-보상된다.
이에 따라, 도 5의 보상된 전류 감지 확인 블록(500)은 원하는 셀 그룹의 프로그램 페일 비트 개수가 허용된 기준 페일 비트 개수를 초과하는지 여부를 판단하고, 사용한 연산 증폭기들(330)의 내부 오프셋 뿐만 아니라 페이지 버퍼 영역 내 프로그래밍 상태 입력 블록(310)과 주변 영역 내 기준 블록(320) 간의 저항 부정합으로 인한 전압 오프셋들을 동시에 보상함으로써 메모리 어레이의 프로그래밍을 검증하기 위한 향상된 방법을 실시할 수 있는데, 이러한 검증은 동일한 연산 증폭기를 갖는 각각의 셀 그룹에 의해 수행된다.
앞서 설명한 바와 같이, 프로그래밍 검증은 공통의 비교기(330)를 갖는 원하는 셀 그룹에 대해 이루어진다.
더 구체적으로, 상기 방법은 다음 단계들을 포함한다:
(a) 허용된 기준 페일 비트 개수, 즉 메모리 어레이에 연결된 적합한 논리에 연결될 수 있는 최대 에러 개수와 동일한 개수의 프로그래밍 상태 입력 블록(310) 서브-블록들을 제1 노드(VP)에 연결하는 단계;
(b) 제1 스위치드 커패시터(SC1)를 제1 노드(VP)와 접지 전압 사이에 결합함으로써, 프로그래밍 상태 입력 블록(310)의 연결된 서브-블록들로 인한 저항 경로에 해당하는 ΔRES로 표시되는 제1 노드(VP)의 전압 값을, 제1 스위치드 커패시터(SC1)의 제1 커패시터(C1)에 저장하는 단계;
(c) 제1 스위치드 커패시터(SC1)를, 비교기(330)의 비반전 입력단과 접지 전압 사이에 결합하고, 비교기(330)의 출력단 및 반전 입력단 사이의 피드백 경로를 폐쇄함으로써, 상기 저장된 전압 값(VC1)을, 제2 스위치드 커패시터(SC2)의 제2 커패시터(C2)로 전송하는 단계;
(d) 제2 스위치드 커패시터(SC2)를 비교기(330)의 반전 입력단과 접지 전압 사이에 결합함으로써, 상기 전송된 전압 값과, ΔOPAMP로 표시되는 비교기(330)의 내부 전압 오프셋의 합계를 제2 스위치드 커패시터(SC2)의 제2 커패시터(C2)에 저장하는 단계 (VC2=ΔRES+ΔOPAMP); 및
(e) 프로그래밍 상태 입력 블록(310)과 기준 블록(320) 간의 저항 부정합으로 인한 에러, 및 비교기(330)의 내부 오프셋을 보상하기 위해, 제2 스위치드 커패시터(SC2)의 커패시터(C2)에 저장된 전압(VC2=ΔRES+ΔOPAMP)을 이용하여, 제1 노드(VP)와 제2 노드(VN)의 전압 값들을 비교하여 메모리 어레이의 프로그래밍을 검증하는 단계를 포함한다.
일 실시 예에 따르면, 제1 노드(VP)에, 허용된 기준 페일 비트 개수와 동일한 개수의 프로그래밍 상태 입력 블록(310) 서브-블록들을 결합하는 단계는, 전류 미러(340)의 좌측 PMOS 트랜지스터(TM1)만을 프로그래밍 상태 입력 블록(310)에 결합하는 단계, 기준 블록(320)의 허용된 기준 페일 비트 개수를 바탕으로 프로그래밍 상태 입력 블록(310)의 각 비트-라인에 대한 프로그래밍 상태 정보를 설정하는 단계, 및 프로그래밍 상태 입력 블록(310)의 각 블록의 제2 NMOS 트랜지스터들(M2)의 게이트 단자들을 켜고 상기 게이트 단자들을 서로 병렬 연결된 복수의 전류 발전기로서 제1 노드(VP)에 연결하도록, 게이트 단자들에 기준 전압(VREF)을 인가하는 단계를 포함한다.
게다가, 제1 노드(VP)의 전압 값을 저장하는 단계는 제1 커패시터(C1)를 제1 노드(VP)에 결합시키도록 제1 스위칭 요소(S1)를 제어하고, 제1 커패시터(C1)를 접지 전압에 결합시키도록 제2 스위칭 요소(S2)를 제어하고, 제3 스위칭 요소(S3)가 개방되도록 제어하고, 제2 커패시터(C2)를 접지 전압에 결합시키도록 제4 스위칭 요소(S4)를 제어하는 단계를 포함한다.
저장된 전압 값(VC1)을 제2 커패시터(C2)로 전송하는 단계는 또한 제1 커패시터(C1)를 비교기(330)의 비반전 입력단에 결합시키도록 제2 스위칭 요소(S2)를 제어하고, 제3 스위칭 요소(S3)가 폐쇄되도록 제어하는 단계를 포함한다.
또한, 전송된 전압 값과 비교기(330)의 내부 전압 오프셋의 합계를 저장하는 단계는 제2 커패시터(C2)를 접지 전압에 결합시키도록 제4 스위칭 요소(S4)를 제어하는 단계를 포함한다.
마지막으로, 메모리 어레이의 프로그래밍을 검증하는 단계는 비교기(330)의 비반전 입력단을 제1 스위치드 커패시터(SC1)를 통해 제1 노드(VP)에 결합하고, 비교기(330)의 반전 입력단을 제2 스위치드 커패시터(SC2)를 통해 제2 노드(VN)에 결합하는 단계를 포함한다.
특히, 검증 단계는 제1 커패시터(C1)를 제1 노드(VP)에 결합하도록 제1 스위칭 요소(S1)를 제어하고, 제1 커패시터(C1)를 비교기(330)의 비반전 입력단에 결합하도록 제2 스위칭 요소(S2)를 제어하고, 제3 스위칭 요소(S3)가 개방되도록 제어하고, 제2 커패시터(C2)를 제2 노드(VN)에 결합하도록 제4 스위칭 요소(S4)를 제어하는 것을 포함한다.
특히, 검증 단계는 원하는 셀 그룹의 프로그램 페일 비트 개수가 허용된 기준 페일 비트 개수를 초과하는지 여부를 판단하는 단계, 및
초과하는 것으로 판단되면, 상기 원하는 셀 그룹에 대한 새로운 프로그래밍을 제공하는 단계를 포함한다.
도 6은 도 5의 보상된 전류 감지 확인 블록(500)을 사용한 내부 오프셋 보상으로 프로그램 검증을 위한 상술한 절차를 개략적으로 도시한 흐름도이다.
특히, 상기 절차는 다음과 같은 필수적인 단계들을 포함한다.
-프로그래밍 상태 입력 블록(310)과 기준 블록(320)과 함께, 원하는 셀 그룹과 연계된, 즉 비교기(330)와 연계된 모든 페이지 버퍼를 재설정하는 단계;
-프로그래밍 상태 블록(310)의 QS를, 허용된 기준 페일 비트 개수에 해당하는 값(VRY_BIT)과 동일하게 설정하는 단계;
-제1 노드(VP)의 전압 값(VC1=ΔRES)을 제1 스위치드 커패시터(SC1)의 제1 커패시터(C1)에 저장하는 단계;
-비교기(330)의 내부 오프셋(ΔOPAMP)과 함께, 제1 커패시터(C1)에 저장된 제1 노드(VP)의 전압을 제2 스위치드 커패시터(SC2)의 제2 커패시터(C2)로 전송하는 단계; 및
-프로그래밍 검증 절차를 시작하고, 저장된 합계(VC2=ΔRES+ΔOPAMP)를 사용해, 실제 프로그램 페일 비트 개수가, 허용된 기준 페일 비트 개수를 초과하는지 여부를 판단하는 단계를 포함한다.
본질적으로, 상술한 방법을 통해, 제1 노드(VP)의 라인 상의 전압에 대한 측정이 설정된 조건에 따라 수행되고, 획득된 전압 값은 전류 감지 확인(Current Sensing Check, CSC) 수행 시 오프셋으로 사용된다.
특히, 상기 측정은 허용된 기준 페일 비트 개수를 에뮬레이션(emulation)하고, 제1 노드(VP)의 라인 상에 기준 값을 설정하고, 상기 허용된 프로그래밍 실패와 일치하는 전류를 이 라인에 흐르도록 함으로써 이루어진다.
제1 노드(VP)의 전압은 금속과 접촉들 및 그곳에 연결된 페이지 버퍼들 안의 기판 바이어스 효과(body effect)로 이루어진 저항 경로(resistive path)의 기여를 포함하며, 측정된 전압은 제1 및 제2 커패시터에 저장되어 상한 값으로 사용된다.
그런 다음, 상기 측정된 전압에는, 노드들(VP 및 VN)과 비교기(330)에 적합하게 결합된 두 개의 스위치드 커패시터들을 포함하는 스위칭 배치 구성 덕분에 획득한 비교기(330)의 오프셋이 합산된다.
이러한 방식으로, 비교기로서의 역할을 하는 연산 증폭기에 의해 진정한 전류 감지 확인 측정값을 도출할 수 있고, 본 발명에 따르면, 저장된 오프셋은 과류들(parasitics)의 부정합 및 감지 블록의 비이상성(non-idealities)을 보상하는 이점을 갖는다.
주지할 사실은, 임피던스(impedance)가 낮은 전류 미러(340)의 좌측 PMOS 트랜지스터(TM1)가, 제1 노드(VP)에 연결된 복수의 전류 발전기 역할을 하는 제2 NOMS 트랜지스터들(M2)의 게이트 단자들에 인가된 기준 전압 값(VREF)을 사용하여 IV 변환기의 역할을 함에 따라, 제1 노드(VP)에 연결된 프로그래밍 상태 입력 블록(310) 서브-블록들의 개수에 해당하는, 허용된 기준 페일 비트 개수와 관련된 전압 강하(voltage drop)를, 제1 스위치드 커패시터(SC1)의 제1 커패시터(C1)에 인가하도록 하기 때문에, 제1 노드(VP)에 연결된 전류 발전기가 추가적으로 필요하지 않다는 것이다.
앞에서 본 발명의 특정 실시 예들을 설명했지만, 이는 도시의 목적으로 설명한 것일 뿐, 본 발명의 정신과 범위 내에서 다양한 변형이 가능함을 이해해야 할 것이다. 따라서, 본 발명은 첨부된 청구항에 의한 것 이외에는 제한되지 않는다.
100: 메모리 어레이 110: 스트링
200: 래치 300: 전류 감지 확인 블록
310: 프로그래밍 상태 입력 블록 320: 기준 블록
330: 비교기 340: 전류 미러

Claims (16)

  1. 메모리 어레이; 및
    실제 프로그램 페일 비트 개수를 허용된 기준 페일 비트 개수와 비교함으로써 메모리 어레이의 원하는 셀 그룹의 프로그래밍을 검증하기 위한 전류 감지 확인 블록을 포함하는 비휘발성 메모리로서,
    상기 전류 감지 확인 블록은,
    전류 미러;
    복수의 서브-블록을 포함하는 프로그래밍 상태 입력 블록으로서, 각각의 서브-블록에는 상기 원하는 셀 그룹에 대한 각각의 비트-라인에 대한 프로그래밍 상태 정보가 제공되고, 상기 복수의 서브-블록들은 제1 노드에 대해 서로 병렬 연결되고, 상기 제1 노드는 상기 전류 미러의 입력 노드에 결합되는, 프로그래밍 상태 입력 블록;
    복수의 서브-블록을 포함하는 기준 블록으로서, 상기 각각의 서브-블록에는 상기 허용된 기준 페일 비트 개수를 바탕으로 1-비트 전압 값이 제공되고, 상기 서브-블록들은 제2 노드에 대해 서로 병렬 연결되고, 상기 제2 노드는 상기 전류 미러의 출력 노드에 결합되는, 기준 블록;
    상기 원하는 셀 그룹에 대한 실제 프로그램 페일 비트 개수가 상기 기준 블록의 허용된 기준 페일 비트 개수를 초과하는지 여부를 판단하기 위해 상기 제1 노드 및 상기 제2 노드의 전압 레벨을 비교하도록 작동 가능한 비교기;
    상기 전류 감지 확인 블록은 상기 제1 노드를 상기 비교기의 제1 입력 노드와 접지 전압에 결합하도록 작동 가능한 제1 스위치 제어부; 및
    상기 비교기의 출력 노드를 상기 비교기의 제2 입력 노드에 결합할 뿐만 아니라, 상기 비교기의 제2 입력 노드를 상기 제2 노드와 접지 전압에 결합하도록 작동 가능한 제2 스위치 제어부를 포함하는 비휘발성 메모리.
  2. 제1항에 있어서,
    상기 제1 스위치 제어부는 제1 커패시터, 제1 스위칭 요소 및 제2 스위칭 요소를 포함하고,
    상기 제1 스위칭 요소의 제1 노드는 상기 제1 커패시터에 결합되고, 상기 제1 스위칭 요소의 제2 노드는 상기 제1 노드와 접지 전압 사이에서 스위칭하도록 작동 가능하고,
    상기 제2 스위칭 요소의 제1 노드는 상기 제1 커패시터에 결합되고, 상기 제2 스위칭 요소의 제2 노드는 상기 비교기의 제1 입력 노드와 접지 전압 사이에서 스위칭하도록 작동 가능한, 비휘발성 메모리.
  3. 제1항에 있어서,
    상기 제2 스위치 제어부는 제2 커패시터, 제3 스위칭 요소, 및 제4 스위칭 요소를 포함하고,
    상기 제3 스위칭 요소는 상기 비교기의 제2 입력 노드와 상기 비교기의 출력 노드 사이에서 전기적 연결을 스위칭하도록 작동 가능하고,
    상기 제4 스위칭 요소의 제1 노드는 상기 제2 커패시터를 통해 상기 비교기의 제2 입력 노드에 결합되고, 상기 제4 스위칭 요소의 제2 노드는 상기 제2 노드와 접지 전압 사이에서 스위칭하도록 작동 가능한, 비휘발성 메모리.
  4. 제1항에 있어서,
    상기 프로그래밍 상태 입력 블록의 각 서브-블록은 제1 NMOS 트랜지스터를 포함하고, 상기 제1 NMOS 트랜지스터의 소스는 접지 전압에 결합되고, 상기 제1 NMOS 트랜지스터의 드레인은 상기 제1 노드에 전기적으로 연결 가능하고, 상기 제1 NMOS 트랜지스터의 게이트에는 대응하는 셀에 대한 프로그래밍 상태 정보가 제공되고, 상기 프로그래밍 상태 정보는 1-비트 전압 값인, 비휘발성 메모리.
  5. 제4항에 있어서,
    상기 프로그래밍 상태 입력 블록의 각 서브-블록은 제2 NMOS 트랜지스터를 더 포함하고, 상기 제2 NMOS 트랜지스터의 소스는 상기 제1 NMOS 트랜지스터의 드레인 단자에 결합되고, 상기 제2 NMOS 트랜지스터의 드레인은 상기 제1 노드에 전기적으로 연결 가능하고, 상기 제2 NMOS 트랜지스터의 게이트에는 기준 전압이 제공되는, 비휘발성 메모리.
  6. 제1항에 있어서,
    상기 전류 미러는 제1 PMOS 트랜지스터와 제2 PMOS 트랜지스터를 포함하고, 상기 제1 PMOS 트랜지스터의 드레인은 상기 제1 노드에 결합되고 상기 제2 PMOS 트랜지스터의 드레인은 상기 제2 노드에 결합되고, 상기 제1 PMOS 트랜지스터의 게이트는 상기 제1 PMOS 트랜지스터의 드레인에 결합되는, 비휘발성 메모리.
  7. 제1항에 있어서,
    상기 기준 블록은 상기 제2 노드에 의해 서로 결합된 복수의 서브-블록을 포함하고, 상기 기준 블록의 각 서브-블록은 제3 NMOS 트랜지스터를 포함하고, 상기 제3 NMOS 트랜지스터의 소스는 접지 전압에 결합되고, 상기 제3 NMOS 트랜지스터의 드레인은 상기 제2 노드에 전기적으로 연결 가능하고, 상기 제3 NMOS 트랜지스터의 게이트에는 상기 기준 페일 비트 개수를 바탕으로 도출된 1-비트 전압 값이 제공되는, 비휘발성 메모리.
  8. 제7항에 있어서,
    상기 기준 블록의 각 서브-블록은 제4 NMOS 트랜지스터를 더 포함하고, 상기 제4 NMOS 트랜지스터의 소스는 상기 제3 NMOS 트랜지스터의 드레인에 결합되고, 상기 제4 NMOS 트랜지스터의 드레인은 상기 제2 노드에 전기적으로 연결 가능하고, 상기 제3 NMOS 트랜지스터의 게이트에는 기준 전압이 제공되는, 비휘발성 메모리.
  9. 제1항에 따른 비휘발성 메모리의 프로그래밍 검증 방법으로서,
    상기 제1 스위치 제어부는 제1 커패시터, 제1 스위칭 요소 및 제2 스위칭 요소를 포함하고,
    상기 제2 스위치 제어부는 제2 커패시터, 제3 스위칭 요소, 및 제4 스위칭 요소를 포함하며,
    상기 허용된 기준 페일 비트 개수와 동일한 개수인 복수의 프로그래밍 상태 입력 서브-블록들을 상기 제1 노드에 연결하는 단계;
    상기 제1 스위칭 요소를 통해 상기 제1 노드와 상기 제1 커패시터를 결합하고, 상기 제2 스위칭 요소를 통해 상기 제1 커패시터와 접지 전압을 결합함으로써, 상기 제1 노드의 전압 값을 상기 제1 커패시터에 저장하는 단계;
    상기 제1 스위칭 요소를 통해 상기 제1 커패시터와 접지 전압을 결합하고, 상기 제2 스위칭 요소를 통해 상기 비교기의 제1 입력단과 상기 제1 커패시터를 결합하고, 상기 제3 스위칭 요소를 통해 상기 비교기의 출력 노드와 제2 입력 노드 사이의 피드백 경로를 폐쇄함으로써, 상기 제1 커패시터에 저장된 전압 값을 상기 제2 커패시터로 전송하는 단계;
    상기 제4 스위칭 요소 및 상기 제2 커패시터를 통해 상기 비교기의 제2 입력 노드와 접지 전압을 결합함으로써, 상기 전송된 전압 값과 상기 비교기의 내부 전압 오프셋의 합계를 상기 제2 커패시터에 저장하는 단계; 및
    상기 제2 커패시터에 저장된 전압을 이용하여, 상기 제1 노드와 제2 노드의 전압 값들을 비교하여 상기 메모리 어레이의 프로그래밍을 검증하는 단계를 포함하는, 비휘발성 메모리의 프로그래밍 검증 방법.
  10. 제9항에 있어서,
    상기 복수의 프로그래밍 상태 입력 서브-블록들을 상기 제1 노드에 연결하는 단계는,
    상기 전류 미러의 입력 노드만을 상기 프로그래밍 상태 입력 블록에 결합하는 단계;
    상기 기준 블록의 허용된 기준 페일 비트 개수를 바탕으로 상기 프로그래밍 상태 입력 블록의 각각의 비트-라인에 대한 프로그래밍 상태 정보를 설정하는 단계; 및
    상기 프로그래밍 상태 정보에 따라 상기 프로그래밍 상태 입력 블록들 중 선택된 하나를 턴-온 시키고, 이들을 상기 제1 노드에 연결하는 단계를 포함하는, 비휘발성 메모리의 프로그래밍 검증 방법.
  11. 제9항에 있어서,
    상기 제1 노드의 전압 값을 저장하는 단계는,
    상기 제4 스위칭 요소를 통해 상기 제2 커패시터를 접지 전압에 결합하는 것을 포함하는, 비휘발성 메모리의 프로그래밍 검증 방법.
  12. 삭제
  13. 제9항에 있어서,
    전송된 상기 전압 값과 상기 내부 전압 오프셋의 합계를 저장하는 단계는, 상기 제4 스위칭 요소를 통해 상기 제2 커패시터를 접지 전압에 결합하는 것을 포함하는, 비휘발성 메모리의 프로그래밍 검증 방법.
  14. 제9항에 있어서,
    상기 프로그래밍을 검증하는 단계는, 상기 제1 커패시터를 상기 제1 노드와 상기 비교기의 제1 입력 노드에 결합하도록 상기 제1 및 제2 스위칭 요소들을 제어하고, 상기 비교기의 출력 노드와 제2 입력 노드단 사이의 피드백 경로를 개방하도록 상기 제3 스위칭 요소를 제어하며 상기 제2 커패시터를 상기 제2 노드에 결합하도록 상기 제4 스위칭 요소를 제어하는 것을 포함하는, 비휘발성 메모리의 프로그래밍 검증 방법.
  15. 제9항에 있어서,
    상기 프로그래밍을 검증하는 단계는,
    상기 원하는 그룹 셀의 실제 프로그램 페일 비트 개수가 상기 허용된 기준 페일 비트 개수를 초과하는지 여부를 판단하는 단계; 및
    초과하는 것으로 판단되면, 상기 원하는 셀 그룹의 새로운 프로그래밍을 제공하는 단계를 포함하는, 비휘발성 메모리의 프로그래밍 검증 방법.
  16. 삭제
KR1020160065864A 2015-05-27 2016-05-27 전류 감지 확인 블록을 포함하는 비휘발성 메모리 및 그 프로그램 검증 방법 KR102518867B1 (ko)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
IT102015000018428 2015-05-27
ITUB2015A001149A ITUB20151149A1 (it) 2015-05-27 2015-05-27 Memoria non volatile comprendente un blocco di controllo del rilevamento di corrente e corrispondente metodo di verifica di programmazione

Publications (2)

Publication Number Publication Date
KR20160140506A KR20160140506A (ko) 2016-12-07
KR102518867B1 true KR102518867B1 (ko) 2023-04-07

Family

ID=53765475

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020160065864A KR102518867B1 (ko) 2015-05-27 2016-05-27 전류 감지 확인 블록을 포함하는 비휘발성 메모리 및 그 프로그램 검증 방법

Country Status (3)

Country Link
US (1) US9543034B2 (ko)
KR (1) KR102518867B1 (ko)
IT (1) ITUB20151149A1 (ko)

Families Citing this family (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR102291456B1 (ko) 2015-08-13 2021-08-23 삼성전자주식회사 불휘발성 메모리 장치 및 그것의 프로그램 방법 및 프로그램 검증 방법
US11437094B2 (en) 2015-08-13 2022-09-06 Samsung Electronics Co., Ltd. Nonvolatile memory device, storage device, and operation method of storage device
KR102468751B1 (ko) 2018-05-09 2022-11-21 에스케이하이닉스 주식회사 메모리 시스템 및 메모리 시스템의 동작 방법
US10446239B1 (en) * 2018-07-11 2019-10-15 Globalfoundries Inc. Memory array including distributed reference cells for current sensing
US10726915B2 (en) * 2018-08-17 2020-07-28 SK Hynix Inc. Semiconductor memory apparatus, semiconductor system and electronic device including the semiconductor memory apparatus
JP6677786B1 (ja) * 2018-11-20 2020-04-08 力晶積成電子製造股▲ふん▼有限公司Ｐｏｗｅｒｃｈｉｐ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｍａｎｕｆａｃｔｕｒｉｎｇ Ｃｏｒｐｏｒａｔｉｏｎ ページバッファ回路及び不揮発性記憶装置
KR20220118236A (ko) 2021-02-18 2022-08-25 에스케이하이닉스 주식회사 메모리 장치

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20030111986A1 (en) 2001-12-19 2003-06-19 Xiaoyu (Frank) Xi Miller compensated nmos low drop-out voltage regulator using variable gain stage

Family Cites Families (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101022882B1 (ko) 2009-06-12 2011-03-16 주식회사 하이닉스반도체 불휘발성 메모리 장치의 동작 방법
KR101617641B1 (ko) 2009-08-27 2016-05-03 삼성전자주식회사 비휘발성 메모리 장치, 그것을 포함한 메모리 시스템, 및 그것의 프로그램 방법
KR20110133260A (ko) * 2010-06-04 2011-12-12 주식회사 하이닉스반도체 반도체 메모리 장치의 동작 방법
US8514630B2 (en) * 2010-07-09 2013-08-20 Sandisk Technologies Inc. Detection of word-line leakage in memory arrays: current based approach
DE102010049009B4 (de) * 2010-10-21 2013-01-24 Texas Instruments Deutschland Gmbh Elektronische Vorrichtung und Verfahren zur DC-DC-Wandlung
US8274828B2 (en) * 2010-12-15 2012-09-25 Fs Semiconductor Corp., Ltd. Structures and methods for reading out non-volatile memory using referencing cells
US8730722B2 (en) * 2012-03-02 2014-05-20 Sandisk Technologies Inc. Saving of data in cases of word-line to word-line short in memory arrays
KR20130121434A (ko) * 2012-04-27 2013-11-06 에스케이하이닉스 주식회사 반도체 메모리 장치 및 그 동작 방법
US9164526B2 (en) * 2012-09-27 2015-10-20 Sandisk Technologies Inc. Sigma delta over-sampling charge pump analog-to-digital converter

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20030111986A1 (en) 2001-12-19 2003-06-19 Xiaoyu (Frank) Xi Miller compensated nmos low drop-out voltage regulator using variable gain stage

Also Published As

Publication number Publication date
ITUB20151149A1 (it) 2016-11-27
US9543034B2 (en) 2017-01-10
US20160351272A1 (en) 2016-12-01
KR20160140506A (ko) 2016-12-07

Similar Documents

Publication Publication Date Title
KR102518867B1 (ko) 전류 감지 확인 블록을 포함하는 비휘발성 메모리 및 그 프로그램 검증 방법
US6807101B2 (en) Semiconductor memory device
US6791890B2 (en) Semiconductor memory device reading data based on memory cell passing current during access
TWI478167B (zh) 在記憶體裝置及系統中判定及使用軟性資料
KR102496989B1 (ko) 메모리 장치 및 이의 동작 방법
TWI529718B (zh) A semiconductor memory device, and a method of controlling a readout operation in a semiconductor memory device
KR101003921B1 (ko) 불휘발성 메모리 장치 및 이를 프로그램하는 방법
KR101604865B1 (ko) 반도체 기억 장치
US9887009B2 (en) Memory page buffer with simultaneous multiple bit programming capability
JP5909294B1 (ja) 不揮発性記憶装置のための書き込み回路及び方法、並びに不揮発性記憶装置
CN105518798A (zh) 半导体存储装置及存储器系统
US9697906B2 (en) Controller for biasing switching element of a page buffer of a non volatile memory
KR20110117111A (ko) 중간점 레퍼런스를 포함하는 랜덤 액세스 메모리 아키텍처
KR100881468B1 (ko) 불휘발성 메모리 장치와 불휘발성 메모리 장치의 데이터독출 방법 및 프로그램 검증 방법
CN110718254B (zh) 包括用于电流感测的分布式基准单元的存储器阵列
JP2017073183A (ja) 不揮発性記憶装置のためのセンス回路及び不揮発性記憶装置
JPWO2010082243A1 (ja) 不揮発性半導体メモリ及びメモリシステム
KR100264027B1 (ko) 반도체 기억 장치
KR20220124970A (ko) 더블 센싱 동작을 수행하기 위한 비휘발성 메모리 장치
KR20100121829A (ko) 전압 생성 회로 및 이를 구비한 불휘발성 메모리 소자
US9286977B2 (en) Semiconductor device
US9472276B1 (en) Semiconductor apparatus for reading stored information of a resistor or cell
KR100875013B1 (ko) 불휘발성 메모리 장치와 불휘발성 메모리 장치의 데이터독출 방법 및 프로그램 검증 방법
JP3563702B2 (ja) 半導体記憶装置
KR20100138540A (ko) 불휘발성 메모리 소자의 프로그램 방법

Legal Events

Date Code Title Description
A201 Request for examination
E701 Decision to grant or registration of patent right
GRNT Written decision to grant