KR20110117111A - 중간점 레퍼런스를 포함하는 랜덤 액세스 메모리 아키텍처 - Google Patents

중간점 레퍼런스를 포함하는 랜덤 액세스 메모리 아키텍처 Download PDF

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토마스 더블유. 안드레
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에버스핀 테크놀러지스, 인크.
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Abstract

제 1 저항을 갖는 제 1의 직렬 접속 메모리 소자들(202, 206, 302, 306, 402, 404)의 쌍 및 제 1의 직렬 접속 메모리 소자들의 쌍과 병렬로 연결되는, 제 2 저항을 갖는 제 2의 직렬 접속 메모리 소자들(204, 208, 304, 308, 406, 408)의 쌍을 포함하고, 여기서 전류는 제 1 및 제 2의 직렬 접속 메모리 소자들의 쌍 둘 모두를 통하여 제 1 방향으로 흐른다. 감지 증폭기(14)는 각각 메모리 소자를 포함하는 MRAM 셀들(77)의 어레이(16)에 연결되고, 전압 바이어스 부(12)를 포함하고, 전압 바이어스 부는 제 1 및 제 2의 직렬 접속 메모리 소자들의 쌍을 포함한다. 메모리 소자들은 예를 들어, 자기 터널 접합들일 수 있다.

Description

중간점 레퍼런스를 포함하는 랜덤 액세스 메모리 아키텍처{RANDOM ACCESS MEMORY ARCHITECTURE INCLUDING MIDPOINT REFERENCE}
본 발명은 일반적으로 자기 랜덤 액세스 메모리(Magnetic Random Access Memory: MRAM) 아키텍처에 관한 것으로 특히 자기 터널 접합(Magnetic Tunnel Junction: MTJ) 레퍼런스(reference) 비트 구조에서 비트들의 설정을 위한 회로에 관한 것이다.
자기 터널링 접합(MTJ) 셀을 포함하는 박막 자기저항 랜덤 액세스 메모리(Magnetoresistive Random Access Memory: MRAM)는 다양한 메모리 셀 구현예들로 제조될 수 있다. MTJ 셀은 필수적으로 한 쌍의 자성 층(magnetic layer)들을 포함하고 이들 사이에는 절연층이 개재되어 있다. 자성 층들 중 하나는 고정 자기 벡터를 갖고 다른 자성 층은 고정 자기 벡터와 정렬되거나 반대로 될 때 안정한 변경 가능 자기 벡터를 갖는다. 자기 벡터들이 정렬되면, MTJ 셀들의 저항, 즉 자성 층들 사이의 전류 흐름에 대한 저항은 최소(Rmin)이고, 자기 벡터들이 반대가 되거나 오정렬될 때 MTJ 셀의 저항은 최대(Rmax)이다. 이 저항의 값 변화는 약 30%일 것이다. 그러므로, 10K 옴의 낮은 저항 값에 비해, 고 저항 값은 약 13K일 수 있다. MRAM에 대한 감지 증폭기(sense amplifier)는 이 값의 차이를 검출할 필요가 있다. 저항의 명목 값은 프로세싱에 의해 변화하기 때문에 비트 내의 터널 접합의 저항을 고 저항 상태에서의 레퍼런스 비트 및 저 저항 상태에서의 중간점(midpoint)으로 형성될 수 있는 가까운 중간점 레퍼런스(최대 및 최소 컨덕턴스들의 평균들)와 비교함으로써 비트의 상태를 검출하는 것이 유용하다. 비트 라인(bit line)들 및 컬럼 멀티플렉싱(column multiplexing)의 커패시턴스 및 기생 저항로부터의 부하의 균형을 맞추기 위하여 대칭을 유지하는 것이 또한 중요하다.
"MRAM with Midpoint Generator Reference and Method for Readout"이라는 명칭으로 본 발명의 양수인에게 양도되어 있는 미국 특허 6,445,612는 MTJ 셀들에 저장된 데이터를 판독하는 하나의 방법을 제공하고, 여기서, 중간점 생성기를 포함하는 레퍼런스 컬럼은 데이터 컬럼에 인접하여 위치된다. 중간점 생성기 및 데이터 컬럼의 메모리 셀들은 유사한 자기저항 메모리 소자들(MTJ 소자들)을 포함한다. 중간점 생성기의 MTJ 소자들은 각각 Rmax 및 Rmin 중 하나로 설정되고 이들 사이의 어떤 지점에 순 저항(net resistance)을 제공하도록 서로 접속된다. 차동 판독 회로는 데이터 저항 및 레퍼런스 저항을 구별하여 비교하기 위하여 데이터 컬럼 및 레퍼런스 컬럼에 연결된다. 중간점 생성기에서의 MTJ 소자들의 구성은 레퍼런스 컬럼에 인가되는 전압을 분할하여 각각의 MTJ가 절연 층에 걸쳐 인가된 전압은 데이터 컬럼에서의 MTJ 소자들에 비해 감소하게 된다. MTJ 소자들은 시간에 따라 절연 층의 유전체가 파손되기 쉬우며, 시간 종속 유전체 파손(time dependent dielectric breakdown: TDDB)은 인가된 전압을 강하게 가속하여, 레퍼런스 컬럼 상의 MTJ 소자들에 인가되는 전압에서의 이 감소는 제공된 신뢰도의 레벨에 대하여 바이어싱될 수 있는 시간 기간을 증가시킨다. 이 적용에서, 그리고 중간점 레퍼런스에 근접하기 위해 MTJ를 이용하는 다른 적용들에 있어서, 바이어스가 중간점 레퍼런스에 인가되는 횟수는 데이터 컬럼들에 있는 MTJ 소자들에 인가되는 횟수보다 더 많은 횟수일 수 있는데 왜냐하면 중간점 레퍼런스는 많은 또는 모든 메모리 액세스들 동안 이용되고, 반면에 데이터 컬럼들 상의 각각의 MTJ는 전형적으로 모든 메모리 액세스들의 작은 일부분 동안 바이어스되기 때문이다. 이 때문에, 중간점 생성기에서의 MTJ 구성의 이용은 MRAM의 전체 신뢰도를 증가시킨다.
대부분의 공지되어 있는 감지 증폭기들은 감지 증폭기의 입력 노드들 상에서의 움직임들에 매우 민감한 출력 단자들을 갖는다. 이 반응성으로 인해 입력 노드들이 자신들의 정상 상태 레벨(steady state level)들로 대전될 때 출력 노드들에서 스윙(swing)들이 야기된다. 전압에서의 스윙들 동안, 용량성의 불균형이 과도 신호를 지배하여, 차동 신호 및 동작 속도의 손실을 가져온다.
"Sensd Amplifier for a Memory having at least Two Distinct Resistance States"라는 명칭으로 본 발명의 양수인에에 양도된 미국 특허 번호 6,600,690는 메모리 비트 셀의 고속 및 효율적 판독 동작을 제공하고, 여기서 바이어스 회로는 감지 증폭기에 전압을 인가하고 감지 증폭기는 비트 셀 전류에 비해 차동 신호가 발생하는 레퍼런스 고 비트 및 레퍼런스 저 비트로부터 평균 레퍼런스 전류를 발생시킨다. 감지 증폭기 내에, 용량성 부하의 신중한 분배는 비트 및 레퍼런스 신호들에 대한 동일한 용량성 로딩을 가능하게 함으로써, 차동 신호를 최적화한다. 감지 증폭기 내에 통합되는 유효한 프리차지(precharge) 및 이퀄라이제이션(equalization)은 기생 용량성의 불균형들을 최소화하고 추가로 동작의 속도를 개선한다. 다수의 감지 증폭기들에 공통일 수 있는 바이어스 회로는 전압들을 감지 증폭기에 제공하여 감지 증폭기가 동작의 최대 속도가 가능하도록 감지 증폭기에 접속되는 레퍼런스 비트들의 중간점 컨덕턴스에 밀접하게 매칭(matching)되는 중간점 레퍼런스를 포함해야 한다. 바이어스 회로에서 이용되는 중간점 레퍼런스 및 감지 증폭기에 접속되는 레퍼런스 비트들의 중간점 컨덕턴스 사이의 미스매치는 프리차지를 최적이 아닌 레벨로 발생시키며 감지 증폭기의 출력 단자들에서 공통 모드 이동을 증가시켜서, 속도 저하를 야기할 것이다. 그러므로, 동작의 최대 속도에 대하여 바이어스 회로에서 이용되는 중간점 레퍼런스 내의 각각의 MTJ 소자의 상태를 설정할 수 있는 것이 가장 양호하다.
MRAM 내의 MTJ 소자들이 "토글(Toggle)" MRAM 소자들일 때(이는 MTJ 소자들이 미국 특허 번호 6,545,906에 기술된 토글 MRAM 스위칭 방법을 이용하여 스위칭되도록 설계되어 있음을 의미한다), 신뢰성 있는 직접 기록 방법이 존재하지 않는다. 중간점 레퍼런스에서 MTJ 소자들의 상태를 설정하기 위해, 미국 특허 번호 6,760,266에 개설된 것과 같은 자가 레퍼런싱 방법(self referencing method)이 필요하다. 그러므로, 중간점 레퍼런스 내의 각각의 MTJ 소자의 상태를 설정하기 위해, MTJ 소자들의 각각이 분리되고 자가 레퍼런싱 기록 시퀀스를 실행하는 회로에 의해 독자적으로 바이어싱될 수 있다.
따라서, 각각의 MTJ 소자 양단에 감소된 전압이 인가되도록 하며 원하는 상태로 각각의 MTJ가 설정될 수 있는 MRAM 감지 증폭기 바이어스 회로에 대하여 중간점 레퍼런스 내의 MTJ 구성을 이용하는 것이 바람직하며, 이는 "토글" MRAM에 대하여 각각의 MTJ 소자가 개별 바이어싱에 분리될 수 있을 필요가 있다. 더욱이, 본 발명의 다른 바람직한 특징들 및 특성들은 첨부 도면들 및 본 배경기술과 함께 취해지는, 이후의 상세한 설명 및 부가 청구항들로부터 명확해질 것이다.
본 발명은 랜덤 액세스 메모리 아키텍처(random access memory architecture)에 관한 것으로, 상기 랜덤 액세스 메모리 아키텍처는: 메모리 셀들의 어레이(array)로서, 각각의 메모리 셀은 제 1 저항 상태 및 제 2 저항 상태 중 하나를 포함하는 프로그램 가능 상태를 갖는, 어레이; 및 제 1 노드 및 제 2 노드 사이에 연결되고 제 1 저항 상태의 저항 및 제 2 저항 상태의 저항 사이의 저항을 갖는, 중간점 레퍼런스를 포함하고, 중간점 레퍼런스는: 제 1 노드와 연결되고 제 1 저항 상태 및 제 2 저항 상태 중 하나를 포함하는 프로그램 가능 상태를 갖는 제 1 메모리 소자; 제 2 노드에 연결되고 제 1 메모리 셀에 연결되는 제 1 저항 상태 및 제 2 저항 상태 중 하나를 포함하는 프로그램 가능 상태를 갖는 제 2 메모리 소자; 및 연결되는 제 1 메모리 소자 및 또는 제 2 메모리 소자가 제 1 저항 상태 또는 제 2 저항 상태에 있는지를 감지하기 위해 제 1 메모리 소자 및 제 2 메모리 소자 중 하나에 선택적으로 연결되는 회로소자를 포함한다.
도 1은 예시적인 실시예들에 따른 중간점 레퍼런스를 포함하는 바이어스 회로를 구비하는 감지 증폭기의 개략도.
도 2는 제 1 예시적인 실시예에 따른 중간점 레퍼런스의 개략도.
도 3은 제 2 예시적인 실시예에 따른 중간점 레퍼런스의 개략도.
도 4는 제 3 예시적인 실시예에 따른 중간점 레퍼런스의 개략도.
본 발명의 실시예들은 이후에, 동일 번호들은 동일 요소들을 병기하는 다음의 도면들과 함께 기술될 것이다.
다음의 상세한 설명은 단지 사실상 예시적이며 본 발명 및 본 발명의 응용 및 이용들을 제한하도록 의도되지 않는다. 더욱이, 이전의 배경기술 또는 다음의 상세한 설명에서 제공되는 임의의 이론에 의해 한정되도록 의도되지 않는다.
중간점 레퍼런스는 고 또는 저 저항 상태에 있는 단일 MTJ의 중간점에 있는 컨덕턴스를 제공하는 것이 바람직하다. 중간점 레퍼런스는 상기 중간점 레퍼런스가 일정하게 또는 고 듀티 사이클로 바이어싱되는 경우 TDDB 수명을 연장하도록 저 전위로 바이어싱되는 것이 더 바람직하다. 바람직한 중간점 레퍼런스를 달성하기 위해 다수의 MTJ 소자들을 구성하는 것은 전형적으로 각각의 MTJ 소자들에 대한 개별적 판독 액세스를 방지하는 직렬 배열들을 요구한다. "토글" MTJ 소자들이 이용될 때, 각각의 MTJ 소자에 대한 판독 액세스는 각각의 MTJ 소자의 상태를 설정하는 것이 바람직하고, 이는 최적의 중간점 레퍼런스를 달성하는데 필요하다. 중간점 레퍼런스에 포함되는 트랜지스터들에 의해 추가되는 저항은 MRAM 데이터 어레이 내의 MTJ 소자들을 액세스하는데 이용되는 유사한 트랜지스터들에 의해 추가되는 저항과 유사하고, 중간점 레퍼런스에서 MTJ 소자들을 통하는 전류 흐름의 방향이 MRAM 데이터 어레이 내의 MTJ 소자들을 통하는 전류 흐름들과 동일한 방향이 되는 것이 또한 바람직하다. 본원에 기술되는 MRAM 중간점 레퍼런스의 예시적인 실시예들은 이전에 공지된 중간점 생성기에서 발견되는 이 문제들을 극복한다.
도 2 및 도 3의 제 1 및 제 2 예시적인 실시예들은 각각 상기 터널 접합들과의 금속 국지적 상호접속과 같이, 기록 라인과 관계없는 상이한 MTJ 소자들의 상부 단자들을 접속하는 수단을 제공하는 MRAM 프로세스를 필요로 하고 반면에 도 4의 제 3 예시적인 실시예는 각각의 MTJ의 상부 단자들에 기록 라인들이 직접적으로 접속되는 프로세스의 이용을 가능하게 한다.
본원에 기술되는 자기저항 랜덤 액세스 메모리(MRAM) 중간점 레퍼런스는 트랜지스터 회로소자 내에 통합되는 네 개의 자기 터널 접합(MTJ) 디바이스들을 포함하고 여기서 전류는 제 1의 직렬 접속 MTJ들의 쌍을 통하는 하나의 방향으로, 그리고 제 1의 직렬 접속된 MTJ들의 쌍과 평행한 제 2의 직렬 접속된 MTJ들의 쌍을 통하는 동일한 방향으로 조향된다(steered). 액세스 트랜지스터가 자체에 현저한 저항을 추가하지 못하도록 함으로써 어레이 내의 MTJ들의 각각에 중간점 컨덕턴스가 제공된다. 전류는 상기 구조 내의 모든 MTJ들을 통하는 방향으로 그리고 어레이 내의 감지 전류와 동일한 방향으로 흘러 비선형 및 비대칭 MTJ가 출력에 영향을 미치지 못하도록 한다. 중간점 레퍼런스는 MTJ의 상태를 설정하기 위해 복수의 MTJ들에서 단일 MTJ의 상태를 정확하게 평가한다.
도 1에 도시된 적어도 2개의 개별 저항 상태들을 갖는 메모리에 대한 메모리 감지 증폭기는 전압 바이어스 부(12)를 갖는 메모리(10), 감지 증폭기(14) 및 어레이 부(16)를 포함한다. 본원에 기술되는 예시적인 실시예들이 MRAM 아키텍처들을 기술할지라도, 본 발명은 또한 임의의 저항성 메모리에 적용될 수 있다. 전압 바이어스 부(12)는 전력 공급 전압 단자(23)에 접속되는 소스 또는 제 1 전류 전극을 갖는 P-채널 트랜지스터(22)를 갖는다. 트랜지스터(22)의 제어 전극 또는 게이트는 노드(24)에서 트렌지스터의 드레인 또는 제 2 전류 전극에 접속된다. N-채널 트랜지스터(26)는 트랜지스터(22)의 드레인에 접속되는 드레인, 연산 증폭기(20)의 출력단에 접속되는 게이트, 및 노드(28)에 접속되는 소스를 갖는다. 연산 증폭기(20)는 기준 전압(21)에 접속되는 제 1 또는 양의(반전되지 않은) 입력을 갖는다. 연산 증폭기(20)의 제 2 또는 음의(반전) 입력단은 노드(28)에 접속된다. P-채널 트랜지스터(32)는 23 단자에 접속되는 소스 및 노드(24)에 함께 접속되는 드레인 및 게이트를 갖는다. N-채널 트랜지스터(34)는 노드(24)에 접속되는 드레인, 연산 증폭기(20)의 출력단에 접속되는 게이트, 노드(28)에 접속되는 소스를 갖는다. 본원에 기술되는 예시적인 실시예들에 따르면, 중간점 레퍼런스들(30 및 36)은 노드(28) 및 소스 전압(31) 사이에 연결된다. 연산 증폭기(40)는 트랜지스터(32)의 게이트 및 드레인에 접속되는 양의 입력단, 및 감지 프리차지 전압(33)을 제공하기 위하여 출력단에 접속되는 음의 입력단을 갖는다. 연산 증폭기(42)는 트랜지스터(34)의 소스에 접속되는 양의 입력단 및 비트 프리차지 전압(37)을 제공하기 위해 출력단에 접속되는 음의 입력단을 갖는다. 연산 증폭기(20)의 출력은 공통 게이트 바이어스 전압(35)을 제공한다.
감지 증폭기(14)에서, P-채널 트랜지스터(44)는 전압 단자(23)에 접속되는 소스를 갖는다. 트랜지스터(44)의 드레인은 출력 노드(48)에서 N-채널 트랜지스터(52)의 드레인에 접속된다. 트랜지스터(52)의 게이트는 바이어스 전압(35)에 접속된다. 트랜지스터(52)의 소스는 노드(54)에 접속되고 하나 이상의 연결 디바이스들(도시되지 않음)을 통해 RB의 저항을 갖는 비트 저항(77)의 제 1 단자에 연결된다. 비트 저항(77)의 제 2 단자는 하나 이상의 연결 디바이스들(도시되지 않음)을 통해 전압 단자(31)에 연결된다. P-채널 트랜지스터(60)는 전압 단자(23)에 접속되는 소스, 자신의 드레인 및 트랜지스터(44)의 게이트에 접속되는 게이트를 갖는다. 스위치(50)는 트랜지스터(44)의 드레인에 접속되는 제 1 단자 및 노드(46)에서 트랜지스터(60)의 드레인에 접속되는 제 2 단자를 갖는다. 스위치(50)는 이퀄라이제이션 제어 신호(39)에 의해 제어된다. N-채널 트랜지스터(62)의 드레인은 노드(46)에 접속된다. 트랜지스터(62)는 공통 게이트 바이어스 전압(35)에 접속되는 게이트를 갖고 노드(64)에 접속되는 소스를 갖는다. 고 레퍼런스 저항(78)의 제 1 단자는 하나 이상의 연결 디바이스들(도시되지 않음)을 통해 노드(64)에 연결된다. 저항(78)의 제 2 단자는 하나 이상의 연결 디바이스들(도시되지 않음)을 통해 전압 단자(31)에 연결된다. P-채널 트랜지스터(66)는 전압 단자(23)에 접속되는 소스를 갖는다. 트랜지스터(66)의 게이트는 트랜지스터(60)의 게이트에 접속된다. 트랜지스터(66)의 드레인은 레퍼런스 출력 단자(57)에 접속된다. N-채널 트랜지스터(66)의 드레인은 노드(57)에 접속된다. 트랜지스터(68)는 공통 게이트 바이어스 전압(35)에 접속되는 게이트를 갖는다. 트랜지스터(68)의 소스는 노드(64)에 접속되고 하나 이상의 연결 디바이스들(도시되지 않음)을 통해 저 레퍼런스 저항(79)의 제 1 단자에 연결된다. 저항(79)의 제 2 단자는 하나 이상의 연결 디바이스들(도시되지 않음)을 통해 전압 단자(31)에 연결된다. 스위치(80)는 노드(33), 연산 증폭기(40)의 출력에 접속되는 제 1 단자를 갖는다. 스위치(80)는 노드(46)에 접속되는 제 2 단자를 갖고, 프리차지 제어 신호(84)에 접속되는 제어 단자를 갖는다. 스위치(85)는 노드(46)에 접속되는 제 1 단자를 갖는다. 스위치(85)는 노드(57)에 접속되는 제 2 단자를 갖고, 이퀄라이제이션 제어 신호(39)에 접속되는 제어 단자를 갖는다. 스위치(81)는 연산 증폭기(42)의 출력 노드(37)에 접속되는 제 1 단자, 노드(54)에 접속되는 제 2 단자, 및 프리차지 제어 신호(86)를 수신하기 위한 제어 단자를 갖는다. 스위치(82)는 연산 증폭기(42)의 출력, 노드(37)에 접속되는 제 1 단자, 노드(64)에 접속되는 제 2 단자, 및 프리차지 제어 신호(86)를 수신하기 위한 제어 단자를 갖는다.
동작 시에, 감지 증폭기(14)는 고 상태 또는 저 상태 중 하나로 프로그램 가능 저항(77)에 의해 표시되는, 메모리 셀의 상태를 감지한다. 비트 (B), 고 레퍼런스(H) 및 저 레퍼런스(L)는 감지 증폭기(14)에서 어드레스 및 디코더(도시되지 않음)에 의해 액세스된다. MRAM과 같은 메모리들에 대해, 고 레퍼런스는 저항(78)에 의해 표시되는 바와 같이, 개별 고 저항 메모리 상태(RH2)로 프로그래밍되는 셀이다. 유사하게, 저 레퍼런스는 저항(79)에 의해 표시되는 바와 같이, 개별 저 저항 메모리 상태(RL2)로 프로그래밍되는 셀이다. 비트는 저항(77)에 의해 표시되는 메모리 상태(RB)가 고(고 저항 상태로 표시되는) 또는 저(저 저항 상태로 표시되는) 중 하나일 수 있는 어그레싱된 셀이다. 패스 트랜지스터(pass transistor)들(도시되지 않음)은 저항들(77, 78, 및 79)이 각각 연관되는 메모리 셀에 액세스하는 것과 연관되는 누적 저항을 나타내도록, 각각의 트랜지스터(52, 62, 및 68) 및 연관되어 연결되는 메모리 셀들 사이에 존재하는 것이 이해되어야 한다. 유사하게, 패스 트랜지스터들은 저항들(77, 78, 및 79) 및 전압 단자(31) 사이에 존재할 수 있다.
바이어스 회로(12)는 감지 증폭기(14)를 제어하기 위해 세 개의 특정 바이어스 전압들을 발생시킬 것이다. 감지 증폭기(14)는 공통 게이트 전압(35)을 이용하여 트랜지스터들(52, 62, 및 68)을 바이어싱한다. 트랜지스터들(52, 62, 및 68)의 바이어싱은 임계값 이하의 트랜지스터(35)에 근접한 저항들(77, 78, 및 79) 양단에 실질적으로 동일한 바이어스 전압을 인가한다. 이 바이어싱은 전류들(51, 53, 및 55)로 표시되는 트랜지스터들(52, 62, 및 68) 각각에 대한 포화된 전류 레벨들을 확립한다. 51, 53, 및 55의 값들은 77, 78, 및 79에 액세싱하는 것과 연관되는 총 유효 저항으로 나누어 상기 저항들 양단에 가해진 실질적으로 동일한 바이어스 전압에 근접한다. 도시된 형태에서, 트랜지스터들(62 및 68)은 전류들(63(IH) 및 65(IL))을 평균화하는 방식으로 접속됨으로써 트랜지스터들(62 및 68) 각각을 통하는 전류(53 및 55)를 각각 (IH + IL)/(2)와 동일하게 확립한다. 노드(46)에서 트랜지스터(44)의 게이트를 트랜지스터(60)의 게이트 및 드레인에 접속하는 것은 또한 (IH + IL)/(2)와 동일한 트랜지스터(44)에 대한 포화된 전류 레벨을 전류 미러(current mirror)로 확립한다. 노드(46)에서 트랜지스터(66)의 게이트를 트랜지스터(60)의 게이트 및 드레인에 접속하는 것은 또한 (IH + IL)/(2)와 동일한 트랜지스터(66)에 대한 포화된 전류 레벨을 전류 미러로 확립한다. 노드(57)에서의 전압은 트랜지스터들(66 및 68)에 의해 전도되는 명목상 동일 전류들 (IH + IL)/(2) 사이의 차를 반영할 것이다. 노드(57)에서의 전압은 기준 전압을 확립한다. 그리고나서 노드(48)에서의 출력 전압은 트랜지스터(44)에 의해 전도되는 포화 전류 (IH + IL)/(2) 및 트랜지스터(52)에 의해 전도되는 포화 전류(51) 사이의 차를 반영할 것이다. 저 저항 상태를 갖는 저항(77)의 경우, 노드(48)에서의 신호의 정상 상태 전압 값은 전위에 있어서 기준 전압(57)보다 더 낮을 것이다. 고 저항 상태를 갖는 저항(77)의 경우, 신호(48)의 정상 상태 전압 값은 전위에 있어서 기준 전압(57)보다 더 높을 것이다.
프리차지 및 이퀄라이제이션 기술들의 이용은 감지 증폭기(14)의 속도를 향상시킨다. 이퀄라이제이션 스위치들(50 및 85)과 함께 프리차지 스위치들(80 내지 82)을 이용함으로써, 노드들(54, 64, 57, 48 및 46)과 연관되는 커패시턴스를 충전하는데 요구되는 시간이 현저하게 감소된다. 프리차지 스위치(80)가 프리차지 신호(84)에 의해 비전도성이 된 이후에 이퀄라이제이션 스위치들(50 및 85)을 전도성으로 유지함으로써, 노드들(46 및 48)이 동일한 전위에서 유지되어 자신들의 정상 상태 전위들에 도달하고 회로소자와 연관되는 용량성 불균형들의 영향을 감소시킨다.
전압 바이어스 부(12)는 기준 입력 전압(21)을 수신하고 중간점 레퍼런스들(30 및 36)을 이용하여 프리차지 및 바이어스 전압들을 감지 증폭기(14)에 제공한다. 동작 시에, 전압(35)은 노드(28) 상의 기준 전압(21) 입력 전압과 동일한 전압을 유지하기 위해 연산 증폭기(20)에 의해 제어된다. 두 중간점 레퍼런스들(30 및 36)은 노드(28)에 연결된다. 트랜지스터들(52, 62, 및 68)의 크기와 실질적으로 동일한 크기인 트랜지스터들(26 및 34)과 함께 연산 증폭기(20)의 반전 입력단에 레퍼런스 셀들(30 및 36)을 접속시킴으로서 감지 증폭기(14) 내에 기준 전압(21)과 실질적으로 동일한 정상 상태 전압들을 발생시키는 전압(35)이 확립된다. 특히, 정상 상태 전압들은 노드들(54 및 64)에서의 전압들이다.
연산 증폭기(42)에 의해 제공되는 전압(37)은 노드들(54 및 64)을 자신들의 정상 상태 값들에 근접한 값으로 프리차지하는데 이용된다. 트랜지스터들(44, 60, 및 66)과 실질적으로 동일한 크기를 갖는 트랜지스터들(22 및 32)을 이용함으로써, 연산 증폭기(40)는 감지 증폭기(14) 내의 노드들(48 및 46)을 프리차지하는데 이용되는 전압(33)을 노드들의 정상 상태에 가까운 값으로 제공한다.
동작 시에, 전압 바이어스 부(12) 중간점 레퍼런스들(30 및 36)은 연속해서 바이어싱되고 반면에 감지 증폭기(14) 레퍼런스 메모리 셀들(78 및 79)은 단지 감지 동작들 중에만 바이어싱된다. 연속 바이어스로 인해, 시간 종속 유전체 파손(TDDB)은 레퍼런스 메모리 셀들(78 및 79)의 저항 특성들에 대한 레퍼런스 셀들(30 및 36)의 특성의 시프트(shift)를 발생시킬 수 있다. 자기 터널 접합들에 걸쳐 현저하게 감소된 전압을 갖는 레퍼런스 메모리 셀들(30 및 36)(중간점 레퍼런스들)의 배치는 실질적으로 전압 바이어스 부(12)의 신뢰성을 개선한다.
바이어스 부(12)는 전압들(33, 35, 및 37)을 온도, 공급 전압, 및 프로세스 변형들에 대하여 전압들(33, 35, 및 37)을 조정하도록 설계된다. 바이어스 부(12) 및 감지 증폭기(14) 사이의 전압 값들에서의 트랙킹(tracking)은 부분적으로, 전압 바이어스 부(12) 내의 트랜지스터들 및 감지 증폭기(14) 내의 트랜지스터들의 의도적인 디바이스 크기 매칭 및 기준 중간점 레퍼런스들(30 및 36)의 이용에 의한 것이다. 후술되는 중간점 레퍼런스들이 전압 바이어스 레퍼런스(12) 및 감지 증폭기(14)와의 이용에 대해 도시될지라도, 중간점 레퍼런스들은 다른 응용예들에서 이용될 수 있음이 이해되어야 한다.
제 1 예시적인 실시예(도 2)에 따르면, 블록들(30 및 36)에서의 도 1의 전압 바이어스 부(12)에 위치되는 중간점 레퍼런스(200)는 MTJ들(202, 204, 206, 208), 제어 트랜지스터들(212, 204, 206, 208), 및 레퍼런스 트랜지스터들(222, 224, 226)을 포함한다. MTJ들(202, 204)의 제 1 측들은 접지와 같은 기준 전압(228)에 접속되고, 반면에 제 2 측들은 각각 제어 트랜지스터들(212 및 214)의 소스들 및 레퍼런스 트랜지스터들(222 및 224)의 소스들에 각각 접속된다. 제어 트랜지스터들(212 및 214)은 판독 비트 라인(231) 및 판독 비트 라인(230)에 각각 접속되는 드레인들, 그리고 판독 위드 라인(232)에 연결되는 게이트들을 갖는다. MTJ들(206, 208)의 제 1 측들은 노드(234)에서 레퍼런스 트랜지스터들(222, 224)의 드레인들에 함께 접속된다. 레퍼런스 트랜지스터들(222, 224)은 판독 기준 라인(236)에 접속되는 게이트들을 갖는다. 제어 트랜지스터들(216, 218)은 MTJ들(206, 208)의 제 2 측들에 각각 접속되는 소스들, 판독 비트 라인(231)에 연결되는 드레인들, 및 판독 워드 라인들(238, 240)에 각각 접속되는 게이트들을 갖는다. 제 3 레퍼런스 트랜지스터(226)는 레퍼런스 트랜지스터(222)의 드레인에 접속되는 드레인, 반전된 판독 기준 라인(244)에 접속되는 게이트, 및 기준 전압(228)에 연결되는 소스를 갖는다. 선택 트랜지스터들(246, 248)는, 도 1의 바이어스 회로(12)로부터 또는 각각의 MTJ의 상태를 판독하는데 이용되는 감지 증폭기로부터의 액세스를 가능하게 하는 판독 비트 라인(231) 및 판독 비트 라인(230)에 각각 접속되는 소스들, 및 컬럼 선택 라인들(262 및 264)에 각각 접속되는 게이트를 갖는다. 제 1 기록 비트 라인(252)은 MTJ들(202, 206) 부근에 배치되고 제 2 기록 비트 라인(254)은 MTJ들(204, 208) 부근에 배치된다. 제 1 기록 워드 라인(256)은 MTJ들(202, 204) 부근에 배치되고, 제 2 기록 워드 라인(258)은 MTJ들(206, 208) 부근에 배치된다.
상술한 제 1 예시적인 실시예는, 예를 들어 터널 접합들(202, 204, 206, 208) 위에서, 그리고 기록 비트 라인들(252, 254) 아래에서 국지적인 상호 접속을 이용할 때, MTJ들(202, 204, 206, 208)에 대한 판독 및 기록 경로들이 완전히 분리되는 경우에 이용된다. 중간점 레퍼런스로 이용 중에 있을 때, 판독 워드 라인(232)이 어서팅(asserting)되지 않아 결과적으로 트랜지스터들(212, 214)이 오프된다. 판독 기준 신호 라인(236)이 어서팅되고, 역 반전된 판독 기준 라인(244)이 어서팅되지 않음으로써, 트랜지스터들(222, 224)을 통해 상부의 두 개의 터널 접합들(202, 204)을 하부의 두 터널 접합들(206, 208)에 접속한다. 판독 워드 라인들(238, 240)을 어서팅함으로써 하부의 두 터널 접합들(206, 208)이 판독 비트 라인(231)에 접속된다. 컬럼 선택 라인(262)을 어서팅함으로써 노드(28)에서 이 비트 라인들이 도시되지 않은 접속들을 통해 전압 바이어스 부(12)(도 1)에 접속된다. 전압 바이어스 부(12)가 전압을 노드(28)에 인가하면, 전류는 트랜지스터(218), MTJ(208)의 직렬 접속을 통해, 그리고 트랜지스터(216), 및 MTJ(206)의 직렬 접속을 통해 병렬로, 노드(234)로 흐른다. 노드(234)로부터, 전류는 트랜지스터(224), MTJ(204)의 직렬 접속을 통해, 그리고 트랜지스터(212) 및 MTJ(202)의 직렬 접속을 통해 병렬로, 접지로 흐른다. 이 배열은 네 직렬 트랜지스터들 및 MTJ들의 병렬/직렬 조합이고 전류는 MTJ들의 저항 상태들이 적절하게 설정되면 중간점 레퍼런스를 제공하는 동안 MTJ들 모두를 통해 동일한 방향으로 이동하는 것을 주목하라.
판독 기준 신호(236)가 어서팅되지 않고 역 반전된 판독 기준 신호(244)가 어서팅되면, 상부의 두 MTJ들(202, 204)은 트랜지스터(226)를 통해 접지와 접속되어 있는 하부의 두 MTJ들(206, 208)로부터 접속 해제된다. 판독 워드 라인(232)이 어서팅되면, MTJ(202)는 판독 비트 라인(231)에 접속되고 MTJ(204)는 판독 비트 라인(230)에 접속된다. 컬럼 선택(262)을 어서팅함으로써 판독 비트 라인(231) 및 MTJ(202)가 MTJ(202)를 정상 MTJ로서 판독하는 것을 가능하게 하는 감지 증폭기(도시되지 않음)에 접속된다. 컬럼 선택(264)을 어서팅함으로써 판독 비트 라인(230)이 MTJ(204)의 판독을 가능하게 하는 감지 증폭기(도시되지 않음)에 접속된다. 마찬가지로, 판독 워드 라인(238)이 어서팅되면, MTJ(206)는 MTJ(206)의 감지를 가능하게 하는 판독 비트 라인(231)에 접속되고, 판독 워드 라인(240)이 어서팅되면, MTJ(208)는 MTJ(208)의 감지를 가능하게 하는 판독 비트 라인(231)에 접속된다. 그러므로, 네 MTJ들(202, 204, 206, 208)의 각각의 상태는 별개로 감지되고 원하는 상태로 설정될 수 있다.
더욱이, 비트들 각각이 개별적으로 설정될 수 있으므로, 고 저항 상태에 있는 비트들 대 저 저항 상태에 있는 비트들의 비가 조정되어 그 결과적인 "중간점" 레퍼런스를 조정하여, 이를 어레이 내의 MTJ 소자들의 중간점 컨덕턱스를 거의 매칭하는 값으로 튜닝할 수 있다.
도 3을 참조하면, 제 2 예시적인 실시예의 회로(300)는 네 MTJ들의 네 세트들(301, 303, 305, 307) 각각을 포함하고, 여기서 네 MTJ들의 각각의 세트는 도 2의 세트와 유사하다. 이 회로의 하나의 예시적인 이용은 네 세트들(301, 303, 305, 307) 중 2개가 감지 증폭기 레퍼런스(제 1 예시적인 실시예에서와 같이)를 발생시키고 네 세트들(301, 303, 305, 307) 중 다른 2개가 이용되어 스트레스 바이어스(stress bias)를 발생시키는 것이다. 네 세트들 중 세트(307)는 상기 세트(307)가 중간점 레퍼런스로 이용되는 것으로 기술될 것이다. 블록들(30 또는 36) 중 하나로 도 1의 전압 바이어스 부(12)에 위치되는 이 중간점 레퍼런스(307)는 MTJ들(302, 304, 306, 308), 제어 트랜지스터들(312, 314, 316, 318), 및 레퍼런스 트랜지스터들(322, 324, 326)을 포함한다. MTJ들(302, 304)의 제 1 측들은 접지와 같은 기준 전압(328)에 접속되고, 반면에 제 2 측들은 제어 트랜지스터들(312 및 314)의 소스들에 각각, 그리고 레퍼런스 트랜지스터들(322 및 324)의 소스들에 각각 접속된다. 제어 트랜지스터들(312 및 314)은 판독 비트 라인(333) 및 판독 비트 라인(330)에 각각 접속되는 드레인들, 및 판독 워드 라인(332)에 연결되는 게이트들을 갖는다. MTJ들(306, 308)의 제 1 측들은 노드(334)에서 레퍼런스 트랜지스터들(322, 324)의 드레인들에 함께 접속된다. 레퍼런스 트랜지스터들(322, 324)은 판독 기준 라인(336)에 연결되는 게이트들을 갖는다. 제어 트랜지스터들(316, 318)은 MTJ들(306, 308)의 제 2 측들에 접속되는 소스들, 판독 비트 라인(330)에 연결되는 드레인들, 및 제 2 판독 워드 라인들(338, 340)에 각각 접속되는 게이트들을 갖는다. 제 3 레퍼런스 트랜지스터(326)는 노드(334)에 접속되는 드레인, 반전된 판독 기준 라인(344)에 접속되는 게이트, 및 기준 전압(328)에 연결되는 소스를 갖는다. 선택 트랜지스터(348)는 기준 비트 라인(330)에 접속되는 소스, 도 1의 바이어스 회로(12) 또는 각각의 MTJ의 상태를 판독하는데 이용되는 감지 증폭기로부터의 액세스를 가능하게 하는 드레인, 및 컬럼 선택 라인(355)에 접속되는 게이트를 갖는다. 선택 트랜지스터(346)는 기준 비트 라인(333)에 접속되는 소스, 도 1의 바이어스 회로 또는 각각의 MTJ의 상태를 판독하는데 이용되는 감지 증폭기로부터의 액세스를 가능하게 하는 드레인, 및 컬럼 선택 라인(357)에 접속되는 게이트를 갖는다. 제 1 기록 비트 라인(352)은 MTJ들(302, 306) 부근에 배치되고 제 2 기록 비트 라인(354)은 MTJ들(304, 308) 부근에 배치된다. 제 1 기록 워드 라인(356)은 MTJ들(302, 304) 부근에 배치되고 제 2 기록 워드 라인(358)은 MTJ들(306, 308) 부근에 배치된다.
동작 시에, 판독 기준 라인(336)이 어서팅되고 역, 반전된 판독 기준 라인(344)이 어서팅되지 않으면, 트랜지스터들(322 및 324)이 활성화된다. 판독 워드 라인들(338, 340)은 이 중간점 레퍼런스를 판독 비트 라인(330)에 접속한다. 이 동일한 두 판독 워드 라인들(338, 340)은 상기 세트(303)를 판독 비트 라인(331)에 접속한다. 마찬가지로, 판독 워드 라인들(339, 341)은 중간점 레퍼런스들(305 및 301)을 판독 비트 라인들(333 및 335)에 각각 접속한다. 그러므로, 모든 4개의 중간점 레퍼런스들은 도 2에 도시된 실시예에서 이용되는 바와 같이 판독 비트 라인들의 단지 두 배의 수만을 가지면서도 동시에 액세스될 수 있다. 판독 기준 신호(336) 및 이의 역 반전된 판독 기준(344)이 어서팅되면, 16개의 개별 MTJ들은 판독 워드 라인들(332, 338, 339, 340, 341, 343) 및 컬럼 선택 트랜지스터들(345, 346, 347, 348)을 이용하여 상태 설정에 개별적으로 액세스될 수 있다.
도 4를 참조하면, 제 3 예시적인 실시예의 회로(400)는 MRAM에서 이용하기 위한 것이며, 여기서 MTJ 위의 국지적 상호 접속은 이용되지 않고 기록 비트 라인은 MTJ로의 상부 접속에 이용되고 네 개의 MTJ들(402, 404, 406, 408), 네 개의 제어 트랜지스터들(412, 414, 416, 418), 네 개의 컬럼 선택 트랜지스터들(422, 424, 426, 428), 및 네 개의 컬럼 인에이블 트랜지스터(column enable transitor)들(432, 434, 436, 438) 및 네 개의 레퍼런스 기록 트랜지스터들(442, 444, 446, 448)을 포함한다. 컬럼 인에이블 트랜지스터들(432, 434, 436, 438)은 접지와 같은 기준 전압(450)에 접속되는 소스, 기록 비트 라인들(452, 454, 456, 458)에 의해 MTJ들(402, 404, 406, 408)의 제 1측에 각각 연결되는 드레인, 및 토글 기록 라인들(462, 464) 및 표준 라인들(466, 468)에 각각 접속되는 게이트를 갖는다. 제어 트랜지스터들(412, 414, 416, 418)은 MTJ들(402, 404, 406, 408)의 제 2 측에 각각 연결되는 소스들, 판독 비트 라인들(472, 474, 476, 478)에 각각 연결되는 드레인들을 갖는다. 제어 트랜지스터들(412, 416)의 게이트들은 우수(even)의 판독 워드 라인(420)에 접속되고 제어 트랜지스터들(414, 418)의 게이트들은 기수(odd)의 판독 워드 라인(430)에 접속된다. 컬럼 선택 트랜지스터들(422, 424, 426, 428)은 기록 비트 라인들(454, 452) 및 판독 비트 라인들(474, 472) 각각에 접속되는 소스들을 갖는다. 컬럼 선택 트랜지스터들(422, 424)은 판독 비트 라인들(476, 478)에 각각 접속되는 드레인들, 및 std 라인(440)에 접속되는 게이트들을 갖는다. 컬럼 선택 트랜지스터들(426, 428)은 판독 비트 라인들(476, 478)에 각각 접속되는 드레인들, trd0(460) 및 trd1 라인(470)에 각각 접속되는 게이트들을 갖는다. 레퍼런스 기록 트랜지스터들(442, 444, 446, 448)은 기록 비트 라인들(452, 454, 456, 458) 각각에 연결되는 드레인들, VDD(23)와 같은 기준 전압(480)에 연결되는 소스들, 및 기록 기준 라인들(482, 484, 486, 488)에 각각 접속되는 게이트들을 갖는다. 판독 비트 라인들(472, 474)은 함께 접속되어 감지 액세스 노드(490)를 생성한다. 노드(490)는 도 1의 노드(28)에 연결되고 MTJ의 상태를 감지하기 위해 감지 증폭기에 연결되지만, 도시되지 않는다.
중간점 레퍼런스로 동작할 때, 컬럼 인에이블 트랜지스터들(436, 438), 우수의 판독 워드 라인(420), 기수의 판독 워드 라인(430), 및 표준 라인(440)이 어서팅되고 전압이 감지 노드(490)에 인가된 채로, 전류는 제어 트랜지스터(412), MTJ(402), 컬럼 선택 트랜지스터(424), 제어 트랜지스터(418), MTJ(408), 및 컬럼 인에이블 트랜지스터(438)를 통하여 접지(450)로 흐르고, 마찬가지로, 제어 트랜지스터(414), MTJ(404), 컬럼 선택 트랜지스터(422), 제어 트랜지스터(416), MTJ(406), 및 컬럼 인에이블 트랜지스터(436)를 통해 접지(450)로 흐른다. 트랜지스터들(422, 424, 436, 438)은 트랜지스터들(412, 414, 416, 418)의 저항이 우세하도록 상기 트랜지스터들(412, 414, 416, 418)에 비해 폭이 넓다. 직렬/병렬의 네 MTJ들 및 네 트랜지스터들의 아키텍처는 MTJ들에서의 저항과 매칭한다. 전류가 MTJ들(402, 404, 406, 408)을 통하여 동일한 방향으로 흐르기 때문에, 비대칭이 생성되지 않는다.
MTJ(402)를 감지하기 위해, 토글 기록 라인 및 우수의 판독 워드 라인(420) 둘 모두는 감지 노드(490) 및 접지(450) 사이에 MTJ(402)를 접속하도록 어서팅된다. MTJ(404)를 감지하기 위해, 토글 기록 라인(464) 및 기수의 판독 워드 라인(430)은 감지 노드(490) 및 접지(450) 사이에 MTJ(402)를 접속하도록 어서팅된다. MTJ(406)를 감지하기 위해, 표준 라인(466), 우수의 판독 워드 라인(420), 및 trd0 라인(460)은 감지 노드(490) 및 접지(450) 사이에 MTJ(404)를 접속하도록 어서팅된다. MTJ(408)를 감지하기 위해, 표준 라인(468), 기수의 판독 워드 라인(430), 및 trd1 라인(470)은 감지 노드(490) 및 접지(450) 사이에 MTJ(408)를 접속하도록 어서팅된다. 그러므로, 각각의 MTJ 소자는 독자적으로 감지될 수 있다.
그러므로, 액세스 트랜지스터가 어레이에 현저한 저항을 추가하지 못하도록 함으로써 어레이 내의 MTJ들 각각에 중간점 저항을 제공한다. 전류는 상기 구조에서 모든 MTJ들을 통하여 동일한 방향으로 흐르고 상기 어레이에서의 감지 전류와 동일한 방향으로 흘러서 비선형 및 비대칭 MTJ가 출력에 영향을 미치지 못하게 한다. 중간점 레퍼런스는 MTJ의 상태를 설정하기 위해 복수의 MTJ들 내의 단일 MTJ의 상태를 정확하게 평가한다.
적어도 하나의 예시적인 실시예가 상술한 설명에서 제공되었을지라도, 상당한 수의 변형들이 존재하는 것이 인정되어야 한다. 예시적인 실시예 또는 예시적인 실시예들이 단지 예이며, 어떠한 식으로도 본 발명의 범위, 응용, 또는 구성을 제한하도록 의도되지 않음이 또한 인정되어야 한다. 오히려, 상술한 상세한 설명은 본 발명의 예시적인 실시예를 구현하기 위해 당업자에게 편리한 로드맵을 제공할 것이므로, 다양한 변형들이 첨부된 청구항들에서 진술되는 바와 같은 본 발명의 범위로부터 벗어나지 않고 예시적인 실시예에서 기술되는 요소들의 기능 및 장치에서 행해질 수 있음이 이해된다.
10 : 메모리 14 : 감지 증폭기 44 : P-채널 트랜지스터
52: N-채널 트랜지스터

Claims (20)

  1. 랜덤 액세스 메모리 아키텍처(random access memory architecture)에 있어서:
    메모리 셀들의 어레이(array)로서, 각각의 메모리 셀은 제 1 저항 상태 및 제 2 저항 상태 중 하나를 포함하는 프로그램 가능 상태를 갖는, 상기 메모리 셀 어레이; 및
    제 1 노드 및 제 2 노드 사이에 연결되고 상기 제 1 저항 상태의 저항 및 상기 제 2 저항 상태의 저항 사이의 저항을 갖는, 중간점 레퍼런스(midpoint reference)로서,
    상기 제 1 노드와 연결되고 상기 제 1 저항 상태 및 상기 제 2 저항 상태 중 하나를 포함하는 프로그램 가능 상태를 갖는 제 1 메모리 소자;
    상기 제 2 노드에 연결되고 상기 제 1 메모리 셀에 연결되는 상기 제 1 저항 상태 및 상기 제 2 저항 상태 중 하나를 포함하는 프로그램 가능 상태를 갖는 제 2 메모리 소자; 및
    연결된 제 1 메모리 소자 및 또는 제 2 메모리 소자가 상기 제 1 저항 상태 또는 제 2 저항 상태에 있는지를 감지하기 위해 상기 제 1 메모리 소자 및 상기 제 2 메모리 소자 중 하나에 선택적으로 연결되는 회로소자를 포함하는, 상기 중간점 레퍼런스를 포함하는, 랜덤 액세스 메모리 아키텍처.
  2. 제 1 항에 있어서,
    상기 제 1 노드에 연결되고 상기 제 1 저항 상태 및 상기 제 2 저항 상태 중 하나를 포함하는 프로그램 가능 상태를 갖는 제 3 메모리 소자; 및
    상기 제 2 노드에 연결되고 상기 제 2 메모리 소자에 연결되는 상기 제 1 저항 상태 및 상기 제 2 저항 상태 중 하나를 포함하는 프로그램 가능 상태를 갖는 제 4 메모리 소자를 추가로 포함하고;
    상기 회로소자는 또한 연결된 제 3 메모리 소자 또는 제 4 메모리 소자가 상기 제 1 또는 제 2 저항 상태에 있는지를 감지하기 위해 상기 제 3 메모리 소자 또는 상기 제 4 메모리 소자에 선택적으로 연결되는, 랜덤 액세스 메모리 아키텍처.
  3. 제 2 항에 있어서, 상기 제 3 메모리 소자는 상기 제 2 메모리 소자에 추가로 연결되는, 랜덤 액세스 메모리 아키텍처.
  4. 제 1 항에 있어서, 상기 제 1 메모리 소자는 제 1의 직렬 접속된 메모리 소자들의 쌍을 포함하고 상기 제 2 메모리 소자는 제 2의 직렬 접속된 메모리 소자들의 쌍을 포함하고, 상기 랜덤 액세스 메모리 아키텍처는:
    메모리 셀들의 어레이에 연결되는 감지 증폭기; 및
    상기 감지 증폭기에 연결되는 전압 바이어스 부를 추가로 포함하고, 상기 전압 바이어스 부는 상기 제 1 메모리 소자 및 상기 제 2 메모리 소자를 포함하는, 랜덤 액세스 메모리 아키텍처.
  5. 제 1 항에 있어서,
    적어도 하나의 메모리 셀 내에 저장된 정보를 갖도록 연결된 메모리 셀들의 적어도 하나의 데이터 컬럼(column)을 포함하는 메모리 셀들의 어레이로서, 각각의 메모리 셀은 저항의 제 1 상태 및 저항의 제 2 상태 중 하나로 프로그램 가능한 적어도 하나의 비-휘발성 메모리 소자를 포함하는, 상기 메모리 셀 어레이;
    상기 적어도 하나의 데이터 컬럼에 인접하게 위치되고, 저항의 상기 제 1 데이터 상태 및 제 2 상태 사이의 순 저항을 갖는 회로; 및
    상기 비-대칭 메모리 소자로부터 발생되는 데이터 전류 및 상기 회로로부터 발생되는 기준 전류를 구별하여 비교하고 데이터 출력 신호를 제공하기 위해 상기 적어도 하나의 데이터 컬럼에 연결되는 차동 판독 회로를 포함하고, 상기 차동 판독 회로는 상기 제 1 메모리 소자 및 상기 제 2 메모리 소자를 포함하는, 랜덤 액세스 메모리 아키텍처.
  6. 제 4 항에 있어서, 상기 전압 바이어스 회로는:
    제 1 노드에 연결되는 제 1 전류 전극, 제 2 노드에 연결되는 제 2 전류 전극, 및 기준 전압에 연결되는 제어 전극을 갖는 제 1 전도성 유형의 제 1 트랜지스터;
    상기 제 2 노드에 연결되는 제 1 전류 전극, 드레인 전압에 연결되는 제 2 전류 전극, 및 상기 제 2 노드에 연결되는 제어 전극을 갖는 제 2 전도성 유형의 제 2 트랜지스터;
    상기 제 1 노드에 연결되는 제 1 전류 전극, 상기 제 2 노드에 연결되는 제 2 전류 전극, 및 상기 기준 전압에 연결되는 제어 전극을 갖는 제 1 전도성 유형의 제 3 트랜지스터; 및
    상기 제 2 노드에 연결되는 제 1 전류 전극, 드레인 전압에 연결되는 제 2 전류 전극, 및 상기 제 2 노드에 연결되는 제어 전극을 갖는, 상기 제 2 전도성 유형의 제 4 트랜지스터를 포함하고;
    상기 제 1 메모리 소자 및 제 2 메모리 소자는 상기 제 1 노드 및 전압 소스 사이에 연결되는, 랜덤 액세스 메모리 아키텍처.
  7. 랜덤 액세스 메모리 아키텍처에 있어서;
    각각 저항의 제 1 상태 및 저항의 제 2 상태을 가질 수 있는 복수의 비대칭 메모리 소자들로서, 상기 저항은 전류가 자신을 통하여 제 1 방향으로 흐를 때의 저항은 상기 전류가 자신을 통하여 제 2 방향으로 흐를 때의 저항과 같지 않은, 상기 복수의 비대칭 메모리 소자들;
    각각 제 1 저항 및 제 2 저항을 갖는 제 1의 직렬 접속 메모리 소자들의 쌍으로서, 전류가 상기 제 1의 직렬 접속 메모리 소자들의 쌍 둘 모두를 통하여 제 1 방향으로 흐르도록 배치되는, 상기 제 1의 직렬 접속 메모리 소자들의 쌍; 및
    상기 제 1의 직렬 접속 메모리 소자들의 쌍과 병렬로 연결되는, 각각 제 3 저항 및 제 4 저항을 갖는 제 2의 직렬 접속 메모리 소자들의 쌍으로서, 전류가 제 2의 직렬 접속 메모리 소자들의 쌍 둘 모두를 통하여 제 1 방향으로 흐르도록 배치되는, 상기 제 2의 직렬 접속 메모리 소자들의 쌍을 포함하는, 랜덤 액세스 메모리 아키텍처.
  8. 제 7 항에 있어서, 상기 제 1의 직렬 접속 메모리 소자들의 쌍은 제 1 메모리 소자들 및 제 2 메모리 소자들을 포함하고 상기 제 2의 직렬 접속 메모리 소자들의 쌍은 제 3 메모리 소자 및 제 4 메모리 소자를 포함하고, 상기 랜덤 액세스 메모리 아키텍처는:
    상기 제 1 메모리 소자 및 상기 제 3 메모리 소자의 제 1 측에 연결되는 제 1 전압 레퍼런스;
    상기 제 1 메모리 소자의 제 2 측 및 제 1 노드 사이에 연결되는 제 1 트랜지스터;
    상기 제 3 메모리 소자의 제 2 측 및 상기 제 1 노드 사이에 연결되는 제 2 트랜지스터로서, 상기 제 1 노드는 상기 제 2 메모리 소자 및 제 4 메모리 소자 둘 모두의 제 1 측에 연결되는, 상기 제 2 트랜지스터;
    상기 제 2 메모리 소자의 제 2 측 및 제 1 판독 비트 라인 사이에 연결되는 제 3 트랜지스터; 및
    상기 제 4 메모리 소자의 제 2 측 및 상기 제 1 판독 비트 라인 사이에 연결되는 제 4 트랜지스터를 추가로 포함하는, 랜덤 액세스 메모리 아키텍처.
  9. 제 8 항에 있어서,
    상기 제 1 메모리 소자의 제 2 측 및 상기 제 1 판독 비트 라인 사이에 연결되는 제 5 트랜지스터;
    상기 제 3 메모리 소자의 제 2 측 및 제 2 판독 비트 라인 사이에 연결되는 제 6 트랜지스터; 및
    상기 제 1 노드 및 상기 제 1 전압 레퍼런스 사이에 연결되는 제 7 트랜지스터를 추가로 포함하는, 랜덤 액세스 메모리 아키텍처.
  10. 제 7 항에 있어서, 상기 제 1의 직렬 접속 메모리 소자들의 쌍은 제 1 메모리 소자 및 제 2 메모리 소자를 포함하고 상기 제 2의 직렬 접속 메모리 소자들의 쌍은 제 3 메모리 소자 및 제 4 메모리 소자를 포함하고, 상기 랜덤 액세스 메모리 아키텍처는:
    복수의 비대칭 메모리 소자들에 연결되는 감지 증폭기; 및
    상기 감지 증폭기에 연결되는 전압 바이어스 부를 추가로 포함하고, 상기 전압 바이어스 부는 상기 제 1 및 제 2의 직렬 접속 메모리 소자들의 쌍을 포함하는, 랜덤 액세스 메모리 아키텍처.
  11. 제 7 항에 있어서,
    데이터 셀 내에 저장된 정보를 갖도록 연결된 메모리 셀들의 적어도 하나의 데이터 컬럼을 포함하는 복수의 비대칭 메트릭 메모리 소자들로서, 각각의 메모리 셀은 저항의 제 1 상태 및 저항의 제 2 상태 중 하나로 프로그램 가능한 적어도 하나의 비휘발성 메모리 소자를 포함하는, 상기 복수의 비대칭 메트릭 메모리 소자들;
    적어도 하나의 데이터 컬럼에 인접하게 위치되고, 상기 제 1 상태 및 저항의 제 2 상태 사이의 순 저항을 갖는, 회로; 및
    상기 비-대칭 메모리 소자로부터 발생되는 데이터 전류 및 상기 회로로부터 발생되는 기준 전류를 구별하여 비교하고 데이터 출력 신호를 제공하기 위해 상기 적어도 하나의 데이터 컬럼에 연결되는 차동 판독 회로로서, 상기 차동 판독 회로는 상기 제 1 및 제 2의 직렬 접속 메모리 소자들의 쌍을 포함하는, 상기 차동 판독 회로를 추가로 포함하는, 랜덤 액세스 메모리 아키텍처.
  12. 제 10 항에 있어서, 상기 전압 바이어스 회로는:
    제 1 노드에 연결되는 제 1 전류 전극, 제 2 노드에 연결되는 제 2 전류 전극, 및 기준 전압에 연결되는 제어 전극을 갖는 제 1 전도성 유형의 제 1 트랜지스터;
    상기 제 2 노드에 연결되는 제 1 전류 전극, 드레인 전압에 연결되는 제 2 전류 전극, 및 상기 제 2 노드에 연결되는 제어 전극을 갖는 제 2 전도성 유형의 제 2 트랜지스터;
    상기 제 1 노드에 연결되는 제 1 전류 전극, 상기 제 2 노드에 연결되는 제 2 전류 전극, 및 상기 기준 전압에 연결되는 제어 전극을 갖는 상기 제 1 전도성 유형의 제 3 트랜지스터; 및
    상기 제 2 노드에 연결되는 제 1 전류 전극, 드레인 전압에 연결되는 제 2 전류 전극, 및 상기 제 2 노드에 연결되는 제어 전극을 갖는 상기 제 2 전도성 유형의 제 4 트랜지스터를 포함하고;
    상기 제 1 및 제 2의 직렬 접속 메모리 소자들의 쌍은 상기 제 1 노드 및 전압 소스 사이에 연결되는, 랜덤 액세스 메모리 아키텍처.
  13. 제 9 항에 있어서,
    제 5 메모리 소자 및 제 6 메모리 소자를 포함하는 제 1 저항을 갖는 제 3의 직렬 접속 메모리 소자들의 쌍으로서, 전류가 상기 제 3의 직렬 접속 메모리 소자의 쌍 둘 모두를 통하여 상기 제 1 방향으로 흐르도록 배치되는, 상기 제 3의 직렬 접속 메모리 소자들의 쌍; 및
    상기 제 3의 직렬 접속 메모리 소자들의 쌍과 병렬로 연결되는, 제 2 저항을 갖는 제 4의 직렬 접속 메모리 소자들의 쌍으로서, 제 7 및 제 8 메모리 소자들을 포함하고, 전류가 제 4의 직렬 접속 메모리 소자들의 쌍 둘 모두를 통하여 제 1 방향으로 흐르는, 상기 제 4의 직렬 접속 메모리 소자들의 쌍;
    상기 제 5 및 제 7 메모리 소자들의 제 1 측에 연결되는 제 2 전류 도체;
    상기 제 5 메모리 소자의 제 2 측 및 제 2 노드 사이에 연결되는 제 8 트랜지스터;
    상기 제 7 메모리 소자의 제 2 측 및 상기 제 2 노드 사이에 연결되는 제 9 트랜지스터로서, 상기 제 2 노드는 상기 제 6 메모리 소자 및 제 8 메모리 소자 둘 모두의 제 1 측에 연결되는, 상기 제 9 트랜지스터;
    상기 제 6 메모리 소자의 제 2 측 및 상기 제 2 판독 비트 라인 사이에 연결되는 제 10 트랜지스터; 및
    상기 제 8 메모리 소자의 제 2 측 및 상기 제 2 판독 비트 라인 사이에 연결되는 제 11 트랜지스터를 포함하는, 랜덤 액세스 메모리 아키텍처.
  14. 제 8 항에 있어서, 상기 제 1, 제 2, 제 3, 및 제 4 메모리 소자들은 각각 양단에 인가되는 전압을 개별적으로 가질 수 있는, 랜덤 액세스 메모리 아키텍처.
  15. 제 8 항에 있어서, 상기 제 1, 제 2, 제 3, 및 제 4 메모리 소자들은 자체의 상태를 설정하기 위해 각각 양단에 인가되는 전압을 개별적으로 가질 수 있는, 랜덤 액세스 메모리 아키텍처.
  16. 제 9 항에 있어서,
    상기 제 1 및 제 2 판독 비트라인들에 연결되는 감지 증폭기를 추가로 포함하고, 상기 감지 증폭기는 각각의 메모리 소자의 상태를 판독하고 설정하도록 구성되는, 랜덤 액세스 메모리 아키텍처.
  17. 제 7 항에 있어서, 상기 제 1의 직렬 접속 메모리 소자들의 쌍은 제 1 메모리 소자 및 제 2 메모리 소자를 포함하고 상기 제 2의 직렬 접속 메모리 소자들의 쌍은 제 3 메모리 소자 및 제 4 메모리 소자를 포함하고, 상기 제 1, 제 2, 제 3 및 제 4 메모리 소자들 각각은 제 1 단자 및 제 2 단자를 갖고, 상기 랜덤 액세스 메모리 아키텍처는:
    전도체;
    제 1 판독 비트 라인;
    제 2 판독 비트 라인;
    제 3 판독 비트 라인;
    상기 전류 전도체 및 상기 제 1 메모리 소자의 제 1 단자 사이에 연결되는 제 1 트랜지스터;
    상기 전류 전도체 및 상기 제 3 메모리 소자의 제 1 단자 사이에 연결되는 제 2 트랜지스터;
    상기 제 1 메모리 소자의 제 2 단자 및 상기 제 1 판독 비트 라인 사이에 연결되는 제 3 트랜지스터;
    상기 제 3 메모리 소자의 제 2 단자 및 상기 제 2 판독 비트 라인 사이에 연결되는 제 3 트랜지스터;
    상기 제 1 판독 비트 라인 및 상기 제 2 메모리 소자의 제 1 단자 사이에 연결되는 제 5 트랜지스터;
    상기 제 2 판독 비트 라인 및 상기 제 4 메모리 소자의 제 1 단자 사이에 연결되는 제 6 트랜지스터;
    상기 제 2 메모리 소자의 제 2 단자 및 상기 제 3 판독 비트 라인 사이에 연결되는 제 7 트랜지스터; 및
    상기 제 4 메모리 소자의 제 2 단자 및 상기 제 3 판독 비트 라인 사이에 연결되는 제 8 트랜지스터를 포함하는, 랜덤 액세스 메모리 아키텍처.
  18. 제 7 항에 있어서, 상기 제 1의 직렬 접속 메모리 소자들의 쌍은 제 1 및 제 2 자기 터널 접합(magnetic tunnel junction)들을 포함하고 상기 제 2의 직렬 접속 메모리 소자들의 쌍은 제 3 및 제 4 자기 터널 접합들을 포함하는, 랜덤 액세스 메모리 아키텍처.
  19. 랜덤 액세스 메모리 아키텍처에 있어서:
    적어도 하나의 메모리 셀 내에 저장된 정보를 갖도록 연결된 메모리 셀들의 적어도 하나의 데이터 컬럼을 포함하는 어레이로서, 각각의 메모리 셀은 저항의 제 1 상태 및 저항의 제 2 상태 중 하나로 프로그램 가능한 적어도 하나의 비휘발성 메모리 소자를 포함하는, 상기 어레이;
    제 1 노드 및 제 2 노드 사이에 연결되고 상기 제 1 저항 상태의 저항 및 상기 제 2 저항 상태의 저항 사이의 저항을 갖는 중간점 레퍼런스로서:
    상기 제 1 노드에 연결되고 상기 제 1 저항 상태 및 상기 제 2 저항 상태 중 하나를 포함하는 프로그램 가능 상태를 갖는 제 1 메모리 소자;
    상기 제 2 노드에 연결되고, 상기 제 1 메모리 셀에 연결된 제 2 저항 상태 및 제 1 저항 상태 중 하나를 포함하는 프로그램 가능 상태를 갖는 제 2 메모리 소자로서, 상기 제 1 메모리 소자 및 제 2 메모리 소자는 제 1의 직렬 접속된 소자들의 쌍을 포함하는, 상기 제 2 메모리 소자;
    상기 제 1 노드에 연결되고, 상기 제 1 저항 상태 및 상기 제 2 저항 상태 중 하나를 포함하는 프로그램 가능 상태를 갖는 제 3 메모리 소자; 및
    상기 제 2 노드에 연결되고, 상기 제 3 메모리 소자에 연결된 제 2 저항 상태 및 제 1 저항 상태 중 하나를 포함하는 프로그램 가능 상태를 갖는 제 4 메모리 소자로서, 상기 제 3 메모리 소자 및 제 4 메모리 소자는 제 2의 직렬 접속 메모리 소자들의 쌍을 포함하는, 상기 제 4 메모리 소자; 및
    상기 연결된 제 1 메모리 소자 또는 제 2 메모리 소자가 상기 제 1 저항 상태 또는 제 2 저항 상태에 있는지를 감지하기 위해 상기 제 1 메모리 소자 또는 상기 제 2 메모리 소자에 선택적으로 연결되고, 상기 연결된 제 3 메모리 소자 또는 제 4 메모리 소자가 상기 제 1 저항 상태 또는 제 2 저항 상태에 있는지를 감지하기 위해 상기 제 3 메모리 소자 또는 상기 제 4 메모리 소자에 선택적으로 연결되는 회로를 포함하는, 상기 중간점 레퍼런스;
    상기 메모리 셀들의 어레이에 연결되는 감지 증폭기; 및
    상기 감지 증폭기에 연결되는 전압 바이어스 부로서, 상기 전압 바이어스 부는 상기 제 1 메모리 소자, 상기 제 2 메모리 소자, 상기 제 3 메모리 소자 및 상기 제 4 메모리 소자를 포함하는, 상기 전압 바이어스 부를 포함하는, 랜덤 액세스 메모리 아키텍처.
  20. 제 19 항에 있어서, 상기 전압 바이어스 회로는:
    제 1 노드에 연결되는 제 1 전류 전극, 제 2 노드에 연결되는 제 2 전류 전극, 및 기준 전압에 연결되는 제어 전극을 갖는 제 1 전도성 유형의 제 1 트랜지스터;
    상기 제 2 노드에 연결되는 제 1 전류 전극, 드레인 전압에 연결되는 제 2 전류 전극, 및 상기 제 2 노드에 연결되는 제어 전극을 갖는 제 2 전도성 유형의 제 2 트랜지스터;
    상기 제 1 노드에 연결되는 제 1 전류 전극, 상기 제 2 노드에 연결되는 제 2 전류 전극, 및 상기 기준 전압에 연결되는 제어 전극을 갖는 제 1 전도성 유형의 제 3 트랜지스터; 및
    상기 제 2 노드에 연결되는 제 1 전류 전극, 드레인 전압에 연결되는 제 2 전류 전극, 및 상기 제 2 노드에 연결되는 제어 전극을 갖는 상기 제 2 전도성 유형의 제 4 트랜지스터를 포함하고;
    상기 제 1 메모리 소자 및 제 2 메모리 소자는 상기 제 1 노드 및 전압 소스 사이에 연결되는, 랜덤 액세스 메모리 아키텍처.
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