JP2004523055A - 半導体メモリデバイスの選択デバイス - Google Patents

Abstract

本発明は、半導体メモリデバイスの選択デバイスに関する。本発明の目的は、半導体メモリデバイス（１）の列マルチプレクサ（１０）における読み出し電流によって引き起こされる電圧の降下を回避することである。このために、選択デバイス（１０）のスイッチングデバイス（１２）は、２つのスイッチング素子（Ｔ１、Ｔ２）を備える。本発明は、さらに、関連するビット線（４）が、第１のスイッチング素子（Ｔ１）および第２のスイッチング素子（Ｔ２）により、電位サンプリング接続（２２）またはそれぞれの関連するセンス増幅器（２０）の電流供給接続（２４）と相互接続され得ることを特徴とする。
【選択図】図２

Description

【背景技術】
【０００１】
本発明は、請求項１の前提部による半導体メモリデバイス等の選択デバイスに関する。
【０００２】
現在の半導体メモリデバイスは、複数の格納素子またはメモリセルを含むメモリ領域を有する。格納素子またはメモリセルは、この場合、マトリックスのような構成で製作されることが多く、各格納素子または各メモリセルの格納状態または情報状態を読み出しおよび／または変更するために、例えば、ビット線およびワード線といったアクセス線デバイスを用いてアドレス指定され得る。
【０００３】
この意味で、アドレス指定、および、従って、アクセスは、通常、例えば、ワード線の行選択に基づき、かつ例えば、ビット線の列選択により、適切な選択デバイスを用いて行われる。この場合、マトリックス形態で構成されたメモリセルの、ならびに選択されたおよび選択されないアクセス線のシステムは、非反応の抵抗のネットワークを形成し、特に、個々の格納素子またはメモリセルのセル抵抗が考慮に入れられる必要がある。
【０００４】
対応するワード線および対応するビット線を選択することによって、特に、読み出すという意図は、正確に１つの明確に規定されたメモリセル、または１つの明確に規定された格納素子がアドレス指定することである。しかしながら、メモリ領域における複数のメモリセルまたは格納素子のネットワークのような相互接続が原因で、アドレス指定されたセルの格納状態を表す信号だけでなく、選択されない格納素子またはメモリセルからおよび／または対応するアクセス線からの「寄生信号」も生じる。これらの寄生信号は、選択されたセルから検出および解析されるべき実際の信号に重畳されて、その結果、この実際の信号を壊し得る。
【０００５】
これらの寄生信号を抑制するか、またはこれらの影響を低減するために、通常、センス増幅器デバイスが用いられる。このデバイスは、選択されないメモリ領域と関連する電流とにわたる電位差を可能な限り小さく、しかしながら、少なくとも一定の状態で保持し得るので、選択されたセルから検出されるべき信号は、特に、「交差点構成（ｃｒｏｓｓ−ｐｏｉｎｔ ａｒｒａｎｇｅｍｅｎｔ）」に基づくＭＲＡＭセルの場合、寄生信号と区別され得る。
【０００６】
従来の選択デバイスに関する問題は、読み出し動作に対する実際の条件の下で、特に、ＭＲＡＭセルにおいて、読み出し電流は、特に、トランジスタデバイス等の形態の複数の切断されたスイッチング素子を介して、電圧降下を引き起こす。これは、読み出されるべきアクセス線デバイスまたはビット線上の電圧または電位が、センス増幅器によって正しい値にレギュレートされ得ないことを意味する。
【０００７】
本発明は、読み出し電流により引き起こされた電圧降下の結果としての動作障害が、特に容易に、および、にもかかわらず確実に回避され得る半導体メモリデバイスの選択デバイスを特定するという目的に基づく。
【０００８】
本発明は、請求項１の典型的な特徴による、一般的なタイプの選択デバイスの目的を達成する。本発明による選択デバイスの有利なさらなる実施形態は、従属請求項によって扱われる。
【０００９】
半導体メモリデバイス等の一般的なタイプの選択デバイスは、各選択可能なアクセス線デバイス、特に、各ビット線デバイス等ごとに、それぞれの選択可能なアクセス線デバイスと接続される半導体メモリデバイスのメモリ領域内の格納素子にアクセスするために、それぞれ関連するスイッチングデバイス等を有する。この場合、動作中、スイッチングデバイスは、それぞれのアクセス線デバイスを、選択して、センス増幅器デバイスに、具体的には、それぞれのアクセス線デバイス上の電位を検出するために、センス増幅器上の電位検出接続に、および補償電流をそれぞれのアクセス線デバイスに供給するために、センス増幅器上の電流供給接続に制御可能に接続し得る。
【００１０】
本発明による選択デバイスの場合、各スイッチングデバイスは、第１および第２のスイッチング素子をそれぞれ有する。動作中、第１のスイッチング素子は、関連するアクセス線デバイスをセンス増幅器デバイス上の電位検出接続に接続し得る。さらに、動作中、第２のスイッチング素子は、関連するアクセスデバイスをセンス増幅器デバイス上の電流供給接続に接続し得る。
【００１１】
従来の選択デバイスの場合、各選択可能アクセス線デバイス、特に、ビット線等には、実質的に、単一のスイッチング素子が提供される。この単一のスイッチング素子は、従来、それぞれの関連するアクセス線デバイス全体を電位検出接続に、および同時に、関連するセンス増幅器デバイス上の電流供給接続に接続する。従来の構成の場合、実際の用途における動作中、特定の読み出し電流も、切断されたスイッチング素子、例えば、スイッチングトランジスタを介して流れる。この電流は、センス増幅器デバイスによって全体が修正され得ない選択デバイス全体にわたって制御不可能な電圧降下を引き起こす。従って、従来の選択デバイスの場合、接続されたセンス増幅器デバイスは、それぞれの選択されたビット線デバイスの終端部において任意の所定の電圧を維持し得ない。
【００１２】
これに対して、本発明による手順を用いて、２つの素子、すなわち、それぞれの接続を電位検出接続にセットアップできる第１のスイッチング素子、およびこれと並列して、センス増幅器デバイス上の電流供給接続への接続をセットアップできる第２のスイッチング素子が提供される。電位検出接続が比較的高いインピーダンスの設計であるので、読み出し電流は、閉じた第１のスイッチング素子を介して実質的に流れない。これは、第１のスイッチング素子の抵抗、従って、この素子にわたる電圧降下の大きさがとるに足りないことを意味する。従って、電位検出接続は、アクセス線デバイスの終端部に存在する電位を正確に検出し得る。
【００１３】
選択されると同様に接続されるかまたは閉じられる、並列に提供される第２のスイッチング素子により、接続されたセンス増幅器デバイスは、適切な接続により、第１の閉じられたスイッチング素子を介して検出された電位差が正しい値と判断されるまで補償電流を再調整する。従って、第２のスイッチング素子の抵抗は、同様に、ほどんど重要でない。なぜなら、この抵抗の影響は、センス増幅器デバイスを介して正確に修正され得るからである。センス増幅器デバイスにより印加される補償電流は、評価されて、選択メモリセルまたは選択格納素子から読み出されたそれぞれのプログラミング状態を反映する。
【００１４】
従って、本発明の基本的考え方は、選択デバイスにおいて、一方が電位検出接続と、もう一方が電流供給接続と接触するために互いに並列に接続された２つのスイッチング素子を製作し、従って、スイッチング素子の非反応の抵抗にわたって降下する電圧が、レギュレートメカニズムに基づいて修正され得、重要性を全く有しないということである。
【００１５】
このために、提供される第１および第２のスイッチング素子は、それぞれ、実質的に互いに並列に接続された形態である。
【００１６】
さらに、本発明による選択デバイスは、特に簡単な動作であるので、スイッチング素子が各々実質的に２つのスイッチング状態、特に、接続されるか、または接触するスイッチング状態と、切断されるか、または分離するスイッチング状態とをそれぞれ生成し得る。
【００１７】
スイッチング素子の非反応の抵抗に対する特に確実なレギュレーションまたは特にわずかな影響が、第１の、接続されるか、または接触する状態で、第１のスイッチング素子が、特に、センス増幅器デバイス上の電位接続と比較的小さい抵抗で接触し得る場合に取得される。
【００１８】
本発明による選択デバイスは、スイッチング素子がトランジスタデバイスの形態、特に、ＭＯＳＦＥＴ等の形態である場合、特に簡単な形態を有する。
【００１９】
この意味で、好適には、トランジスタデバイスのそれぞれのドレイン領域が、関連するアクセス線デバイスに接続された形態にされる。さらに、トランジスタデバイスのそれぞれのソース領域が、関連するセンス増幅器デバイス上のそれぞれの電位検出接続または電流供給接続に接続された形態にされる。
【００２０】
原則的に、各アクセス線デバイス、特に、各ビット線デバイスは、それぞれ別々のセンス増幅器デバイスと関連付けられ得、従って、各スイッチングデバイスは、さらに、対応する関連アクセス線デバイスが選択されると、対応するセンス増幅器デバイスを選択する。
【００２１】
他方、第１および第２のスイッチング素子上の複数の出力接続、特に、ソース領域が、共通の線デバイスと、およびこのデバイスを介して共通のセンス増幅器デバイスとそれぞれ接続される。
【００２２】
全体として、これは、複数の選択可能アクセス線デバイスが、単一の共通のセンス増幅器デバイスにより読み出され得ることを意味する。共通線デバイスは、その後、最初に、第１のスイッチング素子の出力接続を一緒に共通のセンス増幅器デバイス上の単一の電位検出接続に接続し、第２の共通線デバイスは、第２のスイッチング素子のすべての出力接続を共通のセンス増幅器デバイス上の共通の電流供給接続に接続する。次に、第２の共通線デバイスは、第２のスイッチング素子のすべての出力を共通センス増幅器デバイス上の共通の電流供給接続に接続する。これは、全体として、このように組織された群のメモリセルまたは選択可能なアクセス線デバイスが、合計で、一つの単一センス増幅デバイスのみを必要とすることを意味する。
【００２３】
本発明は、以下において、模式図に基づいた好適な実施形態を参照して、より詳細に説明される。
【発明の開示】
【課題を解決するための手段】
【００２４】
図１は、本発明の選択デバイス１０の実施形態を用いる半導体メモリデバイス１の基本設計の模式的回路構成を示す。
【００２５】
半導体メモリデバイス１は、メモリ領域２を有する。このメモリ領域は、メモリセル３および３’のマトリックスのような構成を含み、メモリセルまたは格納素子３’は、図１に示される半導体メモリデバイス１の状態で読み出すようには選択されない。これに対して、メモリ領域２における格納素子３は、読み出すために選択される。この選択のために、ワード線ＷＬｉは、アクセス線デバイス６および４のビット線ＢＬｋと共に、図１における行セレクタまたはマルチプレクサ８、および列セレクタまたはマルチプレクサ７の対応するスイッチング状態によって実現される。行セレクタ７および列セレクタ８は、本発明により記載される構造を有し得る。
【００２６】
選択ワード線ＷＬｉは、ワード線電圧または読み出し電圧Ｖｗ１である。アクセス線デバイス６および４の選択されないワード線またはビット線のすべては、等電位電圧または等化電圧Ｖｅｑにある。理想的には、等電位電圧Ｖｅｑは、さらに、選択ビット線ＢＬｋ上の終端部に、すなわちノード７ａに、従って、センス増幅器構成２０上の電位検出接続２２にもまた存在する。
【００２７】
図１は、特に、交差点ＭＲＡＭメモリマトリックスを読み出すための相互接続を示す。図１における構成は、さらに、対応するメモリセル３’における非反応の抵抗ＲＣ１およびＲＣ２が、非反応の抵抗ＲＣを有する選択メモリセル３の読み出し信号を妨害し得る寄生電流を導通しないことを示す。ＲＣ３を通る電流は、さらに、読み出し信号の実質的な妨害をもたらさない。
【００２８】
図１は、示される列マルチプレクサ７、またはビット線ＢＬｊの選択デバイス１０が、メモリデバイス１における特定のビット線ＢＬｋをセンス増幅器デバイス２０の入力２２にそれぞれ接続し得ることをさらに示す。
【００２９】
従来の構成において、適切な数のスイッチング素子またはスイッチトランジスタを、すなわち、選択可能なアクセス線デバイスまたはビット線の数に対応して、単に、ＭＲＡＭアレイのビット線とセンス増幅器２０の入力との間の列マルチプレクサに接続することは不可能である。これは、読み出し電流は、それぞれのスイッチトランジスタを介して流れる必要があり、かつセンス増幅器２０によって修正され得ない制御不可能な電圧降下をもたらすからである。従って、従来の構成において、選択されたビット線ＢＬｋの終端部に所定の電圧は設定されないか、または、増幅器２０によって保持され得ない。
【００３０】
図２は、半導体メモリデバイス１にて用いられる場合の本発明の選択デバイス１０の実施形態を示す模式的回路図を用いる。
【００３１】
半導体メモリデバイス１のメモリ領域２は、読み出すために選択されたメモリセル３および選択されないメモリセル３’を有する。これらの選択されたメモリセル３および選択されないメモリセル３’と接続されて存在する非反応の抵抗は、ＲＣおよびＲｐａｒ’で示される。選択されたメモリセル３および選択されないメモリセル３’を通って流れる電流は、セル電流Ｉｃおよび並流Ｉｐａｒと呼ばれる。
【００３２】
この場合、接続された選択デバイス１０は、列選択デバイス７の形態である。図２において、ｋ番目のビット線ＢＬｋを選択するためのスイッチングデバイス１２のみが示される。対応するスイッチングエレメントＴ１、Ｔ２は、ＭＯＳＦＥＴの形態であり、ドレイン領域Ｄ１、Ｄ２、ソース領域Ｓ１、Ｓ２およびゲート領域Ｇ１およびＧ２を有する。
【００３３】
第１のスイッチングエレメントＴ１および第２のスイッチングエレメントＴ２は、ノード１２ａから互いに並列して接続される。ドレイン領域Ｄ１およびＤ２は、この構成においてｋ番目のビット線ＢＬｋと直接に接続される。スイッチング素子Ｔ１のソース領域Ｓ１およびスイッチング素子Ｔ２のソース領域Ｓ２は、センス増幅器２０上の電位検出接続２２および電流供給接続２４とそれぞれ接続される。接続２１は、等化電圧または等電位電圧Ｖｅｑを供給するために用いられる。センス増幅器デバイス２０の出力２３は、選択されたメモリセル３の情報または格納状態を表す、評価された読み出し信号Ｖｏｕｔを提供するために用いられる。
【００３４】
メモリ領域２それ自体にて読み出されるべきビット線ＢＬｋは、ここで、対応する抵抗Ｒｐａｒ’およびＲＣを含む直列回路の形態で示される。図１と比較して、ＲＣは、選択されたメモリセル３の非反応の抵抗として示される。抵抗は、選択されたビット線ＢＬｋを用いて、ワード線電圧または読み出し電圧Ｖｗｌを介してグラウンドに接続される。
【００３５】
図２は、選択されたビット線ＢＬｋが、第１のスイッチング素子としてのスイッチングトランジスタＴ１および第２のスイッチング素子としてのスイッチングトランジスタＴ２を介してセンス増幅器デバイス２０と接続される。より複雑なメモリ構成において、スイッチングトランジスタＴ１およびＴ２の各々が、複数のトランジスタデバイスを含む、より複雑な直列回路により形成されることが必要であり得る。Ｔ１およびＴ２の直列回路として用いられることを必要とするトランジスタの数は、本明細書中に提供される本発明の原理を動作させる態様にとって実質的に重要ではない。
【００３６】
本発明による、スイッチング素子Ｔ１およびＴ２、特に、対応するトランジスタデバイスＴ１およびＴ２は、センス増幅器デバイス２０の入力、すなわち、電位検出接続２２がトランジスタデバイスＴ１を介して選択されたビット線デバイスＢＬｋの終端部に直接接続されるという効果を有する。従って、センス増幅器デバイス２０は、選択されたビット線ＢＬｋ上に直接存在する電圧Ｖｓｅｎｓｅをサンプリングおよび確認し得る。スイッチング素子またはトランジスタデバイス１の非反応の抵抗は、センス増幅器デバイス２０の電位検出抵抗２２の入力抵抗が比較的高いために重要でない。なぜなら、スイッチング素子Ｔ１を介して大した電流が流れず、すなわち、Ｉｓｅｎｓｅは、実質的に０と等しいからである。
【００３７】
第２のスイッチング素子または第２のトランジスタデバイスＴ２を介して、センス増幅器デバイス２０は、正確な電流が第１のスイッチング素子または第１のトランジスタデバイスＴ１を介して選択されたビット線ＢＬｋ上で検出され、かつ設定されるまで、これに印加される電圧Ｖｆｏｒｃｅ、供給電流または補償電流ＩｃｏｍｐまたはＩｆｏｒｃｅを再調整するために電流供給接続２４を用いる。
【００３８】
従って、第２のスイッチング素子Ｔ２の非反応抵抗もまた、この意味では重要でない。なぜなら、この影響は、センス増幅器デバイス２０によって及ぼされ得るからである。補償電流または供給電流Ｉｃｏｍｐ、Ｉｆｏｒｃｅは、センス増幅器デバイス２０によって評価され、かつ、実質的に、選択されたメモリセル３のプログラミング状態または格納状態を表す。
【００３９】
従って、図示される本発明による回路は、選択デバイス１０、特に、列マルチプレクサ７を提供することを可能にする。この回路において、電圧は、スイッチング素子またはスイッチングトランジスタＴ１およびＴ２にわたって降下する。これは、流れる読み出し電流によって引き起こされ得、重要性を有しない。
【図面の簡単な説明】
【００４０】
【図１】図１は、本発明の接続された選択デバイスを有するメモリデバイスの基本設計を示す模式的回路図を用いる。
【図２】図２は、本発明の選択デバイスの実施形態の接続を詳細に示す模式的回路図を用いる。
【符号の説明】
【００４１】
１ 半導体メモリデバイス
２ メモリ領域
２’ 選択されないメモリ領域
３ メモリセル
３’ 選択されないメモリセル
４ アクセス線デバイス／ビット線
６ アクセス線デバイス／ワード線
７ 列マルチプレクサ
８ 行マルチプレクサ
１０ 選択デバイス
１２ スイッチングデバイス
１２ａ ノード
１３ 入力接続
１４ 出力接続
１５ 出力接続
１６ 線デバイス
１７ 線デバイス
２０ センス増幅器
２１ 入力接続
２２ 電位検出接続
２３ 出力接続
２４ 電流供給接続
ＢＬｊ ビット線デバイス
Ｄ１、Ｄ２ ドレイン領域
Ｇ１、Ｇ２ ゲート領域
Ｉｐａｒ 並流
Ｉｃ セル電流
Ｉｃｏｍｐ 補償電流／供給電流
Ｉｆｏｒｃｅ 補償電流／供給電流
Ｉｓｅｎｓｅ 測定電流／サンプリング電流
Ｔ１ 第１のスイッチング素子／第１のトランジスタデバイス
Ｔ２ 第２のスイッチング素子／第２のトランジスタデバイス
Ｖｅｑ 等電位電圧／等価電圧
Ｖｆｏｒｃｅ 供給電圧／補償電圧
Ｖｏｕｔ 出力電圧
Ｖｓｅｎｓｅ サンプリング電圧
Ｖｗ１ ワード線電圧／読み出し電圧
ＷＬｉ ワード線デバイス

Claims (8)

1. 半導体メモリデバイスの選択デバイスであって、
   該半導体メモリデバイス（１）のメモリ領域（２）における格納素子（３）にアクセスするために、各選択可能なアクセス線デバイス（４、６）、特に、各ビット線デバイス（４）ごとに、それぞれの割り当てられたスイッチングデバイス（１２）を有し、該格納素子は、該それぞれの選択可能なアクセス線デバイス（４、６）と接続され、
   該スイッチングデバイス（１２）は、該それぞれの関連するアクセス線デバイス（４、６）を、選択して、該それぞれのアクセス線デバイス（４、６）上の該電位を検出するために、センス増幅器デバイス（２０）、具体的には、該センス増幅器デバイス（２０）上の電位検出接続（２２）に、および補償電流（Ｉｃｏｍｐ、Ｉｓｅｎｓｅ）を該それぞれのアクセス線デバイス（４、６）に供給するために、該センス増幅器デバイス（２０）上の電流供給接続（２４）に制御可能に接続し得る、選択デバイスであって、
   各スイッチングデバイス（１２）は、第１のスイッチング素子（Ｔ１）および第２のスイッチング素子（Ｔ２）をそれぞれ有することと、
   動作中、該第１のスイッチング素子（Ｔ１）は、該関連するアクセス線デバイス（４、６）を該センス増幅デバイス（２０）上の該電位検出接続（２２）に接続し得ることと、
   動作中、該第２のスイッチング素子（Ｔ２）は、該関連するアクセス線デバイス（４、６）を該センス増幅器デバイス（２０）上の該電力供給接続（２４）に接続し得ることと
   を特徴とする、選択デバイス。
2. 前記スイッチング素子（Ｔ１、Ｔ２）は、それぞれ互いに並列に接続されることを特徴とする、請求項１に記載の選択デバイス。
3. 前記スイッチング素子（Ｔ１、Ｔ２）は、各々２つのスイッチング状態、特に、接続されたか、または接触するスイッチング状態、ならびに切断されたか、または分離するスイッチング状態を生成し得ることを特徴とする、請求項１または２に記載の選択デバイス。
4. 前記第１の、接続されたか、または接触するスイッチング状態にて、前記第１のスイッチング素子（Ｔ１）が、特に、前記センス増幅器デバイス（２０）上の前記電位検出接続（２２）に対して比較的低いインピーダンスで接触することを特徴とする、請求項１〜３のいずれか１つに記載の選択デバイス。
5. 前記スイッチング素子（Ｔ１、Ｔ２）は、トランジスタデバイスの形態、特に、ＭＯＳＦＥＴの形態であることを特徴とする、請求項１〜４のいずれか１つに記載の選択デバイス。
6. 前記トランジスタデバイス（Ｔ１、Ｔ２）のそれぞれのドレイン領域（Ｄ１、Ｄ２）は、それぞれ構成されたアクセス線デバイス（４、６）に接続された形態であることを特徴とする、請求項５に記載の選択デバイス。
7. 前記トランジスタデバイス（Ｔ１、Ｔ２）のそれぞれのソース領域（Ｓ１、Ｓ２）は、前記関連するセンス増幅器デバイス（２０）上の前記それぞれの電位接続（２２）または前記それぞれの電流供給接続（２２）に接続された形態であることを特徴とする、請求項５または６に記載の選択デバイス。
8. 前記複数の出力接続（１４）、特に、前記第１のスイッチング素子（Ｔ１）上の前記ソース領域（Ｓ１）および前記第２のスイッチング素子（Ｔ２）上の前記ソース領域（Ｓ２）は、共通線デバイス（１６、１７）と、および該共通線デバイスを介して単一の共通センス増幅器デバイス（２０）と、それぞれ接続されることを特徴とする、請求項１〜７のいずれか１つに記載の選択デバイス。